JPS629665A - Semiconductor device - Google Patents

Abstract

PURPOSE:To prevent erroneous operation without leaking charges stored in the capacitor to the semiconductor substrate, by flowing along a first semiconductor layer, positive holes resulting from impact ionization at a depletion layer positioned near the drain of a transistor, and by taking out the positive holes. CONSTITUTION:When a first transistor Q1 is under an ON-state, impact ionization caused at a depletion layer positioned near the drain creates positive holes which flow along an N-type first semiconductor layer 8 and which are taken out of the ground electrode 11. Accordingly, electrons stored in the source 13 of a second transistor Q2 can be kept stable. The source 13, electrode 16 and insulating film 17 positioned between them constitute a capacitor.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置に関し、特に８０８　トランジスタ
がショートチャンネル化するにつれて、ドレイン空乏層
において起こるインパクトイオン化による正孔電流（基
板電流）を取り出すための構造に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to semiconductor devices, and in particular to a structure for extracting hole current (substrate current) due to impact ionization occurring in the drain depletion layer as 808 transistors become short-channeled. It is something.

従来の技術 ＨＯＳトランジスタに関しては、第９図に示す様に、ソ
ース１からチャンネル２を通って流れてきた電子は、ド
レイン３近傍の空乏領域４において急に加速され、イン
パクトイオン化をおこし、正孔・電子対を生成する。こ
のうち、電子はホットエレクトロンになり、一部はゲー
ト酸化膜に注入される。なお、インパクトイオン化によ
り生じた電子は図示していない。一方正孔は基板側へ流
れ、いわゆる基板電流となる。ゲート長が長い場合は問
題ないが、サブミクロンになると、この現象は一層顕著
になる。ところで、基板電流を生じると、基板中に正孔
が蓄積される。第１０図はダイナミックメモリーにおけ
るＮ型のキャパシタ電極部５とＰ型の基板６とで構成さ
れるＰＮ接合の様子を示すものであるが、正孔が基板に
蓄積すると、空乏層の幅が狭くなり、更に、伝導帯（Ｅ
ｃで示す）が下り、即ち、順方向負荷になり、キャパシ
タ部に蓄えられた情報電荷が基板へ流れる現象が起きる
。そのため、信号「１」が信号ｒＯＪに反転する誤動作
を生じる。最近、第１１図の様に、キャパシタの下部に
Ｐ層の高濃度層７を設ける事が次の文献で試みられてい
る（旧ｒｏｓｈｉ　ＨＯＭＯ８Ｅ　ｅｔ　ａｔ、。Regarding the conventional HOS transistor, as shown in FIG. 9, electrons flowing from the source 1 through the channel 2 are suddenly accelerated in the depletion region 4 near the drain 3, causing impact ionization and forming holes.・Generates electron pairs. Among these electrons, the electrons become hot electrons, and some of them are injected into the gate oxide film. Note that electrons generated by impact ionization are not shown. On the other hand, the holes flow toward the substrate, resulting in a so-called substrate current. There is no problem when the gate length is long, but this phenomenon becomes more noticeable when the gate length becomes submicron. By the way, when a substrate current is generated, holes are accumulated in the substrate. Figure 10 shows a PN junction composed of an N-type capacitor electrode part 5 and a P-type substrate 6 in a dynamic memory.As holes accumulate in the substrate, the width of the depletion layer narrows. Furthermore, the conduction band (E
c) decreases, that is, becomes a forward load, and a phenomenon occurs in which the information charges stored in the capacitor flow to the substrate. Therefore, a malfunction occurs in which the signal "1" is inverted to the signal rOJ. Recently, as shown in FIG. 11, an attempt has been made in the following literature to provide a high concentration P layer 7 below the capacitor (formerly Roshi HOMO8E et at.

”　Ａ　　Ｐ−ＴＹＰＥ　ＢＵＲＩＥＤ　ＬＡＹＥＲＦ
ＯＲＰＲＯＴＥＣＴＩＯＮ　ＡＧ−ＡＩＮＳＴ　５ＯＦ
Ｔ　Ｅｒ１ＲＯＲ３ＩＮ　ＨＩＧＨＤＥＮＳＩＴＹ　Ｃ
ＨＯ８５ＴＡＴ−ＩＣＲＡＨ８”Ｄｉｇｅｓｔ　１９８
４１ＥＥＥ　ＩＥＤＭ、ＤＤ、　７０６−７０９．）。” A P-TYPE BURIED LAYERF
ORPROTECTION AG-AINST 5OF
T Er1ROR3IN HIGHDENSITY C
HO85TAT-ICRAH8”Digest 198
41EEE IEDM, DD, 706-709. ).

発明が解決しようとする問題点 ところが、この方法は主としてα線ソフトエラーに対し
て考えられたもので、インパクトイオン化による正孔に
対しては効果がない。Problems to be Solved by the Invention However, this method was mainly designed to deal with α-ray soft errors, and is not effective against holes caused by impact ionization.

問題点を解決するための手段 上記問題点を解決するため、本発明の半導体装置は、一
方の３＃電型の半導体基板上に、他方の導電型の第１の
半導体層を形成し、この第１の半導体層上に、一方の導
電型の第２の半導体層を形成し、この第２の半導体層の
両端部に、所定深さの電極を各々形成し、前記第２６半
導体層に、少なくとも１個のトランジスタを形成したも
のである。Means for Solving the Problems In order to solve the above problems, the semiconductor device of the present invention includes forming a first semiconductor layer of the other conductivity type on one semiconductor substrate of the 3# conductivity type; A second semiconductor layer of one conductivity type is formed on the first semiconductor layer, electrodes of a predetermined depth are formed at both ends of the second semiconductor layer, and the twenty-sixth semiconductor layer is At least one transistor is formed therein.

作用 上記構成による作用について、第２図及び第３図を用、
いて説明する。第２図は正孔の流れを示すもので、イン
パクトイオン化により生成された正孔は、基板へ流れる
が、第１の半導体層のエネルギーポテンシャルにより、
第１の半導体層を越える事ができない。そして、第１の
半導体層両端のポテンシャル差により、第１の半導体層
に沿って正孔は流れていき、第１の半導体層端の電極に
より取り出される。ところで本発明の構成をとる事によ
り、α線ソフトエラーに対しても効果がある。Effects Regarding the effects of the above configuration, Figures 2 and 3 are used.
I will explain. Figure 2 shows the flow of holes. Holes generated by impact ionization flow to the substrate, but due to the energy potential of the first semiconductor layer,
It cannot go beyond the first semiconductor layer. Then, holes flow along the first semiconductor layer due to the potential difference between both ends of the first semiconductor layer, and are taken out by the electrode at the end of the first semiconductor layer. By the way, the configuration of the present invention is also effective against α-ray soft errors.

第３図はその様子を示す。第１の半導体１１１８以下の
基板９内の領域で発生した電子は、第１の半導体層８で
形成されるポテンシャルの谷間へ落ち、正の電極から取
り出される。１０は第２の半導体層である。Figure 3 shows this situation. Electrons generated in the region of the substrate 9 below the first semiconductor 1118 fall into the potential valley formed in the first semiconductor layer 8 and are extracted from the positive electrode. 10 is a second semiconductor layer.

実施例 以下、本発明の実施例を第１図および第４図〜第８図に
基づいて説明する。　　。EXAMPLE Hereinafter, an example of the present invention will be described based on FIG. 1 and FIGS. 4 to 8. .

第１図は本発明の一実施例における半導体装置の模式断
面図で、メモリセルに適用した例である。FIG. 1 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention, and is an example applied to a memory cell.

第１図において、８は第１の半導体層、９は基板、１０
は第２の半導体層、１１はアース電極、１２は電極、１
３はソース、１４．１５はゲート電極、１６は電極、１
７は絶縁膜、Ｑｌは第１のトランジスタ、Ｑ２は第２の
トランジスタである。前記第１の半導体層８の両端のア
ース電極１１と電極１２との間隔は数百μｍであり、電
極１１．１２間に高集積化が実現し得る。また、取り出
し用の電極１１あるいは１２とその近傍のトランジスタ
Ｑ１あるいはＱ２のソース・ドレイン間とでソーク電流
が生ずる場合は、絶縁分離層（例えばトレンチ構造）を
設けることも可能である。。In FIG. 1, 8 is a first semiconductor layer, 9 is a substrate, and 10 is a first semiconductor layer.
is a second semiconductor layer, 11 is a ground electrode, 12 is an electrode, 1
3 is the source, 14.15 is the gate electrode, 16 is the electrode, 1
7 is an insulating film, Ql is a first transistor, and Q2 is a second transistor. The distance between the ground electrode 11 and the electrode 12 at both ends of the first semiconductor layer 8 is several hundred μm, and high integration can be realized between the electrodes 11 and 12. Furthermore, if a soak current occurs between the extraction electrode 11 or 12 and the source/drain of the transistor Q1 or Q2 in the vicinity thereof, an insulating separation layer (for example, a trench structure) may be provided. .

いま、第１のトランジスタＱ１がオン状態にあるとする
と、ドレイン近傍の空乏層でインパクトイオン化が起こ
り、それにより生じた正孔がＮ型の第１の半導体Ｍ８に
沿って流れ、アース電極１１−　から取り出され。その
ため、第２のトランジスタＱ２の、ソース１３に蓄えら
れた電子は安定に保持される。ソース１３と電極１６と
これらの間の絶縁膜１７とでキャパシタが構成されてい
る。Now, if the first transistor Q1 is in the on state, impact ionization occurs in the depletion layer near the drain, and the holes generated thereby flow along the N-type first semiconductor M8, and the ground electrode 11- taken from. Therefore, the electrons stored in the source 13 of the second transistor Q2 are stably held. A capacitor is constituted by the source 13, the electrode 16, and the insulating film 17 between them.

次に上記半導体装置の製造方法について説明する。先ず
第７図のように、例えばｐ（ｉｏｏ）、不純物＄ｒ１１
５ｘ１Ｇ欝ｃ１１−’の一方の導電型の半導体からなる
基板９上に、他方の導電型の例えば不純物濃度ｊｏ’ｃ
１１’の第１の半導体１１８を１０００１人〜５０００
人形成し、更にその上に、一方の導電型の例えば不純物
濃度５ｘ　１０日ＩＪ−３の第２の半導体層１０を１．
０〜２．０μｍ形成する。なお、この濃度では、第１の
半導体層８中の空乏層幅はほぼ４００Ａになり、両側合
わせてもはぼ８００人であるので、第１の半導体層８は
１００ＯＡ以上あればよい（基板９に一２Ｖのバックバ
イアス印加として計算）。またこの濃度では、Ｎ層とＰ
層との価電子帯には約０．７ｅＶの差が生じる。次に破
線で示す領域を、例えばＲＩＥによりエッチオフして、
電極領域１８を形成する。そして第８図のように、この
電極領域１８にポリシリコンまたはＡＩ、Ｎｏ］、Ｔｉ
などのメタルを形成し、電極１９を形成する。この電極
１９は第１図の電極１１．１２に対応する。かくして形
成された半導体基板の第２の半導体Ｍ１０に、第１図に
示す様に、トランジスタ（ｈ　、Ｑ２やキャパシタなど
を形成する。Next, a method for manufacturing the above semiconductor device will be explained. First, as shown in FIG. 7, for example, p(ioo), impurity $r11
On a substrate 9 made of a semiconductor of one conductivity type of 5x1Gc11-', a semiconductor of the other conductivity type, for example, with an impurity concentration jo'c
11' first semiconductor 118 from 10,001 to 5,000
A second semiconductor layer 10 of one conductivity type, for example, with an impurity concentration of 5×10 IJ-3 is formed thereon.
Form 0 to 2.0 μm. Note that at this concentration, the width of the depletion layer in the first semiconductor layer 8 is approximately 400A, and the width of the depletion layer on both sides is approximately 800A, so the first semiconductor layer 8 only needs to be 100OA or more (the substrate 9 (calculated assuming that a back bias of -2V is applied). Also, at this concentration, the N layer and P
There is a difference of about 0.7 eV in the valence band between the two layers. Next, the area indicated by the broken line is etched off by, for example, RIE,
An electrode region 18 is formed. As shown in FIG. 8, this electrode region 18 is made of polysilicon, AI, Ti,
The electrode 19 is formed by forming a metal such as the following. This electrode 19 corresponds to electrode 11.12 in FIG. As shown in FIG. 1, transistors (h2, Q2, capacitors, etc.) are formed on the second semiconductor M10 of the semiconductor substrate thus formed.

なお、電極１９の深さについては、必ずしも、基板（９
）と第１の半導体層８と界面まで必要とするわけでなく
、第１の半導体層８の途中、または第２の半導体Ｗ！ｊ
１０の途中までの深さでもかまわない。Note that the depth of the electrode 19 does not necessarily depend on the depth of the substrate (9
) and the first semiconductor layer 8, but the interface between the first semiconductor layer 8 and the first semiconductor layer 8 or the second semiconductor W! j
The depth may be up to the middle of 10.

その実施例を第９図および第１０図に示す。第９図は電
極１９の下面が第１の半導体１１８の中にある場合を示
す。また第１０図は電極１９の下面が第２の半導体層１
０の中にある場合を示す。この第１０図の場合、電極１
９は浅いので、イオン注入によっても形成可能となる。Examples thereof are shown in FIGS. 9 and 10. FIG. 9 shows a case where the lower surface of the electrode 19 is inside the first semiconductor 118. Further, in FIG. 10, the lower surface of the electrode 19 is connected to the second semiconductor layer 1.
Indicates the case within 0. In this case of FIG. 10, electrode 1
Since the portion 9 is shallow, it can also be formed by ion implantation.

例えば、ＰあるいはＡｓで１０＠〜１０１３α−２の濃
度で、深さは注入電圧により可変である。For example, the concentration of P or As is 10@-1013α-2, and the depth is variable depending on the implantation voltage.

ところで、トランジスタのソース・バレイン電極と電極
１９との相対位置関係により、動作が変わる事がある。By the way, the operation may change depending on the relative positional relationship between the source/valley electrodes of the transistor and the electrode 19.

メモリーに関しては、取り出し用の電極と、その近傍の
トランジスタの電極とが第１１図Ａ及びＢに示す様な関
係にあるとき、誤動作を生ずる。なお第１１図Ａ、Ｂは
各々１個のメモリーセルを示している。第１１図Ａは、
キャパシタ２０の拡散層からなる電極２１がロー電位Ｖ
Ｌにあり、引き出し用の電極１９がハイ電位ＶＨにあり
、両電極１９、２１が接近している場合である。キャパ
シタに蓄積されていた電荷は、引き出し用の電極１９に
向かって流れ、電極２１はローレベルからハイレベルに
反転する。勿論、逆の場合は、ハイレベルからローレベ
ルに反転する。また第１１図Ｂの様に、取り出し用の電
極１９に接近してビット１１２２があり、取り出し用の
電極（１９）がハイ電位ＶＨｓビット轢２２がロー電位
ＶＬにある場合、ピット轢２２の電位が上昇する可能性
がある。勿論、逆の場合もある。Regarding a memory, when a take-out electrode and the electrode of a nearby transistor have a relationship as shown in FIGS. 11A and 11B, malfunctions occur. Note that FIGS. 11A and 11B each show one memory cell. Figure 11A is
The electrode 21 made of the diffusion layer of the capacitor 20 is at a low potential V
This is a case where the extraction electrode 19 is at the high potential VH and the electrodes 19 and 21 are close to each other. The charge stored in the capacitor flows toward the extraction electrode 19, and the electrode 21 is reversed from low level to high level. Of course, in the opposite case, the high level is inverted to the low level. Further, as shown in FIG. 11B, when the bit 1122 is located close to the extraction electrode 19 and the extraction electrode (19) is at a high potential VH and the bit track 22 is at a low potential VL, the potential of the pit track 22 is may rise. Of course, the opposite may also be the case.

しかしながら、引き出し用の電極１９の近傍に、絶縁分
離膜（トレンチ構造など）を形成すると、この影響は避
は得ると考えられる。なお２３はワード線、２４はトラ
ンジスタである。However, it is thought that this effect can be avoided if an insulating separation film (such as a trench structure) is formed near the extraction electrode 19. Note that 23 is a word line, and 24 is a transistor.

発明の効果 以上述べたごとく本発明によれば、トランジスタのドレ
イン近傍の１９乏層端でインパクトイオン化により生成
した正孔は、第１の半導体層に沿って流れ、電極から取
り出される。したがって・正孔が半導体基板に蓄積され
ないので、例えばメモリーなどに用いた場合、キャパシ
タに蓄えられた電荷が半導体基板にリークする事がなく
、誤動作を防ぐことができる。またα線ソフトエラーに
対・　　しても効果があり、α線入射により生成した正
孔・電子対は、第１の半導体層に沿って流れて電極から
取り出される。Effects of the Invention As described above, according to the present invention, holes generated by impact ionization at the end of the 19-poor layer near the drain of the transistor flow along the first semiconductor layer and are taken out from the electrode. Therefore, since holes are not accumulated in the semiconductor substrate, when used, for example, in a memory, the charges accumulated in the capacitor will not leak to the semiconductor substrate, and malfunctions can be prevented. It is also effective against α-ray soft errors, and hole-electron pairs generated by the incidence of α-rays flow along the first semiconductor layer and are extracted from the electrode.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例における半導体装置の模式断
面図、第２図は本発明の半導体装置のエネルギーポテン
シャルの説明図、第３図は同半導体装置のα線ソフトエ
ラーに対する効果の説明図、第４図及び第５図は本発明
の一実施例における半導体装置の製造工程の説明図、第
６図及び第７図は各々本発明の他の実施例における半導
体装置の゛　要部の模式断面図、第８図は本発明の半導
体装置におけるトランジスタと電極との相対位置関係の
問題点の説明図、第９図はＨＯ８トランジスタのドレイ
ン近傍空乏層領域で起こるインパクトイオン化の説明図
、第１０図は正孔が蓄積した事により変化するキャパシ
タと基板により形成されるＰＮ接合との変化の説明図、
第１１図はキャパシタの下に高濃度ｐ＋層を形成する事
によるα線ソフトエラ一対策の説明図である。 ８・・・第１の半導体層、９・・・基板、１０・・・第
２の半導体層、１１・・・アース電極、１２・・・電極
、Ｑｌ　、　Ｑ２・・・トランジスタ 代理人　　　森　　本　　義　　弘 第１図 第２図 第５図 ＶＨＶｔFIG. 1 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention, FIG. 2 is an explanatory diagram of the energy potential of the semiconductor device of the present invention, and FIG. 3 is an explanation of the effect of the semiconductor device on α-ray soft errors. 4 and 5 are explanatory diagrams of the manufacturing process of a semiconductor device according to one embodiment of the present invention, and FIGS. 6 and 7 are illustrations of main parts of a semiconductor device according to other embodiments of the present invention, respectively. A schematic cross-sectional view, FIG. 8 is an explanatory diagram of problems in the relative positional relationship between a transistor and an electrode in the semiconductor device of the present invention, and FIG. 9 is an explanatory diagram of impact ionization that occurs in the depletion layer region near the drain of an HO8 transistor. Figure 10 is an explanatory diagram of the change in the PN junction formed by the capacitor and the substrate, which changes due to the accumulation of holes.
FIG. 11 is an explanatory diagram of a countermeasure against α-ray soft error by forming a high concentration p+ layer under the capacitor. 8... First semiconductor layer, 9... Substrate, 10... Second semiconductor layer, 11... Earth electrode, 12... Electrode, Ql, Q2... Transistor agent Morimoto YoshihiroFigure 1Figure 2Figure 5VHVt

Claims (1)

【特許請求の範囲】 １、一方の導電型の半導体基板上に、他方の導電型の第
１の半導体層を形成し、この第１の半導体層上に、一方
の導電型の第２の半導体層を形成し、この第２の半導体
層の両端部に、所定深さの電極を各々形成し、前記第２
の半導体層に、少なくとも１個のトランジスタを形成し
た半導体装置。 ２、電極の底面が半導体基板表面に達している特許請求
の範囲第１項記載の半導体装置。 ３、電極の底面が第１の半導体層中に達している特許請
求の範囲第１項記載の半導体装置。[Claims] 1. A first semiconductor layer of one conductivity type is formed on a semiconductor substrate of one conductivity type, and a second semiconductor layer of one conductivity type is formed on this first semiconductor layer. a layer, and electrodes of a predetermined depth are formed on both ends of the second semiconductor layer, and
A semiconductor device in which at least one transistor is formed in a semiconductor layer. 2. The semiconductor device according to claim 1, wherein the bottom surface of the electrode reaches the surface of the semiconductor substrate. 3. The semiconductor device according to claim 1, wherein the bottom surface of the electrode reaches into the first semiconductor layer.