JPS6291044A - System for frame synchronizing pattern detection - Google Patents
System for frame synchronizing pattern detectionInfo
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- JPS6291044A JPS6291044A JP60229818A JP22981885A JPS6291044A JP S6291044 A JPS6291044 A JP S6291044A JP 60229818 A JP60229818 A JP 60229818A JP 22981885 A JP22981885 A JP 22981885A JP S6291044 A JPS6291044 A JP S6291044A
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- synchronization pattern
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- Synchronisation In Digital Transmission Systems (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、４相位相偏移変調−同期検波方式を用いたデ
ィジタル通信システムにおけるフレーム同期方式に係り
、特には、低い搬送波電力対雑音電力比（Ｃ／Ｎ）で運
用される。システムに適用して有効なフレーム同期パタ
ーン検出方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Technical Field of the Invention) The present invention relates to a frame synchronization method in a digital communication system using a four-phase phase shift keying-synchronous detection method, and particularly relates to a frame synchronization method in a digital communication system using a four-phase phase shift keying-synchronous detection method. (C/N) will be operated. The present invention relates to a frame synchronization pattern detection method that is effective when applied to the system.
（従来技術とその問題点）
ディジタル通信システムにおいては、４相位相偏移変澗
−同期検波方式が変復調方式として広く採用されてきて
いる。このようなシステムでは、フレーム同期パターン
に対する高信鎖度の検出が、位相不確定性の除去または
フレーム同期の確立の点から要求される。(Prior Art and its Problems) In digital communication systems, a four-phase phase shift/synchronous detection method has been widely adopted as a modulation/demodulation method. In such systems, reliable detection of frame synchronization patterns is required in terms of removing phase uncertainties or establishing frame synchronization.
特に、近年、高いシステム効率を得るために、強力な誤
り訂正（Ｆ Ｅ Ｃ）方式が積極的に導入される傾向に
あることにより、低Ｃ／Ｎ条件下におけるフレーム同期
パターンの安定した検出がより重要になってきた。In particular, in recent years, strong error correction (FEC) methods have been actively introduced in order to obtain high system efficiency, making stable detection of frame synchronization patterns under low C/N conditions difficult. It has become more important.
従来技術によるフレーム同期パターン検出方式では、シ
ステムが高Ｃ／Ｎ条件下で運用されていたため、および
複数の位相の組合わせでフレーム同期パターンが検出さ
れることを避けるため、すなわち、位相不確定を除去す
るために、フレーム同期パターンのビット数をｎとする
ときフレーム同期パターンを検出する際に許容する誤り
ビット数εをｎ／４未満に設定していた。この様子を図
１および図２を用いて説明する。図１は４相ｐｓＫ信号
のベクトル図である。４相ＰＳＫ信号は復調手段により
、Ｐチャネル信号とＱチャネル信号とに復調される。従
って、ｎビットのフレーム同期パターンはＰチャネルに
ｎ／２ビット、Ｑチャネルにｎ／２ビット出力される。In the conventional frame synchronization pattern detection method, the system was operated under high C/N conditions, and in order to avoid detecting a frame synchronization pattern with a combination of multiple phases, in other words, phase uncertainty was In order to eliminate this error, the number of error bits ε allowed when detecting a frame synchronization pattern is set to less than n/4, where n is the number of bits of the frame synchronization pattern. This situation will be explained using FIGS. 1 and 2. FIG. 1 is a vector diagram of a four-phase psK signal. The 4-phase PSK signal is demodulated into a P channel signal and a Q channel signal by a demodulation means. Therefore, an n-bit frame synchronization pattern is outputted to the P channel by n/2 bits and the Q channel by n/2 bits.
ここで、図の（Ｐ、 Ｑ）相のフレーム同期パターン
検出特性について考える。送信側から（Ｐ、Ｑ）相でフ
レーム同期パターンが送信され、これが伝送路上で何ら
の誤りも受けずに正しく受信されたとすれば、送信され
たフレーム同期パターンは（Ｐ、 Ｑ）相で送信された
ものと判別されることは明らかである。しかし、伝送路
上でＱチャネルのｎ／２ビット全てが誤ったとすれば、
（Ｐ、 Ｑ）相で送信されたにもかかわらず（Ｑ、
Ｐ）相で送信されたものと誤検出されることになる。ま
た、Ｐチャネルのｎ／２ビット全てが誤れば（Ｑ、
ｐ）相として誤検出され、Ｐ、Ｑチャネルとも全てのビ
ットが誤れば（Ｐ、ζ）相として誤検出されることにな
る。このような特性を定性的に表したのが図２である。Here, we will consider the frame synchronization pattern detection characteristics of the (P, Q) phase shown in the figure. If a frame synchronization pattern is transmitted from the transmitting side on the (P, Q) phase and is received correctly without any errors on the transmission path, then the transmitted frame synchronization pattern is transmitted on the (P, Q) phase. It is clear that it can be determined that the However, if all n/2 bits of the Q channel are incorrect on the transmission path, then
Even though it was transmitted in the (P, Q) phase, (Q,
P) phase will be erroneously detected as having been transmitted. Also, if all n/2 bits of the P channel are incorrect (Q,
If all bits in both P and Q channels are incorrect, it will be incorrectly detected as a (P, ζ) phase. FIG. 2 qualitatively represents such characteristics.
図２において、横軸はＰチャネルの誤りビット数、縦軸
はＱチャネルの誤りビット数である。従って、（Ｐ、
Ｑ）と（Ｑ、 Ｐ）との距離および（Ｐ、 Ｑ）
と（Ｑ、 Ｐ）との距離は、ともにｎ／２ビットであ
る。In FIG. 2, the horizontal axis represents the number of error bits in the P channel, and the vertical axis represents the number of error bits in the Q channel. Therefore, (P,
The distance between Q) and (Q, P) and (P, Q)
The distance between and (Q, P) is both n/2 bits.
図２（ａ）は、従来技術による（Ｐ、 Ｑ）相のフレー
ム同期パターン検出特性を示したものであり、Ｑチャネ
ルの誤りビット数とＰチャネルの誤りビット数との総和
、すなわち、フレーム同期パターンｎビットに許容され
る誤りビット数εを１／４未満としたものであって、図
中に斜線ハツチングの領域は検出領域、点点ハツチング
領域は誤検出領域、白領域は不検出領域である。ここで
、従来技術がεを１／４未満に設定していた理由は以下
のように説明される。いま、許容される誤りビット数ε
を１／４以上とすれば（Ｐ、 Ｑ）の検出領域と（Ｑ、
ｐ）として誤検出する領域、および（Ｐ、 Ｑ）の
検出領域と（Ｑ、 Ｐ）として誤検出する領域がそれ
ぞれオーバラップし、（Ｐ、 Ｑ）相で送信されたの
か（Ｑ、 ｐ）相もしくは（Ｑ、 ｐ）相で送信さ
れたのかが判別できなくなるからである。また、高Ｃ／
Ｎ条件下で運用される従来の通信システムでは、εを１
／４未満としても十分なフレーム同期パターンの検出特
性が得られていたからである。Figure 2(a) shows the frame synchronization pattern detection characteristics of the (P, Q) phase according to the conventional technology. The number of error bits ε allowed for the pattern n bits is less than 1/4, and the hatched areas in the figure are detection areas, the dotted hatched areas are erroneous detection areas, and the white areas are non-detection areas. . Here, the reason why the prior art sets ε to less than 1/4 is explained as follows. Now, the allowable number of error bits ε
If it is 1/4 or more, the detection area of (P, Q) and (Q,
Is the area where the signal is erroneously detected as p) and the area where the detection area of (P, Q) is overlapped with the area where it is erroneously detected as (Q, P), and the signal is transmitted in the (P, Q) phase (Q, p)? This is because it becomes impossible to determine whether the signal was transmitted in the phase or (Q, p) phase. Also, high C/
In conventional communication systems operated under N conditions, ε is set to 1.
This is because sufficient frame synchronization pattern detection characteristics were obtained even when the ratio was less than /4.
このように、許容誤りビット数εを１／４未満に設定し
た従来例は、伝送路上のビット誤り率が良好な条件下で
連用される通信システムでは、フレーム同期パターンの
不検出確率を十分低くでき、さらに位相の確定を誤る「
位相誤検出」確率は無視できる程小さい。一方、伝送路
上のビット誤り率が悪い条件下では、許容誤りビット数
εをｎ／４未満に設定したのではフレーム同期パターン
の不検出確率が高くなる。これを防ぐ一手段として、フ
レーム同期パターン長を長くし、同時に許容誤りビット
数εを増やすことが考えられる。しかしこの方法は厳し
いジッタ規格を復調器に課すことになり、また、ディジ
タルバースト伝送システムの場合には、キャリアおよび
クロック再生用ビットを含むプリアンプル長の増大につ
ながるので伝送効率が低下する。In this way, the conventional example in which the allowable number of error bits ε is set to less than 1/4 has a sufficiently low probability of not detecting a frame synchronization pattern in a communication system that is used continuously under conditions where the bit error rate on the transmission path is good. However, it is also possible to incorrectly determine the phase.
The probability of "phase misdetection" is negligibly small. On the other hand, under conditions where the bit error rate on the transmission path is poor, if the allowable number of error bits ε is set to less than n/4, the probability of non-detection of the frame synchronization pattern increases. One possible way to prevent this is to lengthen the frame synchronization pattern length and simultaneously increase the number of allowable error bits ε. However, this method imposes strict jitter specifications on the demodulator, and in the case of digital burst transmission systems, it leads to an increase in the length of the preamble including the carrier and clock recovery bits, reducing transmission efficiency.
（発明の目的）
本発明の目的は上記の欠点を除去し、フレーム同期パタ
ーン長を増大させずにフレーム同期バタ−ンの不検出確
率を下げ、また不検出確率と誤検出確率をシステムに応
じたレベルにほぼ任意に設定することを可能とするフレ
ーム同期パターン検出方式を提供することである。(Objective of the Invention) The object of the present invention is to eliminate the above-mentioned drawbacks, reduce the probability of frame synchronization pattern non-detection without increasing the frame synchronization pattern length, and adjust the non-detection probability and false detection probability according to the system. It is an object of the present invention to provide a frame synchronization pattern detection method that allows the frame synchronization pattern to be set almost arbitrarily to a certain level.
（発明の構成と作用）
上記の目的を達成するためには、本発明は、複数ｎビッ
ト構成のフレーム同期パターンを検出することによりフ
レーム同期を確立し、同時に位相不確定の除去を行うフ
レーム同期方式において、複数ｎビット構成のフレーム
同期パターンを検出する手段と受信信号の位相の確定の
際に、複数の位相の組合わせ検出器でフレーム同期パタ
ーン検出とみなした場合には、フレーム同期パターンと
受信信号系列との相関値が最も高い位相の組合わせを選
択することにし、また複数の検出器の相関値が等しいた
めに位相を一つに確定できない場合には、フレーム同期
パターンは不検出であるとするかあるいは一つの位相に
任意に確定する位相判別器とを用いてｎビットのフレー
ム同期パターン検出時の許容誤りビット数８をｎ／４以
上にも設定が可能とするように構成されている。これに
より、フレーム同期パターン長を増大させることなく不
検出確率を下げ、また、システムの要求に応じたフレー
ム同期パターンの不検出確率および誤検出確率をほぼ任
意に設定することができる。(Structure and operation of the invention) In order to achieve the above object, the present invention establishes frame synchronization by detecting a frame synchronization pattern consisting of a plurality of n bits, and at the same time removes phase uncertainty. In this method, when determining the frame synchronization pattern consisting of a plurality of n bits and determining the phase of the received signal, if the frame synchronization pattern is detected by a combination detector of multiple phases, the frame synchronization pattern is detected. If the combination of phases with the highest correlation value with the received signal sequence is selected, and the correlation values of multiple detectors are the same, so one phase cannot be determined, the frame synchronization pattern will not be detected. The configuration is such that the number of allowable error bits (8) when detecting an n-bit frame synchronization pattern can be set to n/4 or more by using a phase discriminator that arbitrarily determines one phase. ing. Thereby, the non-detection probability can be lowered without increasing the frame synchronization pattern length, and the non-detection probability and false detection probability of the frame synchronization pattern can be set almost arbitrarily in accordance with system requirements.
本発明によるフレーム同期パターン検出特性の例を示せ
ば、図２（ｂ）のごとくなる。これについては後に詳細
する。An example of frame synchronization pattern detection characteristics according to the present invention is shown in FIG. 2(b). More on this later.
（実施例）
本発明の一実施例を図３に示す。図において、Ｐチャネ
ルの受信系列をＰ’、Ｑチャネルの受信系列をＱ”で示
す、これらの受信系列は、入力端子１．２を介してシフ
トレジスタ４．７に逐次蓄えられる。Ｐ相関器３は、フ
レーム同期パターンが正しく受信された場合にＰチャネ
ルに出力されるフレーム同期パターン（以下便宜的に「
Ｐチャネルパターン」という）を保持し、このパターン
とシフトレジスタ４の内容との相関を求めるものである
。Ｆ相関器５はＰチャネルパターンの反転パターンを保
持し、シフトレジスタ４の内容との相関を求めるもので
ある。同様に、Ｑ相関器６はＱチャネルに該当するフレ
ーム同期パターン（以下「Ｑチャネルパターン」という
）を保持し、シフトレジスタ７の内容との相関を求める
ものであり、ｄ相関器８はＱチャネルパターンの反転パ
ターンを保持し、シフトレジスタ７の内容との相関を求
めるものである。これら４つの相関器３．５．６゜８の
出力としては、保持するパターンとシフトレジスタ４．
７の内容とを照合して、一致したビットの数を相関の度
合として出力することとする。(Example) An example of the present invention is shown in FIG. In the figure, the received sequence of the P channel is shown as P', and the received sequence of the Q channel is shown as Q''.These received sequences are sequentially stored in a shift register 4.7 via an input terminal 1.2.P correlator 3 is a frame synchronization pattern (hereinafter referred to as "for convenience") that is output to the P channel when the frame synchronization pattern is correctly received.
P channel pattern) is held, and the correlation between this pattern and the contents of the shift register 4 is determined. The F correlator 5 holds an inverted pattern of the P channel pattern, and determines the correlation with the contents of the shift register 4. Similarly, the Q correlator 6 holds a frame synchronization pattern (hereinafter referred to as "Q channel pattern") corresponding to the Q channel, and determines the correlation with the contents of the shift register 7, and the d correlator 8 holds the frame synchronization pattern corresponding to the Q channel The inverted pattern of the pattern is held and the correlation with the contents of the shift register 7 is determined. The outputs of these four correlators 3,5,6°8 are the pattern to be held and the shift register 4.
7 and output the number of matched bits as the degree of correlation.
これらの出力は、加算器９１．９２．９３．９４で処理
され、（Ｐ、 Ｑ）、 （百、互）、 （Ｑ、 Ｐ）
および（Ｑ。These outputs are processed by adders 91.92.93.94 to form (P, Q), (100, mutual), (Q, P)
and (Q.
Ｐ）相を基準とした場合の相関値に変換される。P) Converted to a correlation value based on the phase.
例えば、Ｐ相関器３の出力は、Ｑ相関器６の出力と加算
器９１で加算され、（Ｐ、 Ｑ）相の相関値となり、フ
レーム同期パターンが（Ｐ、 Ｑ）相で送られたとする
確かさの度合を示すことになる。判定器１０は（Ｐ、Ｑ
）、（Ｐ、Ｑ）、（Ｑ、Ｐ）および（Ｑ、Ｐ）の相関値
のうちのいずれかが予め定める値（闇値）以上であれば
出力端子１２へ“１”を出力する。この場合の闇値は、
ｎ−εである。For example, assume that the output of the P correlator 3 is added to the output of the Q correlator 6 in the adder 91, resulting in a correlation value of the (P, Q) phase, and that the frame synchronization pattern is sent in the (P, Q) phase. It shows the degree of certainty. The determiner 10 (P, Q
), (P, Q), (Q, P), and (Q, P), if any one of the correlation values is greater than or equal to a predetermined value (dark value), "1" is output to the output terminal 12. In this case, the darkness value is
n-ε.
ここで図２（ｂ）を参照して本発明の動作を詳細に説明
する。−例として、εを（３ｎ／８）ビットとして、フ
レーム同期パターンが（Ｐ、 Ｑ）相で送信され伝送路
上でＰチャネルに（３ｎ／１６）ビットの誤りが発生し
たとする。この場合、（Ｐ、 Ｑ）の相関値は（１３
ｎ／１６）を示し、（Ｑ、 Ｐ）の相関値は（ｌｌｎ
／１６）を示すことになる。これらの値はともに闇値ｎ
−ｔ ＝ （５ｎ ／８）−＝ （１０ｎ ／１６）
より大きい。このことは、図２（ｂ）の斜線ハツチング
でた（Ｐ、 Ｑ）相として判定されるべき領域であって
も、同時に（Ｑ、 ｐ）相の相関値が闇値を超え、（
Ｐ。The operation of the present invention will now be described in detail with reference to FIG. 2(b). - As an example, assume that ε is (3n/8) bits, a frame synchronization pattern is transmitted in the (P, Q) phase, and a (3n/16) bit error occurs in the P channel on the transmission path. In this case, the correlation value of (P, Q) is (13
n/16), and the correlation value of (Q, P) is (lln
/16). Both of these values are the dark value n
−t = (5n /8) −= (10n /16)
bigger. This means that even in the hatched area in Fig. 2(b) that should be determined as the (P, Q) phase, the correlation value of the (Q, p) phase exceeds the dark value at the same time, and (
P.
Ｑ）相と確定できない。いわゆる位相不確定性が残って
しまうことを示している。同様のことは（Ｑ、Ｐ）相に
対してもいえる。この位相不確定性を取り除くのが、図
３における位相判別器１１である。上述のように２つの
相の相関値が闇値を超えた場合であっても、最大値を取
るのは１つだけである。それ故、最大値を与える相を判
別するのが位相判別器１１の機能である。但し、図２（
ｂ）に示した如く、Ｐ、Ｑいずれかのチャネルの誤りビ
ット数がｎ／４ビア）である場合には、等しい相関値を
与える相が２つ発生する。この場合には、前述のように
不検出とするか、いずれかの相に任意に確定することも
考えられるが、フレーム同期パターンのビット長ｎを４
ｘｍ＋２（ｍは自然数）とすることにより、Ｐチャネル
またはＱチャネルの誤りビット数がｎ／４を取り得ない
ようにすることができる。Q) I cannot confirm the phase. This shows that so-called phase uncertainty remains. The same can be said for the (Q, P) phase. The phase discriminator 11 in FIG. 3 removes this phase uncertainty. As described above, even if the correlation values of two phases exceed the dark value, only one has the maximum value. Therefore, the function of the phase discriminator 11 is to discriminate the phase that gives the maximum value. However, Figure 2 (
As shown in b), when the number of error bits in either P or Q channel is n/4 vias, two phases giving equal correlation values occur. In this case, it is conceivable that the bit length n of the frame synchronization pattern is set to 4.
By setting xm+2 (m is a natural number), it is possible to prevent the number of error bits of the P channel or Q channel from taking n/4.
次に位相判別器１１の一実施例を図４に示し説明する。Next, an embodiment of the phase discriminator 11 is shown in FIG. 4 and will be described.
図において、１４１．１４２．１４３．１４４．１４５
゜１４６は比較器、１５１．１５２．１５３．１５４は
ＡＮＤ回路である。各比較器（１４１〜１４６）は、図
の上側の第１人力が図の下側の第２人力より大きい場合
に“１”を出力する。また、ＡＮＤ回路（１５２〜１５
４）の入力側に付した白丸印はインバータを意味する。In the figure, 141.142.143.144.145
146 is a comparator, and 151.152.153.154 is an AND circuit. Each comparator (141 to 146) outputs "1" when the first human power on the upper side of the figure is greater than the second human power on the lower side of the figure. Also, an AND circuit (152 to 15
The white circle marked on the input side of 4) means an inverter.
本回路への入力は４つの相関値である。従って、６つの
比較器（１４１〜１４６）を用いて相互に比較し、その
結果をＡＮＤ回路（１５１〜１５４）により処理し、最
大値を与える位相に対応する出力端子１３．１４゜１５
、１６へ“１”を出力する。The inputs to this circuit are four correlation values. Therefore, six comparators (141 to 146) are used to compare each other, and the results are processed by an AND circuit (151 to 154).
, 16.
（発明の効果）
以上詳細に説明したように、本発明によれば低Ｃ／Ｎ条
件下においても、フレーム同期パターンを安定して検出
することのできるフレーム同期パターン検出器を提供す
ることができる。(Effects of the Invention) As described in detail above, according to the present invention, it is possible to provide a frame synchronization pattern detector that can stably detect frame synchronization patterns even under low C/N conditions. .
図１は４相位相偏移変調（４相ＰＳＫ）のベクトル図、
図２は従来方式および本発明におけるフレーム同期パタ
ーンの検出特性を説明するための図、図３は本発明方式
におけるフレーム同期パターン検出回路の構成例を示す
ブロック図、図４は図３に示す位相判別器の１例を示す
ブロック図である。
１・・・受信系列Ｐ”の入力端子、 ２・・・受信系列
Ｑ′の入力端子、 ３・・・Ｐ相関器、 ４．７・・・
シフトレジスタ、 ５・・・Ｆ相関器、 ６・・・Ｑ相
関器、 ８・・・ζ相関器、 ９１．９２．９３．９４
・・・加算器、 １０・・・判定器、 １１・・・位相
判別器、１２、１３．１４．１５．１６・・・出力端子
、 １４１．１４２゜１４３、１４４．１４５．１４６
・・・比較器、 １５１．１５２゜１５３、１５４・
・・ＡＮＤ回路。Figure 1 is a vector diagram of 4-phase phase shift keying (4-phase PSK),
FIG. 2 is a diagram for explaining the frame synchronization pattern detection characteristics in the conventional method and the present invention, FIG. 3 is a block diagram showing a configuration example of a frame synchronization pattern detection circuit in the present invention method, and FIG. 4 is a diagram showing the phase shift shown in FIG. 3. FIG. 2 is a block diagram showing an example of a classifier. 1... Input terminal of received sequence P'', 2... Input terminal of received sequence Q', 3... P correlator, 4.7...
Shift register, 5...F correlator, 6...Q correlator, 8...ζ correlator, 91.92.93.94
...Adder, 10...Determiner, 11...Phase discriminator, 12, 13.14.15.16...Output terminal, 141.142°143, 144.145.146
... Comparator, 151.152°153, 154.
...AND circuit.
Claims (1)
信で、２列の受信信号系列中に挿入されたｎビットのフ
レーム同期パターンを検出することにより受信信号系列
の位相の確定、ならびにフレーム同期を確立するフレー
ム同期方式において、受信信号の位相不確定除去のため
に用意された４種類の位相の組合わせのフレーム同期パ
ターン検出器のうち、複数のフレーム同期パターン検出
器でフレーム同期パターンを検出したとみなした時には
、フレーム同期パターンと受信信号系列との相関値が最
も高い位相の組合わせの検出器を選択することにより位
相不確定を除去し、また、複数の検出器の相関値が等し
い場合には、フレーム同期パターン不検出とするか、あ
るいはどれか一つの任意の位相に確定する機能を用いる
ことにより、フレーム同期パターン長ｎビット中の許容
誤りビット数をｎ／４ビット以上にも設定でき、フレー
ム同期パターン長の増大なしにフレーム同期パターンの
不検出確率を抑え、なおかつシステムの要求に応じた不
検出確率および誤検出確率をほぼ自由に設定可能とする
ように構成されたことを特徴とするフレーム同期パター
ン検出方式。Digital communication using four-phase phase shift keying - synchronous detection method, which determines the phase of the received signal sequence and frame synchronization by detecting the n-bit frame synchronization pattern inserted into the two-column received signal sequence. In the frame synchronization method that establishes the When it is assumed that the frame synchronization pattern and the received signal sequence have the highest correlation value, the phase uncertainty is removed by selecting the detector with the highest phase combination, and the correlation values of multiple detectors are equal. In this case, the number of allowable error bits in the frame synchronization pattern length n bits can be increased to more than n/4 bits by making the frame synchronization pattern undetected or by using a function that determines any one arbitrary phase. The frame synchronization pattern length can be set to suppress the non-detection probability of the frame synchronization pattern without increasing the frame synchronization pattern length, and the non-detection probability and false detection probability can be set almost freely according to system requirements. Features a frame synchronization pattern detection method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60229818A JPS6291044A (en) | 1985-10-17 | 1985-10-17 | System for frame synchronizing pattern detection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60229818A JPS6291044A (en) | 1985-10-17 | 1985-10-17 | System for frame synchronizing pattern detection |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6291044A true JPS6291044A (en) | 1987-04-25 |
| JPH0423977B2 JPH0423977B2 (en) | 1992-04-23 |
Family
ID=16898147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60229818A Granted JPS6291044A (en) | 1985-10-17 | 1985-10-17 | System for frame synchronizing pattern detection |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6291044A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0271640A (en) * | 1988-09-07 | 1990-03-12 | Kokusai Denshin Denwa Co Ltd <Kdd> | Unique word detection system |
| JPH02145982A (en) * | 1988-11-28 | 1990-06-05 | Anritsu Corp | Regenerating apparatus of phase-modulation carrier wave |
| WO2000074290A1 (en) * | 1999-05-29 | 2000-12-07 | Samsung Electronics Co., Ltd. | Apparatus and method for generating sync word and transmitting and receiving the sync word in w-cdma communication system |
-
1985
- 1985-10-17 JP JP60229818A patent/JPS6291044A/en active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0423977B2 (en) | 1992-04-23 |
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