JPS628858B2 - - Google Patents

Info

Publication number
JPS628858B2
JPS628858B2 JP55142755A JP14275580A JPS628858B2 JP S628858 B2 JPS628858 B2 JP S628858B2 JP 55142755 A JP55142755 A JP 55142755A JP 14275580 A JP14275580 A JP 14275580A JP S628858 B2 JPS628858 B2 JP S628858B2
Authority
JP
Japan
Prior art keywords
memory
signal
data
counter
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP55142755A
Other languages
Japanese (ja)
Other versions
JPS5766515A (en
Inventor
Chitoshi Hibino
Harukuni Kohari
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Victor Company of Japan Ltd
Original Assignee
Victor Company of Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Victor Company of Japan Ltd filed Critical Victor Company of Japan Ltd
Priority to JP55142755A priority Critical patent/JPS5766515A/en
Priority to GB8130756A priority patent/GB2088103B/en
Priority to FR8119562A priority patent/FR2492149A1/en
Priority to DE19813140683 priority patent/DE3140683C2/en
Publication of JPS5766515A publication Critical patent/JPS5766515A/en
Publication of JPS628858B2 publication Critical patent/JPS628858B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/00007—Time or data compression or expansion
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10527—Audio or video recording; Data buffering arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/22—Signal processing not specific to the method of recording or reproducing; Circuits therefor for reducing distortions
    • G11B20/225—Signal processing not specific to the method of recording or reproducing; Circuits therefor for reducing distortions for reducing wow or flutter
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10527—Audio or video recording; Data buffering arrangements
    • G11B2020/1062—Data buffering arrangements, e.g. recording or playback buffers
    • G11B2020/10675—Data buffering arrangements, e.g. recording or playback buffers aspects of buffer control
    • G11B2020/10694—Data buffering arrangements, e.g. recording or playback buffers aspects of buffer control output interface, i.e. the way data leave the buffer, e.g. by adjusting the clock rate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10527—Audio or video recording; Data buffering arrangements
    • G11B2020/1062—Data buffering arrangements, e.g. recording or playback buffers
    • G11B2020/10675—Data buffering arrangements, e.g. recording or playback buffers aspects of buffer control
    • G11B2020/10703—Data buffering arrangements, e.g. recording or playback buffers aspects of buffer control processing rate of the buffer, e.g. by accelerating the data output

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Television Signal Processing For Recording (AREA)

Description

【発明の詳細な説明】 本発明はメモリアドレス制御方式に係り、アナ
ログ信号をデジタル信号に変換して記録再生する
装置において、起動時直後や一時的異常時などに
再生デジタル信号に大きなジツタ（時間軸のゆら
ぎ）を発生して再生系メモリのジツタ吸収用容量
を越えた場合でも、異音を発生したり音が途切れ
たりすることのない再生系バツフアメモリを提供
することを目的とする。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a memory address control system, and is used in a device that converts an analog signal into a digital signal and records and plays it. To provide a reproduction system buffer memory which does not generate abnormal noise or interrupt sound even when jitter absorption capacity of the reproduction system memory is exceeded due to axial fluctuation.

従来より、記録媒体や走行系、回転系などの性
能にとらわれることなく高品質の記録・再生を行
う手段として、アナログ信号をデジタル信号に変
換して記録再生する装置（パルスコードモジユレ
ーシヨン記録再生装置、以下略してPCM記録再
生装置と記す）が採用されている。 Conventionally, devices that convert analog signals into digital signals for recording and playback (pulse code modulation recording A playback device (hereinafter abbreviated as PCM recording and playback device) is employed.

第１図にヘリキヤルスキヤンのビデオテープレ
コーダ（VTR）を使用したPCM記録再生装置の
一例を示す。同図において、入力端子１ａ及び１
ｂに供給された２チヤンネルのアナログ信号は、
ローパスフイルタ（L.P.F.）２ａ，２ｂを通り高
域を制限された後、サンプルアンドホールド
（Ｓ／Ｈ）回路３ａ，３ｂで標本化され、切換回
路４で時分割されて、更にアナログデジタル
（Ａ／Ｄ）変換器５においてデジタル信号に変換
される。こうして得られたデジタル信号は、メモ
リ回路６に供給されこでメモリ制御回路７の出力
制御信号に基づいて時間軸圧縮され、誤り訂正用
データ及び誤り検出用データ付加回路８で誤り訂
正用データと誤り検出用データを付加された後、
映像信号合成回路９で同期信号発生回路１０より
の水平同期信号及び垂直同期信号と合成されてビ
デオテープレコーダ（VTR）１２に記録され
る。 Figure 1 shows an example of a PCM recording and reproducing apparatus using a Helikjarskian video tape recorder (VTR). In the same figure, input terminals 1a and 1
The two-channel analog signal supplied to b is
After passing through low-pass filters (LPF) 2a, 2b and limiting the high frequency range, it is sampled by sample-and-hold (S/H) circuits 3a, 3b, time-divided by a switching circuit 4, and further analog-digital (A/D). D) Converted into a digital signal in converter 5. The digital signal thus obtained is supplied to the memory circuit 6, where it is time-base compressed based on the output control signal of the memory control circuit 7, and is converted into error correction data by the error correction data and error detection data addition circuit 8. After adding error detection data,
A video signal synthesis circuit 9 synthesizes the signal with a horizontal synchronization signal and a vertical synchronization signal from a synchronization signal generation circuit 10 and records it on a video tape recorder (VTR) 12.

このようにして映像信号に近似した信号形態で
VTR１２により記録されたデジタル信号はVTR
１２により再生される。その再生信号は信号分離
回路１４により水平同期信号が分離されてメモリ
書込信号発生回路１５に供給される一方、誤り訂
正用データ及び誤り検出用データが付加されたデ
ジタル信号が分離されて誤り検出回路１６に供給
され、ここで誤りを検出された後、誤り訂正回路
１７に供給される。 In this way, the signal form approximates the video signal.
The digital signal recorded by VTR12 is VTR
12. The reproduced signal is separated into a horizontal synchronizing signal by the signal separation circuit 14 and supplied to the memory write signal generation circuit 15, while a digital signal to which error correction data and error detection data are added is separated and error detection is performed. The signal is supplied to a circuit 16, where an error is detected, and then supplied to an error correction circuit 17.

メモリ書込信号発生回路１５の出力信号は誤り
訂正制御回路１８及びメモリ制御回路２０に夫々
供給される。誤り訂正回路１７は入力デジタル信
号のうち誤り検出されたデータを入力誤り訂正用
データに基づいて訂正を行なつて出力し、誤りの
ないデータはそのまま出力する。誤りの訂正回路
１７の出力デジタル信号は再生系メモリ回路１９
において時間軸伸長され、デジタルアナログ
（Ｄ／Ａ）変換器２１でアナログ信号に変換され
て、切換回路２２で夫々のチヤンネルの信号に分
離されてからローパスフイルタ（L.P.F.）２３
ａ，２３ｂを介して出力される。 The output signal of memory write signal generation circuit 15 is supplied to error correction control circuit 18 and memory control circuit 20, respectively. The error correction circuit 17 corrects data in which errors have been detected in the input digital signal based on input error correction data and outputs the corrected data, and outputs error-free data as is. The output digital signal of the error correction circuit 17 is sent to the reproduction system memory circuit 19.
The time axis is expanded at , converted into an analog signal by a digital-to-analog (D/A) converter 21 , separated into signals of each channel by a switching circuit 22 , and then sent to a low-pass filter (LPF) 23 .
a, 23b.

上記の装置において、VTR１２で再生された
信号は駆動モータなどによる走行系の走行むら
や、テープの伸び又はゆらぎ等によるジツタ（時
間軸にゆらぎ）を含んでおり、そのままアナログ
信号に変換すると再生信号にワウ・フラツタとし
て現われてしまう。このワウ・フラツタを防ぐに
は、再生系メモリ回路１９に時間軸伸長とジツタ
吸収の２つの機能を持たせる必要がある。 In the above device, the signal reproduced by the VTR 12 contains jitter (fluctuations on the time axis) due to unevenness in the running system caused by the drive motor etc., stretching or fluctuation of the tape, etc., and when converted directly to an analog signal, the reproduced signal It appears as a wow/flatter. In order to prevent this wow and flutter, the reproducing memory circuit 19 needs to have two functions: time axis expansion and jitter absorption.

第１図において、誤り検出回路１６で検出され
たジツタを含んだデジタル信号を、ジツタを持つ
た同期信号によつて再生系メモリ回路１９へ一時
蓄積し、その信号を時間的ゆらぎを持たないメモ
リ制御回路２０の高安定度の発振器で発生された
時間軸伸長済の等間隔信号により引き出して、ワ
ウ・フラツタのない信号を再生することができ
る。この場合、再生系メモリ回路１９は時間軸伸
長用の容量と、ジツタ吸収用の容量とを足し合わ
せた容量でなければならない。 In FIG. 1, a digital signal containing jitter detected by an error detection circuit 16 is temporarily stored in a reproducing memory circuit 19 using a synchronization signal with jitter, and the signal is transferred to a memory circuit 19 having no temporal fluctuation. A signal free from wow and flutter can be reproduced by extracting the time-axis expanded evenly spaced signal generated by the highly stable oscillator of the control circuit 20. In this case, the reproduction memory circuit 19 must have a capacity that is the sum of the capacity for time axis expansion and the capacity for jitter absorption.

ところが、VTR１２の起動時や、テープの大
きなゆれ等の一時的な異常時の場合、大きなジツ
タが発生して再生系メモリ回路１９のジツタ吸収
用の容量を越えてしまい、異常なデータが出力さ
れる場合がある。 However, when the VTR 12 is started up or in the event of a temporary abnormality such as a large tape shake, large jitters occur and exceed the capacity of the playback memory circuit 19 to absorb the jitters, resulting in abnormal data being output. There may be cases where

そこで、従来は、メモリの書込み、読出しのカ
ウンタの値を急激に変化させ、メモリ容量を越え
ないようにする方式が用いられていた。 Conventionally, therefore, a method has been used in which the values of memory write and read counters are rapidly changed to prevent them from exceeding the memory capacity.

しかし、この方式ではメモリのアドレスが急激
に変化し、出力信号が不連続であるため異常音を
発生したり、一時的な出力停止等の処置で音が途
切れたりする欠点があつた。 However, this method has the disadvantage that the memory address changes rapidly and the output signal is discontinuous, resulting in abnormal sounds, and that the sound may be interrupted when the output is temporarily stopped.

本発明は上記の諸欠点を除去したものであり、
第２図以下と共にその一実施例につき説明する。 The present invention eliminates the above-mentioned drawbacks,
An embodiment thereof will be explained with reference to FIG. 2 and the following figures.

第２図は本発明になるメモリアドレス制御方式
の一実施例の再生メモリ回路を示す。同図の再生
メモリ回路は第１図の再生系メモリ回路１９及び
メモリ制御回路２０の一部分を構成している。 FIG. 2 shows a reproduction memory circuit according to an embodiment of the memory address control method according to the present invention. The reproduction memory circuit shown in the figure constitutes a part of the reproduction system memory circuit 19 and memory control circuit 20 of FIG.

第２図において、VTR１２により再生されて
信号分離回路１４、誤り検出回路１６、及び誤り
訂正回路１７を介した入力データ３０は、第３図
Ａに示す書込み同期信号４７と同期して入力ラツ
チ３１にラツチされ、１ワード（語）ごとに書込
みアドレスカウンタ３５（以下WAカウンタと略
す）で指定されるランダムアクセスメモリ３２
（以下RAMと略す）内部のアドレスに第３図Ｂに
示す書込み信号４６により書込まれる。この書込
みが終了した後、WAカウンタ３５へ第３図Ｃに
示すWAカウンタカウントアツプ信号５０をWA
カウンタカウントアツプ信号発生器３７より供給
し、カウントアツプを行う。なお、RAM３２は
書込み時はアドレスセレクタ３４により書込みが
アドレスカウンタ３５よりの書込みアドレスが供
給され、読出し時にはアドレスセレクタ３４によ
り読出しアドレスカウンタ３６の出力読出しアド
レスが供給される。 In FIG. 2, input data 30 reproduced by the VTR 12 and passed through the signal separation circuit 14, error detection circuit 16, and error correction circuit 17 is sent to the input latch 31 in synchronization with the write synchronization signal 47 shown in FIG. 3A. A random access memory 32 is latched to the memory address and is specified by a write address counter 35 (hereinafter abbreviated as WA counter) for each word.
(hereinafter abbreviated as RAM) is written to an internal address by a write signal 46 shown in FIG. 3B. After this writing is completed, the WA counter count up signal 50 shown in FIG. 3C is sent to the WA counter 35.
It is supplied from the counter count-up signal generator 37 and performs a count-up. Note that when writing to the RAM 32, the address selector 34 supplies the write address from the address counter 35, and when reading, the address selector 34 supplies the output read address of the read address counter 36.

上記RAM３２に蓄積された入力データ３０
は、高安定度の発振器によつて作られた第３図Ｄ
に示す読出し同期信号４９に同期して、読出しア
ドレスカウンタ（以下RAカウンタと略す）３６
によつて指定されたRAM３２のアドレスより出
力ラツチ３３へ第３図Ｅに示す読出し信号４８に
より読出される。この読出し終了後、RAカウン
タ３６へRAカウンタカウントアツプ信号５１が
供給され、RAカウンタ３６のカウントアツプを
行う構成となつている。 Input data 30 stored in the RAM 32 above
is generated by a high-stability oscillator in Figure 3D.
In synchronization with the read synchronization signal 49 shown in FIG.
The data is read out to the output latch 33 from the address of the RAM 32 specified by the read signal 48 shown in FIG. 3E. After this reading is completed, the RA counter count up signal 51 is supplied to the RA counter 36, and the RA counter 36 is configured to count up.

RAM３２の前後の入力ラツチ３１及び出力ラ
ツチ３３は、RAM３２の書込みと読出しのタイ
ミングが一致した場合、読出しの方を優先させて
この間に入力データ３０を一時的に記憶しておく
ものである。 The input latch 31 and the output latch 33 before and after the RAM 32 temporarily store the input data 30 during this period, giving priority to the reading when the writing and reading timings of the RAM 32 coincide.

上記データは出力ラツチ３３より出力され、第
１図のＤ／Ａ変換器２１、切換回路２２、及びL.
P.F.２３ａ，２３ｂを介し音声信号として出力端
子２４ａ，２４ｂへ出力される。 The above data is output from the output latch 33, and is sent to the D/A converter 21, switching circuit 22, and L.
The signals are output as audio signals to output terminals 24a and 24b via PF23a and 23b.

また、入力データ３０はジツタを持つた入力同
期信号に同期してRAM３２へ書込まれ、高安定
度の発振器によつて作られた一定間隔の出力同期
信号に同期して読出されるため、ジツタのないも
のが得られる。上記RAM３２内に蓄積されてい
る有効データ数は、VTR１２よりのジツタによ
つて増減している。 In addition, the input data 30 is written to the RAM 32 in synchronization with the input synchronization signal that has jitter, and is read out in synchronization with the output synchronization signal at regular intervals generated by a highly stable oscillator. You get what you don't have. The number of valid data stored in the RAM 32 increases or decreases depending on the jitter from the VTR 12.

RAM３２の容量は、ジツタにより有効データ
数が減少して「０」になつたアンダーフロー状
態、又は有効データ数が多すぎ見かけ上RAM３
２の総ワード数を越えてまだ読出されていないデ
ータを新しいデータに書き換えてしまうオーバー
フロー状態を生じないよう、充分な容量のものを
使用しなければならない。ここでRAM３２の容
量を例えば「２N」（Ｎは整数）ワードとすると、
アドレスは「０」から「２N−１」まであること
になり、WAカウンタ３５及びRAカウンタ３６
のカウント値は「０」より１ずつ値が増え、カウ
ント容量「２N−１」を越えると、カウント値は
再び「０」にもどりカウントを始めることにな
る。 The capacity of RAM32 may be affected by an underflow state where the number of valid data decreases to "0" due to jitter, or the number of valid data is too large and the RAM32 appears to be underflow.
A memory of sufficient capacity must be used to avoid an overflow condition in which unread data exceeding the total number of words of 2 is rewritten with new data. If the capacity of the RAM 32 is, for example, 2 N words (N is an integer), then
The addresses range from "0" to "2 N -1", and the WA counter 35 and RA counter 36
The count value increases by 1 from "0", and when the count capacity "2 N -1" is exceeded, the count value returns to "0" and starts counting again.

WAカウンタ３５のカウント値は、RAカウン
タ３６のカウント値より先行していなければなら
ず、RAカウンタ３６のカウント値はWAカウン
タ３５のカウント値を追い越してはならない。
又、RAM３２の容量は「２N」ワードであるた
め、WAカウンタ３５のカウント値はRAカウン
タ３６のカウント値より「２N−１」以上先行で
きない。 The count value of the WA counter 35 must precede the count value of the RA counter 36, and the count value of the RA counter 36 must not overtake the count value of the WA counter 35.
Further, since the capacity of the RAM 32 is "2 N " words, the count value of the WA counter 35 cannot precede the count value of the RA counter 36 by more than "2 N -1".

ここで、WAカウンタ３５のカウント値を
WA、RAカウンタ３６のカウント値をRAとして
「２N」を法とする算法でWAとRAの差Ｄを求め
ると、Ｄは有効データ数となり、Ｄ＝（WA−
RA）mod2Nとなる。このような「２N」を法とす
る減法は、２進の減算器を用いれば簡単に行うこ
とができ、この時RAM３２が正常動作を行うに
は、有効データ数であるＤの値を監視すればよ
い。上述の如く、Ｄの値が減少して「０」にな
り、「０」を通り越して「２N−１」となるとメモ
リ（RAM３２）はアンダーフロー状態となり、
又、Ｄの値が増加して「２N−１」になり、今度
は「２N−１」を通り越して「０」となるとメモ
リ（RAM３２）はオーバーフロー状態となる。
よつて、Ｄの値を常に監視してメモリ（RAM３
２）がアンダーフロー又はオーバーフロー状態に
なる前に、上記カウンタを操作する必要がある。
このようにＤの値を監視するには、Ｄの値を
MOD2Nの減算器３８より算出し、デコーダ４０
により解読してＤの値の監視を行えばよい。 Here, the count value of WA counter 35 is
When the count value of WA, RA counter 36 is set as RA and the difference D between WA and RA is calculated using the algorithm modulo 2 N , D is the number of valid data, and D = (WA -
RA) mod2 N. Such subtraction modulo "2 N " can be easily performed using a binary subtracter. At this time, in order for the RAM 32 to operate normally, the value of D, which is the number of valid data, must be monitored. do it. As mentioned above, when the value of D decreases to "0" and passes through "0" to "2 N -1", the memory (RAM 32) enters an underflow state,
Further, when the value of D increases to "2 N -1" and then exceeds "2 N -1" and reaches "0", the memory (RAM 32) enters an overflow state.
Therefore, the value of D is constantly monitored and memory (RAM3
2) It is necessary to operate the above-mentioned counter before it becomes an underflow or overflow state.
To monitor the value of D in this way, set the value of D to
Calculated by subtracter 38 of MOD2 N , and decoder 40
The value of D can be monitored by decoding it by

例えばＤの値が０〜Ｇ（Ｇは整数であり、２N
−１より小さく、例えば「１」である）になつた
場合、デコーダ４０はメモリ（RAM３２）がア
ンダーフロー状態寸前であると認識し、アンダー
フローフラグ発生器４２へ信号を出力してアンダ
ーフローフラグをセツトする。このアンダーフロ
ーフラグ発生器４２からの信号によりセレクタ３
９のスイツチは切換えられ、RAカウンタ用のRA
カウントアツプ信号５１はRAカウンタカウント
アツプ信号発生器４４から取り出された第３図Ｆ
に示す正常動作時用RAカウンタカウントアツプ
信号５２ｂより周波数の低いRAカウンタカウン
トアツプ信号発生器４３から取り出された同図Ｇ
に示すアンダーフローフラグ時用RAカウンタカ
ウントアツプ信号５２ａへ切換えられる。この信
号切換により、RAカウンタ３６のカウントアツ
プ速度は遅くなり、Ｄの値（WAとRAの２Nを法
とした差）は増加する。このようにしてＤの値が
メモリ（RAM３２）の総ワード数（この場合２
N）の半分（この場合２N／２）に達した時点で、
デコーダ４０はアンダーフローフラグ発生器４２
へ信号を出力しアンダーフローフラグをリセツト
するので、セレクタ３９のスイツチは切換えられ
てRAカウンタ３６のRAカウンタカウントアツプ
信号５１は第３図Ｆに示すもとの正常動作時用
RAカウンタカウントアツプ信号５２ｂにもどさ
れる。 For example, the value of D is 0 to G (G is an integer, 2 N
-1, for example "1"), the decoder 40 recognizes that the memory (RAM 32) is on the verge of an underflow state, outputs a signal to the underflow flag generator 42, and flags the underflow flag. Set. This signal from the underflow flag generator 42 causes the selector 3 to
The switch 9 is toggled and the RA for the RA counter is
The count-up signal 51 is derived from the RA counter count-up signal generator 44 in FIG.
The signal G in the same figure is extracted from the RA counter count-up signal generator 43 which has a lower frequency than the normal operation RA counter count-up signal 52b shown in
The signal is switched to the RA counter count-up signal 52a for underflow flag shown in FIG. Due to this signal switching, the count-up speed of the RA counter 36 slows down, and the value of D (the difference between WA and RA modulo 2N ) increases. In this way, the value of D is determined by the total number of words in the memory (RAM32) (in this case, 2
N ) (in this case 2 N /2),
The decoder 40 is an underflow flag generator 42
As a result, the switch of the selector 39 is changed and the RA counter count up signal 51 of the RA counter 36 returns to the original normal operation signal shown in FIG. 3F.
It is returned to the RA counter count up signal 52b.

上記の如く、RAカウンタカウントアツプ信号
５１が周波数の低い第３図Ｇに示すアンダーフロ
ーフラグ時用RAカウンタカウントアツプ信号５
２ａへ切換えられている間、RAカウンタ３６の
RAカウンタカウントアツプ信号５１はRAM３２
からの同図Ｄに示すデータ読出し同期信号４９よ
り周波数が低くなり、第４図Ａに示す正常時と異
なり第４図Ｂに示すように同じデータが２度読み
出されてしまう場合もあるが、これらは連続した
信号となつているため、異音発生又は音の途切れ
の原因にはならない。 As mentioned above, the RA counter count up signal 51 for the underflow flag shown in FIG.
While switching to 2a, the RA counter 36
RA counter count up signal 51 is sent to RAM 32
The frequency is lower than the data read synchronization signal 49 shown in FIG. 4D, and the same data may be read twice as shown in FIG. 4B, unlike in the normal case shown in FIG. 4A. Since these are continuous signals, they do not cause abnormal noise or sound interruptions.

また例えばＤの値が（２N−１−Ｇ）〜（２N−
１）になつた場合、デコーダ４０はRAM３２が
オーバーフロー状態寸前であると認識し、オーバ
ーフローフラグ４１からの信号によりセレクタ３
９のスイツチは切換えられ、RAカウンタ用のRA
カウントアツプ信号５１は第３図Ｆに示す正常動
作時用RAカウンタカウントアツプ信号５２ｂよ
り周波数の高いRAカウンタカウントアツプ信号
発生器４５から取り出された同図Ｈに示すオーバ
ーフローフラグ時用RAカウンタカウントアツプ
信号５２ｃへ切換えられる。この信号切換によ
り、RAカウンタ３６のカウントアツプ速度は速
くなり、Ｄの値は減少する。このようにしてＤの
値がRAM３２の総ワード数（この場合２N）の半
分（この場合２N／２）になつた時点で、デコー
ダ４０はオーバーフローフラグ発生器４１へ信号
を出力しオーバーフローフラグをリセツトするの
で、セレクタ３９のスイツチは切換えられてRA
カウンタ３６のRAカウンタカウントアツプ信号
５１は同図Ｆに示すものと正常動作時用RAカウ
ンタカウントアツプ信号５２ｂにもどされる。 Also, for example, the value of D is (2 N -1-G) to (2 N -
1), the decoder 40 recognizes that the RAM 32 is on the verge of overflowing, and the selector 3 is activated by the signal from the overflow flag 41.
The switch 9 is toggled and the RA for the RA counter is
The count-up signal 51 is an RA counter count-up signal 51 for normal operation shown in FIG. The signal is switched to signal 52c. Due to this signal switching, the count-up speed of the RA counter 36 becomes faster and the value of D decreases. In this way, when the value of D becomes half (2 N /2 in this case) of the total number of words in RAM 32 (2 N in this case), the decoder 40 outputs a signal to the overflow flag generator 41 to generate an overflow flag. RA is reset, the switch of selector 39 is switched and RA is reset.
The RA counter count-up signal 51 of the counter 36 is returned to the RA counter count-up signal 52b for normal operation as shown in FIG.

上記の如く、RAカウンタカウントアツプ信号
５１が周波数の高い第３図Ｈに示すオーバーフロ
ーフラグ時用RAカウンタカウントアツプ信号５
２ｃへ切換えられている間、RAカウンタ３６の
RAカウンタカウントアツプ信号５１はRAM３２
からの同図Ｄに示すデータ読出し同期信号４９よ
り周波数が高くなり、第４図Ａに示す正常時と異
なり第４図Ｃに示すようにデータが一つ飛びで読
み出されてしまう場合もあるが、これらは連続し
た信号となつているため、異音発生又は音の途切
れの原因にはならない。 As mentioned above, the RA counter count up signal 51 for the overflow flag time shown in FIG. 3H with a high frequency
While switching to 2c, the RA counter 36
RA counter count up signal 51 is sent to RAM 32
The frequency is higher than that of the data read synchronization signal 49 shown in FIG. 4D, and data may be read out one by one as shown in FIG. 4C, unlike the normal state shown in FIG. 4A. However, since these are continuous signals, they do not cause abnormal noise or interruptions in the sound.

上述の如く、本発明によれば、メモリのデータ
読出し速度に対してメモリのデータ書込み速度が
遅い場合に発生するメモリのアンダーフローとは
逆にメモリのデータ読出し速度に対してメモリへ
のデータ書込み速度が速い場合に発生するメモリ
のオーバーフローとを、メモリへの書込みアドレ
ス値と読出しアドレス値とにより事前に検知する
検知手段と、この検知手段によつて検知された結
果がアンダーフローである時、前記メモリの同一
データを重複して読出すように読出しアドレスを
発生し、オーバーフローである時、前記メモリの
データを間引をして読出すように読出しアドレス
を発生する発生手段とを設け、前記メモリのアン
ダーフローおよびオーバーフローを防止する構成
としているため、VTR等の起動時又は部分的な
テープのいたみ及び外部からVTR等に一時的振
動が加わつた場合などに再生系メモリ（ジツタ吸
収バツフアメモリ）のジツタ吸収用容量を越えて
再生デジタル信号に大きなジツタを発生した場合
でも、異音を発生したり音が途切れたりすること
なく再生しうる等の特長を有するものである。 As described above, according to the present invention, memory underflow occurs when the data writing speed of the memory is slower than the data reading speed of the memory. A detection means for detecting in advance a memory overflow that occurs when the speed is high based on a write address value and a read address value to the memory, and when the result detected by the detection means is an underflow, generating means for generating a read address so as to read out the same data in the memory redundantly, and generating a read address so as to thin out and read out the data in the memory when there is an overflow; The structure prevents memory underflow and overflow, so the playback memory (jitter absorption buffer memory) is Even if a large jitter occurs in the reproduced digital signal exceeding the jitter absorption capacity, it can be reproduced without producing abnormal noise or interrupting the sound.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は一般的なPOM記録再生装置の回路
図、第２図は本発明になるメモリアドレス制御方
式の再生メモリ回路の一実施例の回路図、第３図
Ａ〜Ｈはタイミング信号波形図、第４図Ａ〜Ｃは
夫々正常な場合、アンダーフロー状態の場合、及
びオーバーフロー状態における出力データの配置
図である。 ３０……入力データ、３１……入力ラツチ、３
２……RAM、３３……出力ラツチ、３４……ア
ドレスセレクタ、３５……WAカウンタ、３６…
…RAカウンタ、３７……WAカウンタカウント
アツプ信号発生器、３８……減算器、３９……セ
レクタ、４０……デコーダ、４１……オーバーフ
ローフラグ発生器、４２……アンダーフローフラ
グ発生器、４３……RAカウンタカウントアツプ
信号発生器（アンダーフローフラグ時用）、４４
……RAカウンタカウントアツプ信号発生器（正
常動作時用）、４５……RAカウンタカウントアツ
プ信号発生器（オーバーフローフラグ時用）、４
６……書込み信号、４７……書込み同期信号、４
８……読出し信号、４９……読出し同期信号、５
０……WAカウンタカウントアツプ信号、５１…
…RAカウンタカウントアツプ信号、５２ａ……
RAカウンタカウントアツプ信号（アンダーフロ
ーフラグ時用）、５２ｂ……RAカウンタカウント
アツプ信号（正常動作時用）、５２ｃ……RAカウ
ンタカウントアツプ信号（オーバーフローフラグ
時用）。 Fig. 1 is a circuit diagram of a general POM recording/reproducing device, Fig. 2 is a circuit diagram of an embodiment of a reproducing memory circuit using a memory address control method according to the present invention, and Figs. 3 A to H are timing signal waveform diagrams. , FIGS. 4A to 4C are arrangement diagrams of output data in a normal case, an underflow state, and an overflow state, respectively. 30...Input data, 31...Input latch, 3
2...RAM, 33...Output latch, 34...Address selector, 35...WA counter, 36...
...RA counter, 37...WA counter count up signal generator, 38...subtractor, 39...selector, 40...decoder, 41...overflow flag generator, 42...underflow flag generator, 43... ...RA counter count-up signal generator (for underflow flag), 44
...RA counter count-up signal generator (for normal operation), 45...RA counter count-up signal generator (for overflow flag), 4
6...Write signal, 47...Write synchronization signal, 4
8...Read signal, 49...Read synchronization signal, 5
0...WA counter count up signal, 51...
...RA counter count up signal, 52a...
RA counter count up signal (for underflow flag), 52b...RA counter count up signal (for normal operation), 52c...RA counter count up signal (for overflow flag).

Claims (1)

【特許請求の範囲】[Claims] １ ジツタを持つたデータを書込み、このデータ
をジツタを持たないデータとして読出すジツタ吸
収用メモリにおいて、前記メモリのデータ読出し
速度に対して前記メモリのデータ書込み速度が遅
い場合に発生する前記メモリのアンダーフローと
は逆に前記メモリのデータ読出し速度に対して前
記メモリへのデータ書込み速度が速い場合に発生
する前記メモリのオーバーフローとを、前記メモ
リへの書込みアドレス値と読出しアドレス値とに
より事前に検知する検知手段と、この検知手段に
よつて検知された結果が、アンダーフローである
時、前記メモリの同一データを重複して読出すよ
うに読出しアドレスを発生し、オーバーフローで
ある時、前記メモリのデータを間引をして読出す
ように読出しアドレスを発生する発生手段とを設
け、前記メモリのアンダーフローおよびオーバー
フローを防止するようにしたメモリアドレス制御
方式。1. In a jitter absorbing memory in which data with jitter is written and this data is read out as data without jitter, a problem with the memory that occurs when the data write speed of the memory is slower than the data read speed of the memory. Contrary to underflow, overflow of the memory, which occurs when the data write speed to the memory is faster than the data read speed of the memory, can be prevented in advance by using the write address value and read address value to the memory. a detection means for detecting, and when the result detected by the detection means is an underflow, a read address is generated so as to read the same data in the memory redundantly, and when the result is an overflow, the memory is read out; 1. A memory address control system which prevents underflow and overflow of the memory by providing a generating means for generating a read address so as to thin out and read data of the memory.
JP55142755A 1980-10-13 1980-10-13 Memory address control system Granted JPS5766515A (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP55142755A JPS5766515A (en) 1980-10-13 1980-10-13 Memory address control system
GB8130756A GB2088103B (en) 1980-10-13 1981-10-12 Memory control circuit
FR8119562A FR2492149A1 (en) 1980-10-13 1981-10-13 MEMORY CONTROL CIRCUIT
DE19813140683 DE3140683C2 (en) 1980-10-13 1981-10-13 Time expansion circuit for playback systems

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP55142755A JPS5766515A (en) 1980-10-13 1980-10-13 Memory address control system

Publications (2)

Publication Number Publication Date
JPS5766515A JPS5766515A (en) 1982-04-22
JPS628858B2 true JPS628858B2 (en) 1987-02-25

Family

ID=15322816

Family Applications (1)

Application Number Title Priority Date Filing Date
JP55142755A Granted JPS5766515A (en) 1980-10-13 1980-10-13 Memory address control system

Country Status (4)

Country Link
JP (1) JPS5766515A (en)
DE (1) DE3140683C2 (en)
FR (1) FR2492149A1 (en)
GB (1) GB2088103B (en)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58205906A (en) * 1982-05-26 1983-12-01 Victor Co Of Japan Ltd Writing system to memory circuit
DE3345142C1 (en) * 1983-12-14 1985-02-14 Telefunken Fernseh Und Rundfunk Gmbh, 3000 Hannover Circuit for time compression or time expansion of a video signal
JPS60111556U (en) * 1983-12-29 1985-07-29 パイオニア株式会社 information reproducing device
US4675749A (en) * 1984-03-16 1987-06-23 Pioneer Electronic Corporation Disc player system with digital information demodulation operation
JPH0673225B2 (en) * 1984-11-06 1994-09-14 株式会社日立製作所 Time axis correction device in digital information reproducing device
JPH0632164B2 (en) * 1985-02-11 1994-04-27 アムペックス コーポレーシヨン Memory control circuit
US4860246A (en) * 1985-08-07 1989-08-22 Seiko Epson Corporation Emulation device for driving a LCD with a CRT display
JPH084340B2 (en) * 1985-08-07 1996-01-17 セイコーエプソン株式会社 Interface device
US5179692A (en) * 1985-08-07 1993-01-12 Seiko Epson Corporation Emulation device for driving a LCD with signals formatted for a CRT display
NL191249C (en) * 1985-09-12 1995-04-03 Pioneer Electronic Corp System for displaying digital information recorded on a record plate.
GB2199469A (en) * 1986-12-23 1988-07-06 Philips Electronic Associated Clock signal generator
GB2203616B (en) * 1987-04-01 1991-10-02 Digital Equipment Int Improvements in or relating to data communication systems
GB2229067A (en) * 1989-02-02 1990-09-12 Motorola Canada Ltd Retiming buffer for connecting binary data channels
GB2231981A (en) * 1989-04-27 1990-11-28 Stc Plc Memory read/write arrangement
JPH0352471A (en) * 1989-07-20 1991-03-06 Matsushita Electric Ind Co Ltd Specific reproducing device for video
US5323272A (en) * 1992-07-01 1994-06-21 Ampex Systems Corporation Time delay control for serial digital video interface audio receiver buffer
EP0638900B1 (en) * 1993-08-14 2001-01-31 Kabushiki Kaisha Toshiba Disc data reproducing apparatus and signal processing circuit

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3836891A (en) * 1973-07-05 1974-09-17 Bendix Corp Tape reader system with buffer memory
US4054921A (en) * 1975-05-19 1977-10-18 Sony Corporation Automatic time-base error correction system
JPS6052499B2 (en) * 1976-02-24 1985-11-19 ソニー株式会社 memory device
DE2639895C2 (en) * 1976-09-04 1983-06-16 Nixdorf Computer Ag, 4790 Paderborn Method for the transmission of information signals from an information memory in a data channel in data processing systems and device for carrying out the method
FR2383563A1 (en) * 1977-03-11 1978-10-06 Sony Corp Audio frequency signal recording on video - is performed as pulses using memory to modify repetition rate and has converter to provide serial data from parallel input

Also Published As

Publication number Publication date
JPS5766515A (en) 1982-04-22
GB2088103B (en) 1985-07-31
GB2088103A (en) 1982-06-03
DE3140683A1 (en) 1982-05-27
DE3140683C2 (en) 1984-07-26
FR2492149B1 (en) 1984-12-14
FR2492149A1 (en) 1982-04-16

Similar Documents

Publication Publication Date Title
JPS628858B2 (en)
US4703369A (en) Video format signal recording and reproducing method
JPH033165A (en) Optical disk reproducing device
EP0971352B1 (en) Disk reproducing apparatus
KR950020651A (en) Disc player and its playback data processing method
JPS6133417B2 (en)
US4604658A (en) Memory control circuit for removing jitter
JPS63227184A (en) Video format signal processing system
JPS6039694A (en) Processor for discontinuous voice signal
US4467370A (en) PCM Recorder with pause controlled signal rearranging
JP2001291326A (en) Optical disk reproducing device and semiconductor integrated circuit used for the same
WO1997049084A1 (en) Synchronous controller
JP3325277B2 (en) Audio coding device
KR860002814A (en) Time Base Correction Device
JP3025000B2 (en) Digital data playback device
JP3582528B2 (en) Disc reproducing apparatus and disc reproducing method
JP3066282B2 (en) Memory write control circuit
JP4051378B2 (en) Disk reproducing apparatus and integrated circuit thereof
KR970006826B1 (en) Output buffer apparatus for digital data reproducing system
JPH06275019A (en) Output rate conversion function incorporated disk reproducing device and its integrated circuit
JP3158561B2 (en) Data processing device
JP3582440B2 (en) Disc reproducing method, disc reproducing apparatus and integrated circuit
JPS6362825B2 (en)
JP3232563B2 (en) Video playback device
JPH0158576B2 (en)