JPS6288030A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS6288030A JPS6288030A JP60229245A JP22924585A JPS6288030A JP S6288030 A JPS6288030 A JP S6288030A JP 60229245 A JP60229245 A JP 60229245A JP 22924585 A JP22924585 A JP 22924585A JP S6288030 A JPS6288030 A JP S6288030A
- Authority
- JP
- Japan
- Prior art keywords
- register
- circuit
- state
- control
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関し、特に所要時間の異なる複数の
演算を待ち時間なく実行可能ならしめる論理回路に関す
る。
演算を待ち時間なく実行可能ならしめる論理回路に関す
る。
従来の論理回路は第３図に示したように、データと演算
結果などを格納するレジスタ２１及びこのレジスタの内
容を信号線２０１ ’ｅ介して入力し、制御信号を制御
回路２５から信号１１ｉ１２０３を介して入力すること
によって演算処理を行なう演算回路２２を有する演算部
２０と、状態レジスタ２４並びに前記レジスタ２１の内
容、状態レジスタ２４の内容及び複数のクロックを入力
して前記レジスタ２１、状態レジスタ２４及び演算回路
２２に制御信号を供給する制御回路２５を有する制御部
２３とを含み、前記状態レジスタ２４に対しては、制御
状態の遷移に際して同期する信号として、複数のクロッ
クから一つ（第３図では２１４）を固定的に供給するよ
うに構成されてい友。第４図は第３図に示した従来の論
理回路の動作を示すタイムチヤードである。ＯＬＩ〜Ｃ
Ｌ４は１単位時間ずつ位相の異なるクロックであり、（
ａ）は所要時間の異なる幾つかの演算を実行させた場合
の実行タイミングを示し、（ロ）は状態レジスタ２４の
状態を示している。
結果などを格納するレジスタ２１及びこのレジスタの内
容を信号線２０１ ’ｅ介して入力し、制御信号を制御
回路２５から信号１１ｉ１２０３を介して入力すること
によって演算処理を行なう演算回路２２を有する演算部
２０と、状態レジスタ２４並びに前記レジスタ２１の内
容、状態レジスタ２４の内容及び複数のクロックを入力
して前記レジスタ２１、状態レジスタ２４及び演算回路
２２に制御信号を供給する制御回路２５を有する制御部
２３とを含み、前記状態レジスタ２４に対しては、制御
状態の遷移に際して同期する信号として、複数のクロッ
クから一つ（第３図では２１４）を固定的に供給するよ
うに構成されてい友。第４図は第３図に示した従来の論
理回路の動作を示すタイムチヤードである。ＯＬＩ〜Ｃ
Ｌ４は１単位時間ずつ位相の異なるクロックであり、（
ａ）は所要時間の異なる幾つかの演算を実行させた場合
の実行タイミングを示し、（ロ）は状態レジスタ２４の
状態を示している。
（ａｌに示した演算の意味を以下に例示する。
（１）ＣＩＲ＝ＢＢＵＳ ： ＢＢＵＳのデータｔ−Ｃ
ＩＲＫ格納する。
ＩＲＫ格納する。
（２）Ｘ＝ＯＰ１（ＢＢＵＳ、ＣＩＲ）： ＢＢＵＳの
データ及びＣＩＲのデータにＯＰＩで指定される演算を
施し、結果ｔ−Ｘに格納する。
データ及びＣＩＲのデータにＯＰＩで指定される演算を
施し、結果ｔ−Ｘに格納する。
（３） Ｙ＝ＯＰ２（ＢＢＵＳ、Ｘ、ＣＩＲ） ：
ＢＢＵＳのデータ、Ｘのデータ及びＣＩＲのデータにＯ
Ｆ２で指定される演算を施し、結果ｉＹに格納する。
ＢＢＵＳのデータ、Ｘのデータ及びＣＩＲのデータにＯ
Ｆ２で指定される演算を施し、結果ｉＹに格納する。
ｔａｌに示し比演算の所要時間は
ＣＩＲ＝ＢＢＵ８ ： ２単位時間０１’
ｌ ：４単位時間ＵＰ２．ＯＰ３
．ＯＰ５ ： ３単位時間ＵＰ４
： ５単位時間である。
ｌ ：４単位時間ＵＰ２．ＯＰ３
．ＯＰ５ ： ３単位時間ＵＰ４
： ５単位時間である。
第４図に示したように、従来の論理回路においてもバス
ＢＢＵＳの関与しない演算についてはＯＦ２゜ＯＦ２
のように所要時間が４単位時間よシ短いあるいは長い
場合もそれぞれ状態がＰ３のときのＣＬｌ、状態がＰＯ
のときのＣＬ３で演算結果をラッチすることによって実
行可能だが、バスＢＢＵＳの関与する演算は、所要時間
が４単位時間未満であるものが含まれており、他の演算
との間にデータの依存関係がないにもかかわらず、クロ
ックＣＬ４に同期して実行せざるを得ない。これはバス
の関与する演算はデータバスが変化するためＫどの演算
を実行中であるかを示す信号を必要とするが、特定の演
算を実行中であることを示す信号は状態レジスタの内容
とレジスタ２１の内容以外から生成することは困難であ
り、他方状態レジスタ２４の内容はの）に示したように
常にクロックＣＬ４ に同期して変化しているからに
他ならない。
ＢＢＵＳの関与しない演算についてはＯＦ２゜ＯＦ２
のように所要時間が４単位時間よシ短いあるいは長い
場合もそれぞれ状態がＰ３のときのＣＬｌ、状態がＰＯ
のときのＣＬ３で演算結果をラッチすることによって実
行可能だが、バスＢＢＵＳの関与する演算は、所要時間
が４単位時間未満であるものが含まれており、他の演算
との間にデータの依存関係がないにもかかわらず、クロ
ックＣＬ４に同期して実行せざるを得ない。これはバス
の関与する演算はデータバスが変化するためＫどの演算
を実行中であるかを示す信号を必要とするが、特定の演
算を実行中であることを示す信号は状態レジスタの内容
とレジスタ２１の内容以外から生成することは困難であ
り、他方状態レジスタ２４の内容はの）に示したように
常にクロックＣＬ４ に同期して変化しているからに
他ならない。
本発明はこのような従来技術の欠点を除去せしめてレジ
スタ及び演算回路を有する演算部とこれらによる演算処
理を制御する制御部とを有する論理回路において所要時
間の異なる複数の演算を待ち時間なく実行可能ならしめ
るｔめに必要な手段を提供することにある。
スタ及び演算回路を有する演算部とこれらによる演算処
理を制御する制御部とを有する論理回路において所要時
間の異なる複数の演算を待ち時間なく実行可能ならしめ
るｔめに必要な手段を提供することにある。
本発明によればデータと演算結果などを格納するレジス
タ及びこのレジスタの内容に関する演算処理を行なう演
算回路を有する演算部と、状態レジスタ並びに該状態レ
ジスタの内容、前記レジスタの内容及び複数のクロック
を入力して前記レジスタ、前記状態レジスタ及び演算回
路に制御信号を供給する制御回路を有する制御部とを含
み、前記制御回路が、前記レジスタの内容及び前記状態
レジスタの内容に従って、前記状態レジスタに対し、制
御状態の遷移に際して同期する信号として、複数のクロ
ックから一つを動的に選択して供給するように構成した
ことを特徴とする論理回路が得られる。
タ及びこのレジスタの内容に関する演算処理を行なう演
算回路を有する演算部と、状態レジスタ並びに該状態レ
ジスタの内容、前記レジスタの内容及び複数のクロック
を入力して前記レジスタ、前記状態レジスタ及び演算回
路に制御信号を供給する制御回路を有する制御部とを含
み、前記制御回路が、前記レジスタの内容及び前記状態
レジスタの内容に従って、前記状態レジスタに対し、制
御状態の遷移に際して同期する信号として、複数のクロ
ックから一つを動的に選択して供給するように構成した
ことを特徴とする論理回路が得られる。
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図は本発明の一実施例を示すブロック図である。第
１図に示し九本発明の一実施例は、データと演算結果な
どを格納するレジスタ１１及びこのレジスタの内容を信
号線１０１ヲ介して入力し、制御信号を制御回路１５か
ら信号線１０３を介して入力することによって演算処理
を行なう演算回路１２ｔ−有する演算部１０と、状態レ
ジスタ１４並びに前記レジスタ１１の内容、状態レジス
タ１４の内容及び複数のクロックを入力して前記レジス
タ１１、状態レジスタ１４及び演算回路１２に制御信号
を供給する制御回路１５ｔ−有する制御部１３とを含み
、前記状態レジスタ１４に対しては、制御状態の遷移に
際して同期する信号として、複数のクロックから一つを
動的に選択して供給するよう構成される論理回路である
。レジスタ１１はデータと演算結果などを格納する複数
のレジスタからなるレジスタアレイで、制御回路１５か
ら信号線１０２ヲ介してレジスタアレイを構成する個々
のレジスタに対する同期信号を受は取シ、信号線１０５
ヲ介して演算回路１２の出力を受は取ってこれを格納し
、演算回路１２に信号線１０１ヲ介してその出力を供給
し、更に制御回路１５に信号線１０６全介してその出力
を供給するよう構成されている。
１図に示し九本発明の一実施例は、データと演算結果な
どを格納するレジスタ１１及びこのレジスタの内容を信
号線１０１ヲ介して入力し、制御信号を制御回路１５か
ら信号線１０３を介して入力することによって演算処理
を行なう演算回路１２ｔ−有する演算部１０と、状態レ
ジスタ１４並びに前記レジスタ１１の内容、状態レジス
タ１４の内容及び複数のクロックを入力して前記レジス
タ１１、状態レジスタ１４及び演算回路１２に制御信号
を供給する制御回路１５ｔ−有する制御部１３とを含み
、前記状態レジスタ１４に対しては、制御状態の遷移に
際して同期する信号として、複数のクロックから一つを
動的に選択して供給するよう構成される論理回路である
。レジスタ１１はデータと演算結果などを格納する複数
のレジスタからなるレジスタアレイで、制御回路１５か
ら信号線１０２ヲ介してレジスタアレイを構成する個々
のレジスタに対する同期信号を受は取シ、信号線１０５
ヲ介して演算回路１２の出力を受は取ってこれを格納し
、演算回路１２に信号線１０１ヲ介してその出力を供給
し、更に制御回路１５に信号線１０６全介してその出力
を供給するよう構成されている。
演算回路１２は複数の組み合わせ論理回路からなる組み
合わせ論理回路プレイでレジスタ１１から信号線１０１
ｆｆｉ介してその出力全党は取シ、ま九制御回路１５
から信号線１０３ｔ−介して組み合わせ論理回路アレイ
を構成する個々の組み合わせ論理回路が行なう演算の内
容を定める信号を受は取って演算処理全実行し、この結
果を信号線１０５を介してレジスタ１１に出力するよう
構成されている。
合わせ論理回路プレイでレジスタ１１から信号線１０１
ｆｆｉ介してその出力全党は取シ、ま九制御回路１５
から信号線１０３ｔ−介して組み合わせ論理回路アレイ
を構成する個々の組み合わせ論理回路が行なう演算の内
容を定める信号を受は取って演算処理全実行し、この結
果を信号線１０５を介してレジスタ１１に出力するよう
構成されている。
状態レジスタ１４は制御回路１５から信号線１０４を介
して制御状態の遷移先金定める信号及び信号線１０７全
介して制御状態の遷移を同期させるクロック信号を受は
取って定められ九制御状態の遷移を行ない、この結果を
制御回路１５に供給するよう構成されている。制御回路
１５は状態レジスタ１４から入力した制御状態とレジス
タ１工から信号線１０６を介して入力した演算結果など
とから、信号線１１１−１１４で入力したクロックＣＬ
Ｉ〜４によって、レジスタ１１へ信号線１０２ヲ介して
個々の組み合わせ論理回路に対する演算の内容を定める
信号、状態レジスタ１４に信号線１０４ｆｔ介して制御
状態の遷移先を指定する信号及び状態レジスタ１４に信
号線１０７を介して制御状態の遷移を同期させるクロッ
クをそれぞれ供給するよう構成されている。
して制御状態の遷移先金定める信号及び信号線１０７全
介して制御状態の遷移を同期させるクロック信号を受は
取って定められ九制御状態の遷移を行ない、この結果を
制御回路１５に供給するよう構成されている。制御回路
１５は状態レジスタ１４から入力した制御状態とレジス
タ１工から信号線１０６を介して入力した演算結果など
とから、信号線１１１−１１４で入力したクロックＣＬ
Ｉ〜４によって、レジスタ１１へ信号線１０２ヲ介して
個々の組み合わせ論理回路に対する演算の内容を定める
信号、状態レジスタ１４に信号線１０４ｆｔ介して制御
状態の遷移先を指定する信号及び状態レジスタ１４に信
号線１０７を介して制御状態の遷移を同期させるクロッ
クをそれぞれ供給するよう構成されている。
第２図は本発明の一実施例の動作を示すタイムチャート
である。ＣＬＩ〜ＣＬ４は１単位時間ずつ位相の異なる
りａツクであり、（ａ）は所要時間の異なる幾つかの演
算を実行させた場合の実行タイミングを示し、（ｂ）は
状態レジスタ１４の状態を示している。
である。ＣＬＩ〜ＣＬ４は１単位時間ずつ位相の異なる
りａツクであり、（ａ）は所要時間の異なる幾つかの演
算を実行させた場合の実行タイミングを示し、（ｂ）は
状態レジスタ１４の状態を示している。
ｆａｔに示した演算の意味を以下に例示する。
（１）ＣＩ凡＝ＢＢＵＳ ： ＢＢＵ、ＳのデータをＣ
ＩＲに格納する。
ＩＲに格納する。
（２） Ｘ ＝ ＵＰＩ （ＢＢＵＳ 、 ＣＩＲ）
： ＢＢＵＳのデータ及びＣＩＨのデータにＵＰＩ
で指定される演算を施し、結果ｔ−Ｘに格納する。
： ＢＢＵＳのデータ及びＣＩＨのデータにＵＰＩ
で指定される演算を施し、結果ｔ−Ｘに格納する。
（３） Ｙ ＝ ＯＦ２ （ＢＢＵＳ、Ｘ、ＣＩＲ）
： ＢＢＵ８のデータ、Ｘのデータ及びＣＩＲのデー
タにＯＦ２で指定される演算を施し、結果ｉＹに格納す
る。
： ＢＢＵ８のデータ、Ｘのデータ及びＣＩＲのデー
タにＯＦ２で指定される演算を施し、結果ｉＹに格納す
る。
（ａｌに示した演算の所要時間はＩ
ＣＩ凡＝ＢＢＵＳ ：２単位時間ＯＰＩ
： ４単位時間ＯＰ２．ＯＰ３．ＯＰ
５ ： ３単位時間ＯＰ４
： ５単位時間である。
： ４単位時間ＯＰ２．ＯＰ３．ＯＰ
５ ： ３単位時間ＯＰ４
： ５単位時間である。
第２図において最初にＣＩＲ−ＢＢＵＳの演算が実行さ
れる。ここで状態レジスタ１４の内容は（ｂ）に示した
ようにＰＯであり、この演算は２単位時間で終了する。
れる。ここで状態レジスタ１４の内容は（ｂ）に示した
ようにＰＯであり、この演算は２単位時間で終了する。
このとき制御回路１５は状態レジスタ１４の内容とレジ
スタ１１の内容とからその出力の信号線１０７に、クロ
ックＣＬ４から２単位時間離れ几クロックであるＣＬ２
ｋ選択して状態レジスタ１４に供給する。これによ
シ前記の演算に必要な最小の単位時間経過後に状態レジ
スタ１４の制御状態をＰＯからＰｌに遷移させることが
できる。同様に状態Ｐ１でＸ＝ＯＰ１（ＢＢＵＳ、ＣＩ
Ｒ）の演算を実行させたときもＣＬ２ 、状態Ｐ２でＹ
＝ＯＰ２ （ＢＢＵＳ、Ｘ、ＣＩＲ）の演算全実行させ
友ときはＣＬＩ、状態Ｐ３でＺ＝ＯＰ３ （ＢＢＵ８
、 Ｙ 。
スタ１１の内容とからその出力の信号線１０７に、クロ
ックＣＬ４から２単位時間離れ几クロックであるＣＬ２
ｋ選択して状態レジスタ１４に供給する。これによ
シ前記の演算に必要な最小の単位時間経過後に状態レジ
スタ１４の制御状態をＰＯからＰｌに遷移させることが
できる。同様に状態Ｐ１でＸ＝ＯＰ１（ＢＢＵＳ、ＣＩ
Ｒ）の演算を実行させたときもＣＬ２ 、状態Ｐ２でＹ
＝ＯＰ２ （ＢＢＵＳ、Ｘ、ＣＩＲ）の演算全実行させ
友ときはＣＬＩ、状態Ｐ３でＺ＝ＯＰ３ （ＢＢＵ８
、 Ｙ 。
ＣＩＲ）の演算を実行させたときはＣＬ４に同期させて
状態レジスタ１４０制御状態全遷移させる。
状態レジスタ１４０制御状態全遷移させる。
このように本発明は制御回路１５が信号線１０７ヲ介し
て状態レジスタ１４に供給する制御状態の遷移を同期さ
せるクロック信号を状態レジスタ１４の内容及びレジス
タ１１の内容に従うて、クロックＣＬＩ〜ＣＬ４の一つ
を動的に選択して供給するように構成している。
て状態レジスタ１４に供給する制御状態の遷移を同期さ
せるクロック信号を状態レジスタ１４の内容及びレジス
タ１１の内容に従うて、クロックＣＬＩ〜ＣＬ４の一つ
を動的に選択して供給するように構成している。
これによってバスの関与する演算はデータバスが変化す
るためＫどの演算を実行中であるかを示゛す信号を必要
とし、他方特定の演算を実行中であることを示す信号は
状態レジスタ１４の内容と前記レジスタ１１の内容とか
ら生成するにもかかわらず、制御状態の遷移が異なる適
尚な時間間隔で行なわれるｔめに所要時間の異なる複数
の演算を待ち時間なく実行させることが可能となる。
るためＫどの演算を実行中であるかを示゛す信号を必要
とし、他方特定の演算を実行中であることを示す信号は
状態レジスタ１４の内容と前記レジスタ１１の内容とか
ら生成するにもかかわらず、制御状態の遷移が異なる適
尚な時間間隔で行なわれるｔめに所要時間の異なる複数
の演算を待ち時間なく実行させることが可能となる。
以上述べたように本発明はレジスタ及び演算回路を有す
る演算部とこれらによる演算処理を制御する制御部とを
有する論理回路において、制御部の状態レジスタに対し
、制御状態の遷移に際して同期する信号として、複数の
クロックから一つを動的に選択して供給するように構成
することによって所要時間の異なる複数の演算を待ち時
間なく実行可能ならしめ、高速な処理が実現できるとい
う効果がある。
る演算部とこれらによる演算処理を制御する制御部とを
有する論理回路において、制御部の状態レジスタに対し
、制御状態の遷移に際して同期する信号として、複数の
クロックから一つを動的に選択して供給するように構成
することによって所要時間の異なる複数の演算を待ち時
間なく実行可能ならしめ、高速な処理が実現できるとい
う効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例の動作を示すタイムチャート、第３図
は従来の論理回路を示すブロック図、第４図は従来の論
理回路の動作を示すタイムチャートである。１０・・・
・・・演算部、１１・・・・・・レジスタ、１２・・・
・・・演算回路、１３・・・・・・制御部、１４・・・
・・・状態レジスタ、１５・・・・・・制御回路、１０
１〜１０７・・・・・・信号線、１１１〜１１４・・・
・・・信号線。 代理人 弁理士 内 原 晋 、ｗ＋ ？ＩＪ
ｒつ寸 ％Ｉ −１−１−１已 之ｕ
ＣＪ （Ｊ ｃｐ −Ｎｒつす ＪＪＪ （Ｊ（Ｊす０
本発明の一実施例の動作を示すタイムチャート、第３図
は従来の論理回路を示すブロック図、第４図は従来の論
理回路の動作を示すタイムチャートである。１０・・・
・・・演算部、１１・・・・・・レジスタ、１２・・・
・・・演算回路、１３・・・・・・制御部、１４・・・
・・・状態レジスタ、１５・・・・・・制御回路、１０
１〜１０７・・・・・・信号線、１１１〜１１４・・・
・・・信号線。 代理人 弁理士 内 原 晋 、ｗ＋ ？ＩＪ
ｒつ寸 ％Ｉ −１−１−１已 之ｕ
ＣＪ （Ｊ ｃｐ −Ｎｒつす ＪＪＪ （Ｊ（Ｊす０
Claims (1)
- データと演算結果などを格納するレジスタ及びこのレジ
スタの内容に関する演算処理を行なう演算回路を有する
演算部と、状態レジスタ並びに該状態レジスタの内容、
前記レジスタの内容及び複数のクロックを入力して前記
レジスタ、前記状態レジスタ及び演算回路に制御信号を
供給する制御回路を有する制御部とを含み、前記制御回
路が、前記レジスタの内容及び前記状態レジスタの内容
に従って、前記状態レジスタに対し、制御状態の遷移に
際して同期する信号として、複数のクロックから一つを
動的に選択して供給するように構成したことを特徴とす
る論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60229245A JPS6288030A (ja) | 1985-10-14 | 1985-10-14 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60229245A JPS6288030A (ja) | 1985-10-14 | 1985-10-14 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6288030A true JPS6288030A (ja) | 1987-04-22 |
Family
ID=16889089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60229245A Pending JPS6288030A (ja) | 1985-10-14 | 1985-10-14 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6288030A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196738U (ja) * | 1987-06-09 | 1988-12-19 |
-
1985
- 1985-10-14 JP JP60229245A patent/JPS6288030A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196738U (ja) * | 1987-06-09 | 1988-12-19 | ||
| JPH0520600Y2 (ja) * | 1987-06-09 | 1993-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2688166B2 (ja) | 有限状態機械において非同期事象を管理する装置及び方法 | |
| US5268656A (en) | Programmable clock skew adjustment circuit | |
| US4851995A (en) | Programmable variable-cycle clock circuit for skew-tolerant array processor architecture | |
| JPS6029402B2 (ja) | クロツク制御信号発生装置 | |
| JPS6288030A (ja) | 論理回路 | |
| US5752061A (en) | Arrangement of data processing system having plural arithmetic logic circuits | |
| JP2924736B2 (ja) | パイプライン演算装置 | |
| JPS5640949A (en) | Parallel arithmetic processor | |
| JP3429790B2 (ja) | 共通バスの時分割制御装置 | |
| JPH04100429A (ja) | 時分割多重化装置 | |
| JPS648369B2 (ja) | ||
| JPH01217278A (ja) | 集積回路 | |
| JPH01190025A (ja) | 半導体集積回路における出力制御回路 | |
| JPH04123610A (ja) | タイミングパルス発生回路 | |
| JPS62191910A (ja) | クロツク制御方式 | |
| JPH09145802A (ja) | パターン発生回路 | |
| JP2541697B2 (ja) | パイプライン演算装置 | |
| JPH0473165B2 (ja) | ||
| JPH05101198A (ja) | マイクロコンピユータ | |
| JPS58169609A (ja) | クロツク同期制御方式 | |
| JPH06342415A (ja) | バス間接続装置 | |
| JPS60140455A (ja) | 複数の処理ブロツクの制御装置 | |
| JPH0473166B2 (ja) | ||
| JPH0573297A (ja) | マイクロコンピユータ | |
| JPS59103143A (ja) | 多重化演算方式 |