JPS6288030A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS6288030A JPS6288030A JP60229245A JP22924585A JPS6288030A JP S6288030 A JPS6288030 A JP S6288030A JP 60229245 A JP60229245 A JP 60229245A JP 22924585 A JP22924585 A JP 22924585A JP S6288030 A JPS6288030 A JP S6288030A
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- JP
- Japan
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- register
- circuit
- state
- control
- signal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関し、特に所要時間の異なる複数の
演算を待ち時間なく実行可能ならしめる論理回路に関す
る。
演算を待ち時間なく実行可能ならしめる論理回路に関す
る。
従来の論理回路は第3図に示したように、データと演算
結果などを格納するレジスタ21及びこのレジスタの内
容を信号線201 ’e介して入力し、制御信号を制御
回路25から信号11i1203を介して入力すること
によって演算処理を行なう演算回路22を有する演算部
20と、状態レジスタ24並びに前記レジスタ21の内
容、状態レジスタ24の内容及び複数のクロックを入力
して前記レジスタ21、状態レジスタ24及び演算回路
22に制御信号を供給する制御回路25を有する制御部
23とを含み、前記状態レジスタ24に対しては、制御
状態の遷移に際して同期する信号として、複数のクロッ
クから一つ(第3図では214)を固定的に供給するよ
うに構成されてい友。第4図は第3図に示した従来の論
理回路の動作を示すタイムチヤードである。OLI〜C
L4は1単位時間ずつ位相の異なるクロックであり、(
a)は所要時間の異なる幾つかの演算を実行させた場合
の実行タイミングを示し、(ロ)は状態レジスタ24の
状態を示している。
結果などを格納するレジスタ21及びこのレジスタの内
容を信号線201 ’e介して入力し、制御信号を制御
回路25から信号11i1203を介して入力すること
によって演算処理を行なう演算回路22を有する演算部
20と、状態レジスタ24並びに前記レジスタ21の内
容、状態レジスタ24の内容及び複数のクロックを入力
して前記レジスタ21、状態レジスタ24及び演算回路
22に制御信号を供給する制御回路25を有する制御部
23とを含み、前記状態レジスタ24に対しては、制御
状態の遷移に際して同期する信号として、複数のクロッ
クから一つ(第3図では214)を固定的に供給するよ
うに構成されてい友。第4図は第3図に示した従来の論
理回路の動作を示すタイムチヤードである。OLI〜C
L4は1単位時間ずつ位相の異なるクロックであり、(
a)は所要時間の異なる幾つかの演算を実行させた場合
の実行タイミングを示し、(ロ)は状態レジスタ24の
状態を示している。
(alに示した演算の意味を以下に例示する。
(1)CIR=BBUS : BBUSのデータt−C
IRK格納する。
IRK格納する。
(2)X=OP1(BBUS、CIR): BBUSの
データ及びCIRのデータにOPIで指定される演算を
施し、結果t−Xに格納する。
データ及びCIRのデータにOPIで指定される演算を
施し、結果t−Xに格納する。
(3) Y=OP2(BBUS、X、CIR) :
BBUSのデータ、Xのデータ及びCIRのデータにO
F2で指定される演算を施し、結果iYに格納する。
BBUSのデータ、Xのデータ及びCIRのデータにO
F2で指定される演算を施し、結果iYに格納する。
talに示し比演算の所要時間は
CIR=BBU8 : 2単位時間01’
l :4単位時間UP2.OP3
.OP5 : 3単位時間UP4
: 5単位時間である。
l :4単位時間UP2.OP3
.OP5 : 3単位時間UP4
: 5単位時間である。
第4図に示したように、従来の論理回路においてもバス
BBUSの関与しない演算についてはOF2゜OF2
のように所要時間が4単位時間よシ短いあるいは長い
場合もそれぞれ状態がP3のときのCLl、状態がPO
のときのCL3で演算結果をラッチすることによって実
行可能だが、バスBBUSの関与する演算は、所要時間
が4単位時間未満であるものが含まれており、他の演算
との間にデータの依存関係がないにもかかわらず、クロ
ックCL4に同期して実行せざるを得ない。これはバス
の関与する演算はデータバスが変化するためKどの演算
を実行中であるかを示す信号を必要とするが、特定の演
算を実行中であることを示す信号は状態レジスタの内容
とレジスタ21の内容以外から生成することは困難であ
り、他方状態レジスタ24の内容はの)に示したように
常にクロックCL4 に同期して変化しているからに
他ならない。
BBUSの関与しない演算についてはOF2゜OF2
のように所要時間が4単位時間よシ短いあるいは長い
場合もそれぞれ状態がP3のときのCLl、状態がPO
のときのCL3で演算結果をラッチすることによって実
行可能だが、バスBBUSの関与する演算は、所要時間
が4単位時間未満であるものが含まれており、他の演算
との間にデータの依存関係がないにもかかわらず、クロ
ックCL4に同期して実行せざるを得ない。これはバス
の関与する演算はデータバスが変化するためKどの演算
を実行中であるかを示す信号を必要とするが、特定の演
算を実行中であることを示す信号は状態レジスタの内容
とレジスタ21の内容以外から生成することは困難であ
り、他方状態レジスタ24の内容はの)に示したように
常にクロックCL4 に同期して変化しているからに
他ならない。
本発明はこのような従来技術の欠点を除去せしめてレジ
スタ及び演算回路を有する演算部とこれらによる演算処
理を制御する制御部とを有する論理回路において所要時
間の異なる複数の演算を待ち時間なく実行可能ならしめ
るtめに必要な手段を提供することにある。
スタ及び演算回路を有する演算部とこれらによる演算処
理を制御する制御部とを有する論理回路において所要時
間の異なる複数の演算を待ち時間なく実行可能ならしめ
るtめに必要な手段を提供することにある。
本発明によればデータと演算結果などを格納するレジス
タ及びこのレジスタの内容に関する演算処理を行なう演
算回路を有する演算部と、状態レジスタ並びに該状態レ
ジスタの内容、前記レジスタの内容及び複数のクロック
を入力して前記レジスタ、前記状態レジスタ及び演算回
路に制御信号を供給する制御回路を有する制御部とを含
み、前記制御回路が、前記レジスタの内容及び前記状態
レジスタの内容に従って、前記状態レジスタに対し、制
御状態の遷移に際して同期する信号として、複数のクロ
ックから一つを動的に選択して供給するように構成した
ことを特徴とする論理回路が得られる。
タ及びこのレジスタの内容に関する演算処理を行なう演
算回路を有する演算部と、状態レジスタ並びに該状態レ
ジスタの内容、前記レジスタの内容及び複数のクロック
を入力して前記レジスタ、前記状態レジスタ及び演算回
路に制御信号を供給する制御回路を有する制御部とを含
み、前記制御回路が、前記レジスタの内容及び前記状態
レジスタの内容に従って、前記状態レジスタに対し、制
御状態の遷移に際して同期する信号として、複数のクロ
ックから一つを動的に選択して供給するように構成した
ことを特徴とする論理回路が得られる。
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第1図は本発明の一実施例を示すブロック図である。第
1図に示し九本発明の一実施例は、データと演算結果な
どを格納するレジスタ11及びこのレジスタの内容を信
号線101ヲ介して入力し、制御信号を制御回路15か
ら信号線103を介して入力することによって演算処理
を行なう演算回路12t−有する演算部10と、状態レ
ジスタ14並びに前記レジスタ11の内容、状態レジス
タ14の内容及び複数のクロックを入力して前記レジス
タ11、状態レジスタ14及び演算回路12に制御信号
を供給する制御回路15t−有する制御部13とを含み
、前記状態レジスタ14に対しては、制御状態の遷移に
際して同期する信号として、複数のクロックから一つを
動的に選択して供給するよう構成される論理回路である
。レジスタ11はデータと演算結果などを格納する複数
のレジスタからなるレジスタアレイで、制御回路15か
ら信号線102ヲ介してレジスタアレイを構成する個々
のレジスタに対する同期信号を受は取シ、信号線105
ヲ介して演算回路12の出力を受は取ってこれを格納し
、演算回路12に信号線101ヲ介してその出力を供給
し、更に制御回路15に信号線106全介してその出力
を供給するよう構成されている。
1図に示し九本発明の一実施例は、データと演算結果な
どを格納するレジスタ11及びこのレジスタの内容を信
号線101ヲ介して入力し、制御信号を制御回路15か
ら信号線103を介して入力することによって演算処理
を行なう演算回路12t−有する演算部10と、状態レ
ジスタ14並びに前記レジスタ11の内容、状態レジス
タ14の内容及び複数のクロックを入力して前記レジス
タ11、状態レジスタ14及び演算回路12に制御信号
を供給する制御回路15t−有する制御部13とを含み
、前記状態レジスタ14に対しては、制御状態の遷移に
際して同期する信号として、複数のクロックから一つを
動的に選択して供給するよう構成される論理回路である
。レジスタ11はデータと演算結果などを格納する複数
のレジスタからなるレジスタアレイで、制御回路15か
ら信号線102ヲ介してレジスタアレイを構成する個々
のレジスタに対する同期信号を受は取シ、信号線105
ヲ介して演算回路12の出力を受は取ってこれを格納し
、演算回路12に信号線101ヲ介してその出力を供給
し、更に制御回路15に信号線106全介してその出力
を供給するよう構成されている。
演算回路12は複数の組み合わせ論理回路からなる組み
合わせ論理回路プレイでレジスタ11から信号線101
ffi介してその出力全党は取シ、ま九制御回路15
から信号線103t−介して組み合わせ論理回路アレイ
を構成する個々の組み合わせ論理回路が行なう演算の内
容を定める信号を受は取って演算処理全実行し、この結
果を信号線105を介してレジスタ11に出力するよう
構成されている。
合わせ論理回路プレイでレジスタ11から信号線101
ffi介してその出力全党は取シ、ま九制御回路15
から信号線103t−介して組み合わせ論理回路アレイ
を構成する個々の組み合わせ論理回路が行なう演算の内
容を定める信号を受は取って演算処理全実行し、この結
果を信号線105を介してレジスタ11に出力するよう
構成されている。
状態レジスタ14は制御回路15から信号線104を介
して制御状態の遷移先金定める信号及び信号線107全
介して制御状態の遷移を同期させるクロック信号を受は
取って定められ九制御状態の遷移を行ない、この結果を
制御回路15に供給するよう構成されている。制御回路
15は状態レジスタ14から入力した制御状態とレジス
タ1工から信号線106を介して入力した演算結果など
とから、信号線111−114で入力したクロックCL
I〜4によって、レジスタ11へ信号線102ヲ介して
個々の組み合わせ論理回路に対する演算の内容を定める
信号、状態レジスタ14に信号線104ft介して制御
状態の遷移先を指定する信号及び状態レジスタ14に信
号線107を介して制御状態の遷移を同期させるクロッ
クをそれぞれ供給するよう構成されている。
して制御状態の遷移先金定める信号及び信号線107全
介して制御状態の遷移を同期させるクロック信号を受は
取って定められ九制御状態の遷移を行ない、この結果を
制御回路15に供給するよう構成されている。制御回路
15は状態レジスタ14から入力した制御状態とレジス
タ1工から信号線106を介して入力した演算結果など
とから、信号線111−114で入力したクロックCL
I〜4によって、レジスタ11へ信号線102ヲ介して
個々の組み合わせ論理回路に対する演算の内容を定める
信号、状態レジスタ14に信号線104ft介して制御
状態の遷移先を指定する信号及び状態レジスタ14に信
号線107を介して制御状態の遷移を同期させるクロッ
クをそれぞれ供給するよう構成されている。
第2図は本発明の一実施例の動作を示すタイムチャート
である。CLI〜CL4は1単位時間ずつ位相の異なる
りaツクであり、(a)は所要時間の異なる幾つかの演
算を実行させた場合の実行タイミングを示し、(b)は
状態レジスタ14の状態を示している。
である。CLI〜CL4は1単位時間ずつ位相の異なる
りaツクであり、(a)は所要時間の異なる幾つかの演
算を実行させた場合の実行タイミングを示し、(b)は
状態レジスタ14の状態を示している。
fatに示した演算の意味を以下に例示する。
(1)CI凡=BBUS : BBU、SのデータをC
IRに格納する。
IRに格納する。
(2) X = UPI (BBUS 、 CIR)
: BBUSのデータ及びCIHのデータにUPI
で指定される演算を施し、結果t−Xに格納する。
: BBUSのデータ及びCIHのデータにUPI
で指定される演算を施し、結果t−Xに格納する。
(3) Y = OF2 (BBUS、X、CIR)
: BBU8のデータ、Xのデータ及びCIRのデー
タにOF2で指定される演算を施し、結果iYに格納す
る。
: BBU8のデータ、Xのデータ及びCIRのデー
タにOF2で指定される演算を施し、結果iYに格納す
る。
(alに示した演算の所要時間はI
CI凡=BBUS :2単位時間OPI
: 4単位時間OP2.OP3.OP
5 : 3単位時間OP4
: 5単位時間である。
: 4単位時間OP2.OP3.OP
5 : 3単位時間OP4
: 5単位時間である。
第2図において最初にCIR−BBUSの演算が実行さ
れる。ここで状態レジスタ14の内容は(b)に示した
ようにPOであり、この演算は2単位時間で終了する。
れる。ここで状態レジスタ14の内容は(b)に示した
ようにPOであり、この演算は2単位時間で終了する。
このとき制御回路15は状態レジスタ14の内容とレジ
スタ11の内容とからその出力の信号線107に、クロ
ックCL4から2単位時間離れ几クロックであるCL2
k選択して状態レジスタ14に供給する。これによ
シ前記の演算に必要な最小の単位時間経過後に状態レジ
スタ14の制御状態をPOからPlに遷移させることが
できる。同様に状態P1でX=OP1(BBUS、CI
R)の演算を実行させたときもCL2 、状態P2でY
=OP2 (BBUS、X、CIR)の演算全実行させ
友ときはCLI、状態P3でZ=OP3 (BBU8
、 Y 。
スタ11の内容とからその出力の信号線107に、クロ
ックCL4から2単位時間離れ几クロックであるCL2
k選択して状態レジスタ14に供給する。これによ
シ前記の演算に必要な最小の単位時間経過後に状態レジ
スタ14の制御状態をPOからPlに遷移させることが
できる。同様に状態P1でX=OP1(BBUS、CI
R)の演算を実行させたときもCL2 、状態P2でY
=OP2 (BBUS、X、CIR)の演算全実行させ
友ときはCLI、状態P3でZ=OP3 (BBU8
、 Y 。
CIR)の演算を実行させたときはCL4に同期させて
状態レジスタ140制御状態全遷移させる。
状態レジスタ140制御状態全遷移させる。
このように本発明は制御回路15が信号線107ヲ介し
て状態レジスタ14に供給する制御状態の遷移を同期さ
せるクロック信号を状態レジスタ14の内容及びレジス
タ11の内容に従うて、クロックCLI〜CL4の一つ
を動的に選択して供給するように構成している。
て状態レジスタ14に供給する制御状態の遷移を同期さ
せるクロック信号を状態レジスタ14の内容及びレジス
タ11の内容に従うて、クロックCLI〜CL4の一つ
を動的に選択して供給するように構成している。
これによってバスの関与する演算はデータバスが変化す
るためKどの演算を実行中であるかを示゛す信号を必要
とし、他方特定の演算を実行中であることを示す信号は
状態レジスタ14の内容と前記レジスタ11の内容とか
ら生成するにもかかわらず、制御状態の遷移が異なる適
尚な時間間隔で行なわれるtめに所要時間の異なる複数
の演算を待ち時間なく実行させることが可能となる。
るためKどの演算を実行中であるかを示゛す信号を必要
とし、他方特定の演算を実行中であることを示す信号は
状態レジスタ14の内容と前記レジスタ11の内容とか
ら生成するにもかかわらず、制御状態の遷移が異なる適
尚な時間間隔で行なわれるtめに所要時間の異なる複数
の演算を待ち時間なく実行させることが可能となる。
以上述べたように本発明はレジスタ及び演算回路を有す
る演算部とこれらによる演算処理を制御する制御部とを
有する論理回路において、制御部の状態レジスタに対し
、制御状態の遷移に際して同期する信号として、複数の
クロックから一つを動的に選択して供給するように構成
することによって所要時間の異なる複数の演算を待ち時
間なく実行可能ならしめ、高速な処理が実現できるとい
う効果がある。
る演算部とこれらによる演算処理を制御する制御部とを
有する論理回路において、制御部の状態レジスタに対し
、制御状態の遷移に際して同期する信号として、複数の
クロックから一つを動的に選択して供給するように構成
することによって所要時間の異なる複数の演算を待ち時
間なく実行可能ならしめ、高速な処理が実現できるとい
う効果がある。
第1図は本発明の一実施例を示すブロック図、第2図は
本発明の一実施例の動作を示すタイムチャート、第3図
は従来の論理回路を示すブロック図、第4図は従来の論
理回路の動作を示すタイムチャートである。10・・・
・・・演算部、11・・・・・・レジスタ、12・・・
・・・演算回路、13・・・・・・制御部、14・・・
・・・状態レジスタ、15・・・・・・制御回路、10
1〜107・・・・・・信号線、111〜114・・・
・・・信号線。 代理人 弁理士 内 原 晋 、w+ ?IJ
rつ寸 %I −1−1−1已 之u
CJ (J cp −Nrつす JJJ (J(Jす0
本発明の一実施例の動作を示すタイムチャート、第3図
は従来の論理回路を示すブロック図、第4図は従来の論
理回路の動作を示すタイムチャートである。10・・・
・・・演算部、11・・・・・・レジスタ、12・・・
・・・演算回路、13・・・・・・制御部、14・・・
・・・状態レジスタ、15・・・・・・制御回路、10
1〜107・・・・・・信号線、111〜114・・・
・・・信号線。 代理人 弁理士 内 原 晋 、w+ ?IJ
rつ寸 %I −1−1−1已 之u
CJ (J cp −Nrつす JJJ (J(Jす0
Claims (1)
- データと演算結果などを格納するレジスタ及びこのレジ
スタの内容に関する演算処理を行なう演算回路を有する
演算部と、状態レジスタ並びに該状態レジスタの内容、
前記レジスタの内容及び複数のクロックを入力して前記
レジスタ、前記状態レジスタ及び演算回路に制御信号を
供給する制御回路を有する制御部とを含み、前記制御回
路が、前記レジスタの内容及び前記状態レジスタの内容
に従って、前記状態レジスタに対し、制御状態の遷移に
際して同期する信号として、複数のクロックから一つを
動的に選択して供給するように構成したことを特徴とす
る論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60229245A JPS6288030A (ja) | 1985-10-14 | 1985-10-14 | 論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60229245A JPS6288030A (ja) | 1985-10-14 | 1985-10-14 | 論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6288030A true JPS6288030A (ja) | 1987-04-22 |
Family
ID=16889089
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60229245A Pending JPS6288030A (ja) | 1985-10-14 | 1985-10-14 | 論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6288030A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63196738U (ja) * | 1987-06-09 | 1988-12-19 |
-
1985
- 1985-10-14 JP JP60229245A patent/JPS6288030A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63196738U (ja) * | 1987-06-09 | 1988-12-19 | ||
JPH0520600Y2 (ja) * | 1987-06-09 | 1993-05-27 |
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