JPS628542A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS628542A JPS628542A JP14702485A JP14702485A JPS628542A JP S628542 A JPS628542 A JP S628542A JP 14702485 A JP14702485 A JP 14702485A JP 14702485 A JP14702485 A JP 14702485A JP S628542 A JPS628542 A JP S628542A
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- film
- forming
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、半導体装置の製造方法に係り、特に配線層の
形成方法に関する。
形成方法に関する。
［技術的背景とその問題点］
半導体装置の高集積化が進むにつれ、１つの半導体チッ
プ上に極めて°多くの素子が形成されるようになり、配
線回路も複雑化し、必要配線数が多くなるため、微細化
への要求から、多層配線技術がますます重要なものとな
ってきている。
プ上に極めて°多くの素子が形成されるようになり、配
線回路も複雑化し、必要配線数が多くなるため、微細化
への要求から、多層配線技術がますます重要なものとな
ってきている。
多層配線法では、例えば、第１層目の配線層を形成した
侵、層間絶縁膜を形成し、この層間絶縁膜の所定の部位
にコンタクトホールを穿孔し、前記第１層目の配線層の
１部を露呈せしめた後、この上層に第２層目の配線層を
形成するという方法がとられているが、このような方法
では、コンタクトホールの側壁が急峻であると、このエ
ツジで第２層目の配線層に断線を生じ易い。そこで例え
ば第２層目の配線層の幅を第１層目のそれより幅広くす
る、あるいは段差部にテーパーをつける等の工夫がなさ
れている。しかしながら、コンタクトホールのアスペク
ト比が１以上であったりすると、これだけでは対処しき
れなくなってきている。
侵、層間絶縁膜を形成し、この層間絶縁膜の所定の部位
にコンタクトホールを穿孔し、前記第１層目の配線層の
１部を露呈せしめた後、この上層に第２層目の配線層を
形成するという方法がとられているが、このような方法
では、コンタクトホールの側壁が急峻であると、このエ
ツジで第２層目の配線層に断線を生じ易い。そこで例え
ば第２層目の配線層の幅を第１層目のそれより幅広くす
る、あるいは段差部にテーパーをつける等の工夫がなさ
れている。しかしながら、コンタクトホールのアスペク
ト比が１以上であったりすると、これだけでは対処しき
れなくなってきている。
そこで、このような問題点を解決するために、第１層目
の配線層（例えばアルミニウム層）と、基板（例えばシ
リコン）との間のコンタクトボールあるいは、上層配線
と下層配線（例えば第１層目の配線層と第２層目の配線
層）との間のスルーホール内に化学的気相成長法（ＣＶ
Ｄ法）によって選択的にタングステン等の高融点金属薄
膜を埋め込み、段差を緩和する方法、あるいはこのよう
なコンタクトホール、スルーホールへの配線層の形成を
バイアススパッタ法により、段差部をエツチングしなが
ら行なう方法等が提案されている。
の配線層（例えばアルミニウム層）と、基板（例えばシ
リコン）との間のコンタクトボールあるいは、上層配線
と下層配線（例えば第１層目の配線層と第２層目の配線
層）との間のスルーホール内に化学的気相成長法（ＣＶ
Ｄ法）によって選択的にタングステン等の高融点金属薄
膜を埋め込み、段差を緩和する方法、あるいはこのよう
なコンタクトホール、スルーホールへの配線層の形成を
バイアススパッタ法により、段差部をエツチングしなが
ら行なう方法等が提案されている。
前者のコンタクトホールあるいはスルーホールに高融産
金ｉ薄膜を成長させる選択的気相成長法では反応は、例
えば次のようにして進む。
金ｉ薄膜を成長させる選択的気相成長法では反応は、例
えば次のようにして進む。
ＷＦ （Ｑ） ＋８２ （Ｑ） ＋ｓ ｉ （Ｓ
（基板））→Ｗ （Ｓ）＋ｓ ｉ Ｆ４ （’Ｊ）＋
２８Ｆ （ｇ）この反応は酸化還元反応であり、まず、
基板のシリコン（Ｓ ＋ ’）と六弗化タングステン（
ＷＦ６）が反応して基板表面にタングステン（Ｗ）が成
長し、さらにそれが核となって、水素で還元されたタン
グステン（Ｗ）がそこに成長していく・・・というふう
に進行していく。従って、二酸化シリコン膜（Ｓｉｎ２
）等の絶縁膜に形成されたスルーホールあるいはコンタ
クトホール内に露呈するシリコン基板の表面あるいは金
属表面にはタングステン膜が成長し、絶縁膜上には成長
しない。
（基板））→Ｗ （Ｓ）＋ｓ ｉ Ｆ４ （’Ｊ）＋
２８Ｆ （ｇ）この反応は酸化還元反応であり、まず、
基板のシリコン（Ｓ ＋ ’）と六弗化タングステン（
ＷＦ６）が反応して基板表面にタングステン（Ｗ）が成
長し、さらにそれが核となって、水素で還元されたタン
グステン（Ｗ）がそこに成長していく・・・というふう
に進行していく。従って、二酸化シリコン膜（Ｓｉｎ２
）等の絶縁膜に形成されたスルーホールあるいはコンタ
クトホール内に露呈するシリコン基板の表面あるいは金
属表面にはタングステン膜が成長し、絶縁膜上には成長
しない。
しかし、この方法も選択性が良いのはせいぜい膜厚２０
０ＯＡまでであって、それ以上埋め込もうとすると、絶
縁膜上にもタングステンが成長し選択性が悪くなる上、
更に膜堆積速度が非常に遅く、１μｍの膜を成膜するの
に数時間を要する等の問題もあった。
０ＯＡまでであって、それ以上埋め込もうとすると、絶
縁膜上にもタングステンが成長し選択性が悪くなる上、
更に膜堆積速度が非常に遅く、１μｍの膜を成膜するの
に数時間を要する等の問題もあった。
また、後者のバイアススパッタ法とは、ターゲット側だ
けでなく基板側にもプラズマ電位に対して負の電圧を印
加し、ターゲットと同時に基板をもガスイオンでスパッ
タし、基板上では膜の堆積とエツチングとを同時に行な
うもので、条件を選ぶことにより、第２図（ａ）に示す
如くスルーホールあるいはコンタクトホールの側壁の急
峻な段差を緩和することができ、更にこの後、通常のス
パッタ法に切り換え、第２図（ｂ）に示す如く配線層を
形成することができる。
けでなく基板側にもプラズマ電位に対して負の電圧を印
加し、ターゲットと同時に基板をもガスイオンでスパッ
タし、基板上では膜の堆積とエツチングとを同時に行な
うもので、条件を選ぶことにより、第２図（ａ）に示す
如くスルーホールあるいはコンタクトホールの側壁の急
峻な段差を緩和することができ、更にこの後、通常のス
パッタ法に切り換え、第２図（ｂ）に示す如く配線層を
形成することができる。
しかしながら、コンタクトホールでは基板シリコンもエ
ツチングされ第２図（Ｃ）に示す如く接合破壊が生じる
等の問題があった。
ツチングされ第２図（Ｃ）に示す如く接合破壊が生じる
等の問題があった。
［発明の目的］
本発明は、前記実情に鑑みてなされたもので、信頼性の
高い配線層を形成することを目的とする。
高い配線層を形成することを目的とする。
［発明の概要］
そこで本発明では、基板表面の配線層を形成すべき領域
に選択的に第１の導電体層を気相成長させ、その後バイ
アススパッタ法により表面の絶縁層をエツチングしつつ
第２の導電体層を形成することにより、コンタクトホー
ルあるいはスルーホールの側壁のエツジを除去して段差
を緩和させながら第２の導電体層を形成するようにして
いる。
に選択的に第１の導電体層を気相成長させ、その後バイ
アススパッタ法により表面の絶縁層をエツチングしつつ
第２の導電体層を形成することにより、コンタクトホー
ルあるいはスルーホールの側壁のエツジを除去して段差
を緩和させながら第２の導電体層を形成するようにして
いる。
この後、第３の導電体層を形成し所望の形状の配線パタ
ーンを形成する。
ーンを形成する。
第３の導電体層の形成は、第２の導電体層の形成後、バ
イアスを印加するのを止め、通常のスパッタ法により、
第２の導電体層と同一の物質を堆積することにより行な
うのが、簡便で望ましい。
イアスを印加するのを止め、通常のスパッタ法により、
第２の導電体層と同一の物質を堆積することにより行な
うのが、簡便で望ましい。
ここでは、第１の導電体層が障壁となるためバイアスス
パッタ法によるエツチング時に基板がエツチングされる
のを防ぎ、接合破壊を生じたりすることなく、スルーホ
ールあるいはコンタクトホールによる段差が緩和される
。
パッタ法によるエツチング時に基板がエツチングされる
のを防ぎ、接合破壊を生じたりすることなく、スルーホ
ールあるいはコンタクトホールによる段差が緩和される
。
［発明の効果］
本発明の方法によれば、アスペクト比が１以上のコンタ
クトホールあるいはスルーホールにおいて断線不良等が
発生することもなく信頼性の高い配ａ層を形成すること
が可能となる。
クトホールあるいはスルーホールにおいて断線不良等が
発生することもなく信頼性の高い配ａ層を形成すること
が可能となる。
［発明の実施例コ
以下、本発明の実施例について図面を参照しつつ詳細に
説明する。
説明する。
第１図（ａ）乃至（ｄ）は、本発明の１実施例である配
線層の形成工程を示す図である。
線層の形成工程を示す図である。
まず、第１図（ａ）に示す如く、Ｐ型のシリコン基板１
内に砒素イオンをイオン注入してＮ＋型シリコン拡散層
２を形成した後、絶縁層として二酸化シリコン膜３を堆
積し、この二酸化シリコン！Ｉ３に対しコンタクトボー
ル４を穿孔する。
内に砒素イオンをイオン注入してＮ＋型シリコン拡散層
２を形成した後、絶縁層として二酸化シリコン膜３を堆
積し、この二酸化シリコン！Ｉ３に対しコンタクトボー
ル４を穿孔する。
次いで第１図（ｂ）に示す如く、六弗化タングステンと
水素を原料ガスとして用いた減圧ＣＶＤ法（Ｌｒ’ＣＶ
Ｄ法）により、該コンタクトホール４内に露呈する前記
Ｎ＋型シリコン拡散層２表面にのみ、第１の金属層とし
てのタングステン膜５を選択的に成長させる。成膜条件
は、六弗化タングステン、水素ガス１ｆｆｉが夫々１〜
２０Ｃｍ３／ｎ＋ｉｎ、、１０〜１０００ｃｍ３ ／ｍ
ｉｎ、Ｆ、基板温度は２００〜７００℃とした。
水素を原料ガスとして用いた減圧ＣＶＤ法（Ｌｒ’ＣＶ
Ｄ法）により、該コンタクトホール４内に露呈する前記
Ｎ＋型シリコン拡散層２表面にのみ、第１の金属層とし
てのタングステン膜５を選択的に成長させる。成膜条件
は、六弗化タングステン、水素ガス１ｆｆｉが夫々１〜
２０Ｃｍ３／ｎ＋ｉｎ、、１０〜１０００ｃｍ３ ／ｍ
ｉｎ、Ｆ、基板温度は２００〜７００℃とした。
この後、第１図（Ｃ）に示す如く、バイアススパッタ法
により二酸化シリコン膜３をエツチングしつつ、第２の
金属層としてアルミニウム薄膜６を形成する。このとき
の成膜条件はアルゴンガスの流１１４０ ｃ 〜３ ／
ｎ＋ｉｎ、、アルゴン圧力３．０×１Ｏ−１Ｐａ、ター
ゲット電力５００〜１ＫＷ、基板ＲＦ主電力０〜１００
Ｗとした。
により二酸化シリコン膜３をエツチングしつつ、第２の
金属層としてアルミニウム薄膜６を形成する。このとき
の成膜条件はアルゴンガスの流１１４０ ｃ 〜３ ／
ｎ＋ｉｎ、、アルゴン圧力３．０×１Ｏ−１Ｐａ、ター
ゲット電力５００〜１ＫＷ、基板ＲＦ主電力０〜１００
Ｗとした。
そして更に、基板ＲＦ主電力Ｏとし、他は前記バイアス
スパッタ法と同一条件でスパッタ法により、第３の金ｌ
ｒｉ層としてのアルミニウム薄ＩＩ！Ｊ７を形成した後
、フォトリソ法により、下層のアルミニウム簿膜６およ
び上層のアルミニウム薄膜７を同時にパターニングし、
第１図（ｄ）に示す如くアルミニウム配＄１Ｊｉ７を形
成する。
スパッタ法と同一条件でスパッタ法により、第３の金ｌ
ｒｉ層としてのアルミニウム薄ＩＩ！Ｊ７を形成した後
、フォトリソ法により、下層のアルミニウム簿膜６およ
び上層のアルミニウム薄膜７を同時にパターニングし、
第１図（ｄ）に示す如くアルミニウム配＄１Ｊｉ７を形
成する。
この方法では、コンタクトホール内に露呈するＮ十型シ
リコン拡散層表面をタングステン薄膜で覆うようにして
いるため、バイアススパッタ法によるアルミニウム薄膜
の形成時に基板（Ｎ生型シリコン拡散層）がエツチング
されるのを防ぐことができ、接合破壊を起したりするこ
とがない。
リコン拡散層表面をタングステン薄膜で覆うようにして
いるため、バイアススパッタ法によるアルミニウム薄膜
の形成時に基板（Ｎ生型シリコン拡散層）がエツチング
されるのを防ぐことができ、接合破壊を起したりするこ
とがない。
また、アルミニウム配線層の形成が、バイアススパッタ
法と後のスパッタ法との２段階で行なわれているため、
平坦化が実現され、断線不良が低減される。
法と後のスパッタ法との２段階で行なわれているため、
平坦化が実現され、断線不良が低減される。
更には、アルミニウム配線層とＮ÷型シリコン拡散層と
の間にタングステン膜を形成することによりコンタクト
抵抗が低下し、また、アルミニウムとシリコンとの反応
が生じることもない。
の間にタングステン膜を形成することによりコンタクト
抵抗が低下し、また、アルミニウムとシリコンとの反応
が生じることもない。
なお、実施例においては、第１の導電体層としてタング
ステンを用いたが、必ずしもこれに限定されるものでは
なく、モリブデン、チタン、タンタル等の高融点金属等
から適宜選択可能である。
ステンを用いたが、必ずしもこれに限定されるものでは
なく、モリブデン、チタン、タンタル等の高融点金属等
から適宜選択可能である。
また、第２および第３の導電体層としてはいずれもアル
ミニウム薄膜を用いたが、他の金属でも良いことは言う
までもなく、夫々異なる種類の金属を用いるようにして
もよい。
ミニウム薄膜を用いたが、他の金属でも良いことは言う
までもなく、夫々異なる種類の金属を用いるようにして
もよい。
更に、実施例においては拡散層に対するコンタクトホー
ルへの配線層の形成について述べたが、多層配線構造に
おけるスルーホールへの配線層の形成にも有効であるこ
とはいうまでもない。
ルへの配線層の形成について述べたが、多層配線構造に
おけるスルーホールへの配線層の形成にも有効であるこ
とはいうまでもない。
第１図（ａ）乃至（ｄ）は、本発明実施例の配線層の形
成工程を示す図、第２図（ａ）乃至（Ｃ）は、従来のバ
イアススパッタ法を用いた配線層の形成工程を示す図で
ある。 １・・・Ｐ型シリコン基板、２・・・Ｎ＋型シリコン拡
散層、３・・・二酸化シリコン膜、 ４・・・コンタクトホール、５・・・タングステン薄膜
、６・・・アルミニウム簿膜（配線層）、７・・・アル
ミニウム薄膜（配線層）。 代理人弁理士 木 村 高 久 第１図（Ｑ） 第１図（ｂ） 第１図（ｃ） 第１図（ｄ）
成工程を示す図、第２図（ａ）乃至（Ｃ）は、従来のバ
イアススパッタ法を用いた配線層の形成工程を示す図で
ある。 １・・・Ｐ型シリコン基板、２・・・Ｎ＋型シリコン拡
散層、３・・・二酸化シリコン膜、 ４・・・コンタクトホール、５・・・タングステン薄膜
、６・・・アルミニウム簿膜（配線層）、７・・・アル
ミニウム薄膜（配線層）。 代理人弁理士 木 村 高 久 第１図（Ｑ） 第１図（ｂ） 第１図（ｃ） 第１図（ｄ）
Claims (5)
- （１）所定の半導体素子領域の形成された基板上に配線
層を形成するにあたり、 基板表面に形成された絶縁膜に対し、コンタクト窓を形
成する穿孔工程と、 気相成長法により、前記コンタクト窓内に第１の導電体
層を選択的に形成する工程と、 バイアススパッタ法により、前記絶縁膜を食刻しながら
第２の導電体層を形成する工程と、配線層としての第３
の導電体層パターンを形成する工程と を含むことを特徴とする半導体装置の製造方法。 - （２）前記第１の導電体層は、高融点金属膜からなるこ
とを特徴とする特許請求の範囲第（１）項記載の半導体
装置の製造方法。 - （３）前記第２の導電体層および第３の導電体層は同一
の金属からなることを特徴とする特許請求の範囲第（１
）項記載の半導体装置の製造方法。 - （４）前記第２および第３の導電体層はアルミニウム膜
からなることを特徴とする特許請求の範囲第（３）項記
載の半導体装置の製造方法。 - （５）前記コンタクト窓はすでに形成された配線層に対
してコンタクトをとるように構成されていることを特徴
とする特許請求の範囲第（１）項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14702485A JPS628542A (ja) | 1985-07-04 | 1985-07-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14702485A JPS628542A (ja) | 1985-07-04 | 1985-07-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS628542A true JPS628542A (ja) | 1987-01-16 |
Family
ID=15420816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14702485A Pending JPS628542A (ja) | 1985-07-04 | 1985-07-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628542A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6476736A (en) * | 1987-09-17 | 1989-03-22 | Tokyo Electron Ltd | Manufacture of semiconductor device |
| JPH02133923A (ja) * | 1988-11-14 | 1990-05-23 | Tokyo Electron Ltd | 半導体装置の製造方法 |
-
1985
- 1985-07-04 JP JP14702485A patent/JPS628542A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6476736A (en) * | 1987-09-17 | 1989-03-22 | Tokyo Electron Ltd | Manufacture of semiconductor device |
| JPH02133923A (ja) * | 1988-11-14 | 1990-05-23 | Tokyo Electron Ltd | 半導体装置の製造方法 |
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