JPS6284557A - Semiconductor device - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0804—Emitter regions of bipolar transistors
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Abstract
Description
【発明の詳細な説明】
〔概要〕
本発明は、ヘテロ接合半導体装置に於いて、エミッタ層
が茸状をなし、該首状のエミッタ層の面積が狭い方の面
にベース層が接すると共に広い方の面にエミッタ電極が
接する構成をとることに依り、エミッタ容量及びエミッ
タ抵抗の両方を低減できるようにしたものである。[Detailed Description of the Invention] [Summary] The present invention provides a heterojunction semiconductor device in which an emitter layer has a mushroom shape, and a base layer is in contact with a narrow side of the neck-shaped emitter layer, and a base layer has a wide area. By adopting a configuration in which the emitter electrode is in contact with one surface, both emitter capacitance and emitter resistance can be reduced.
本発明は、ヘテロ接合を有し、その界面に対して直交す
る方向にキャリヤを走行させて動作する半導体装置の改
良に関する。The present invention relates to an improvement in a semiconductor device that has a heterojunction and operates by causing carriers to run in a direction perpendicular to the interface thereof.
一般に、ＨＢＴ （ｈｅｔｅｒｏｊｕｎｃｔｉ。 Generally, HBT (heterojuncti.
ｎ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）、Ｈ
ＥＴ （ｈｏｔ ｅｌｅｃｔｒｏｎ ｔｒａｎｓｉ
ｓｔｏｒ）、ＱＢＴ（ｑｕａｎｔｉｚｅｄ ｂａｓｅ
ｔｒａｎｓｉｓｔｏｒ）などへテロ接合を利用して
いる半導体装置に於いては、そのヘテロ界面に直交する
方向にキャリヤが高速で走行することができ、しかも、
−比較的大きな電流を取り出すことができるので容量性
負荷を高速で駆動するのに好適であること等の点から注
目を集めている。n bipolar transistor), H
ET (hot electron transi)
stor), QBT (quantized base)
In semiconductor devices that utilize heterojunctions such as transistors, carriers can travel at high speed in a direction perpendicular to the heterojunction, and
- It is attracting attention because it is suitable for driving capacitive loads at high speed because it can draw a relatively large current.
前記説明したようなヘテロ接合半導体装置に於いては、
その遮断周波数ｆＴが（エミッタ抵抗×エミッタ容量）
に反比例している。In the heterojunction semiconductor device as described above,
Its cutoff frequency fT is (emitter resistance x emitter capacitance)
is inversely proportional to
従って、遮断周波数ｆ、を向上するには、エミッタ抵抗
及びエミッタ容量を共に低減させ、ＣＲ時定数を小さく
しなければならない。Therefore, in order to improve the cutoff frequency f, it is necessary to reduce both the emitter resistance and the emitter capacitance, and to reduce the CR time constant.
然しなから、エミッタ抵抗を低減するには、エミッタ電
極の面積を大きくしてコンタクト抵抗を小さくしてやれ
ば良いが、エミッタ容量を低減するには、面積を小さく
する必要があり、所謂、二律背反の状態にある。However, in order to reduce the emitter resistance, it is sufficient to increase the area of the emitter electrode and reduce the contact resistance, but in order to reduce the emitter capacitance, it is necessary to reduce the area, which is a so-called trade-off situation. It is in.
本発明は、エミッタ抵抗が小さく且つエミッタ容量も少
ないヘテロ接合半導体装置を提供する。The present invention provides a heterojunction semiconductor device with low emitter resistance and low emitter capacitance.
本発明の半導体装置では、一方の面に於ける面積に比較
して他方の面に於ける面積が大きくなっているエミッタ
層（例えばエミッタ層３及び４）と、該エミッタ層の前
記一方の面に接してヘテロ界面を生成するベース層（例
えばベース層２）と、前記エミッタ層の前記他方の面に
接して形成されたエミッタ電８ｉ（例えばエミッタ電極
５）とを備えてなる構成を採っている。In the semiconductor device of the present invention, an emitter layer (for example, emitter layers 3 and 4) whose area on one surface is larger than that on the other surface, and The base layer (e.g., base layer 2) is in contact with the emitter layer to form a hetero interface, and the emitter electrode 8i (e.g., the emitter electrode 5) is formed in contact with the other surface of the emitter layer. There is.
前記構成に依ると、ベース層と接するエミッタ層の面積
は小さくなっているのでエミッタ容量は低減され、また
、エミッタ電極と接するエミッタ層の面積は大きくなっ
ているのでエミッタ抵抗は低減される。According to the above structure, the area of the emitter layer in contact with the base layer is small, so the emitter capacitance is reduced, and the area of the emitter layer in contact with the emitter electrode is large, so the emitter resistance is reduced.
図（Ａ）乃至（Ｅ）は本発明一実施例を製造する場合に
ついて解説する為の工程要所に於ける半導体装置の要部
切断側面図を表し、以下、これ等の図を参照しつつ説明
する。尚、ここでは、ＨＢＴを対象としている。Figures (A) to (E) represent cutaway side views of essential parts of a semiconductor device at key points in the process to explain the manufacturing of an embodiment of the present invention. explain. Note that here, HBT is targeted.
図（Ａ）参照
（１） 分子線エピタキシャル成長（ｍｏｌｅｃｕｌ
ａｒ、ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法を適用
することに依り、ｎ＋梨型ＧａＡｓコレクタ層兼基板ｌ
上ベース層２、グレーデッド・エミッタ層３、エミッタ
層４を成長させる。See figure (A) (1) Molecular beam epitaxial growth (molecular beam epitaxial growth)
By applying the ar, beam epitaxy (MBE) method, an n+ pear-shaped GaAs collector layer and substrate l
The upper base layer 2, graded emitter layer 3, and emitter layer 4 are grown.
これ等の諸手導体層を成長させる技術としては、前記し
たＭＢＥ法のみならず、有機金属化学堆積（ｍａｔａｌ
ｏｒｇａｎｉｃｓ ｃｈｅｍｉｃａｌ ｖａｐｏ
ｕｒ ｄｅｐｏｓｉｔｉｏｎ：ＭＯｃＶＤ）法など
を適用することもできる。Techniques for growing these various conductor layers include not only the above-mentioned MBE method but also metal organic chemical deposition (matal
organics chemical vapo
It is also possible to apply a method such as ur deposition (MOcVD) method.
前記各半導体層に於ける諸データを例示すると次の通り
である。Examples of data for each of the semiconductor layers are as follows.
■ ベース層２について
材料：ｐ型ＧａＡｓ
厚さ：１０００（人〕
不純物：ベリリウム（Ｂｅ）
不純物濃度： ５ Ｘ １０ ” （ｃｓ−’）■ グ
レーデッド・エミッタ層３について材料：ｎ型Ａ ’
Ｘ Ｇ ａ Ｉ−ｘ Ａ ｓ厚さ：１０００ （人〕
不純物：シリコン（Ｓｉ）
不純物濃度５Ｘ１０１？（ロー３〕
Ｘ値：０．５〜０ （ベース層２＝＋エミッタ層４）■
エミッタ層４について
材料：ｎ型ＧａＡｓ
厚さ＝１５００（人〕
不純物；Ｓｉ
不純物濃度＝ ５ Ｘ Ｉ Ｑ” （ａｍ’″３〕図（
Ｂ）参照
（２） 蒸着法を適用することに依り、エミッタ電極
材料膜を形成し、これを通常のフォト・リソグラフィ技
術にてバターニングしてエミッタ電極５を形成する。■ Regarding the base layer 2 Material: p-type GaAs Thickness: 1000 (person) Impurity: Beryllium (Be) Impurity concentration: 5 x 10''(cs-') ■ Regarding the graded emitter layer 3 Material: n-type A'
X G a I-x A s Thickness: 1000 (people) Impurity: Silicon (Si) Impurity concentration 5X101? (Low 3) X value: 0.5 to 0 (Base layer 2 = + Emitter layer 4)■
Regarding emitter layer 4 Material: n-type GaAs Thickness = 1500 (person) Impurity: Si Impurity concentration = 5
See B) (2) By applying a vapor deposition method, an emitter electrode material film is formed, and this is patterned using a normal photolithography technique to form an emitter electrode 5.
このエミッタ電極５は、
材料：金（Ａｕ） ・ゲルマニウム（Ｇｅ）／Ａｕ厚
さ：３００（人）／２０００（人〕
Ａｕ−Ｇｅ：Ｇｅ１２ （ｗｔ％〕
である。This emitter electrode 5 is made of: Material: Gold (Au), Germanium (Ge)/Au Thickness: 300 (people)/2000 (people) Au-Ge: Ge12 (wt%).
図（Ｃ）参照
（３） エツチング・ガスをＣ（１２Ｆ２とするドラ
イ・エツチング法を適用し、且つ、エミッタ電極５をマ
スクとしてエミッタ層４のエツチングを行う。See Figure (C) (3) A dry etching method using C (12F2) as an etching gas is applied, and the emitter layer 4 is etched using the emitter electrode 5 as a mask.
前記のエツチング・ガスを用いた場合、ＧａＡｓとＡ１
ＧａＡｓの選択性は極めて良好であり、エミッタ層４の
下地であるグレーデッド・エミッタ層３は殆どエツチン
グされない。When using the above etching gas, GaAs and A1
The selectivity of GaAs is extremely good, and the graded emitter layer 3 underlying the emitter layer 4 is hardly etched.
図（Ｄ）参照
（４） エッチャントを沃素系エツチング液としたウ
ェット・エツチング法を適用することに依り、グレーデ
ッド・エミッタ層３のエツチングを行う。(4) The graded emitter layer 3 is etched by applying a wet etching method using an iodine-based etching solution as the etchant.
前記のエッチャントを用いた場合、グレーデッド・エミ
ッタ層３の組成比Ｘに依存してエツチング・レートが異
なる。即ち、Ｘ値が大であればエツチングされ易いので
、グレーデッド・エミッタ層３に於けるベース層２例の
エツチングはエミッタ層４例のそれに比較して速く進行
する。従って、エツチングが終了した段階では、図示の
ように、型状になる。When the above-mentioned etchant is used, the etching rate differs depending on the composition ratio X of the graded emitter layer 3. That is, if the X value is large, it is easy to be etched, so that the etching of the two base layers in the graded emitter layer 3 proceeds faster than that of the four emitter layers. Therefore, at the stage where etching is completed, the pattern is formed as shown in the figure.
図（Ｅ）参照
（５）蒸着法を適用することに依り、電極材料膜を全面
に形成し、これを通常のフォト・リソグラフィ技術にて
バターニングしてベース電極６を形成する。尚、エミッ
タ電極５も同じ電極材料膜で覆われるので、これを記号
７で指示しである。Refer to Figure (E) (5) By applying a vapor deposition method, an electrode material film is formed on the entire surface, and this is patterned using a normal photolithography technique to form a base electrode 6. Incidentally, since the emitter electrode 5 is also covered with the same electrode material film, it is indicated by the symbol 7.
ここで留意すべきは、グレーデッド・エミ７り層３が型
状を成していることから、ベース電極６はエミッタ電極
４に対してセルフ・アライメント的に形成されることで
ある。It should be noted here that since the graded emitter layer 3 has a molded shape, the base electrode 6 is formed in self-alignment with the emitter electrode 4.
このベース電極６は、
材料：チタン（Ｔｉ）／白金（Ｐｔ）／Ａｕ厚さ：５０
０（人）１５００（人）／２０００〔人〕
である。This base electrode 6 is made of: Material: Titanium (Ti)/Platinum (Pt)/Au Thickness: 50
0(person) 1500(person)/2000(person).
（６）通常の技法を適用することに依り、コレクタ層兼
基板１の裏面にコレクタ電極８を形成して完成する。(6) By applying a conventional technique, a collector electrode 8 is formed on the back surface of the collector layer/substrate 1 to complete the process.
このコレクタ電極８は、
材料： Ａ ｕ−Ｇ ｅ ／ Ａ ｕ
厚さ：２００（人）／２８０．０Ｃ人〕ＡｕｌＧｅ：Ｇ
ｅ１２ （ｗｔ％〕
である。This collector electrode 8 is made of: Material: A u-G e / A u Thickness: 200 (people) / 280.0C people] AulGe:G
e12 (wt%).
このようにして得られたＨＢＴは、グレーデッド・エミ
ッタ層がベース層２に対向する部分が小面積で且つエミ
ッタ層４に対向する部分が大面積の型状をなしているこ
とから、エミッタとしての実効面積は小さく、従って、
エミッタ容量は低減され、また、エミッタ層４とエミッ
タ電極５とのコンタクト面積は大きいので、エミッタ抵
抗は小さくなっている。The thus obtained HBT has a shape in which the portion of the graded emitter layer facing the base layer 2 has a small area and the portion facing the emitter layer 4 has a large area, so that it can be used as an emitter. The effective area of is small, so
Since the emitter capacitance is reduced and the contact area between the emitter layer 4 and the emitter electrode 5 is large, the emitter resistance is reduced.
本発明に依る半導体装置では、一方の面に於ける面積に
比較して他方の面に於ける面積が大きくなっているエミ
ッタ層と、該エミッタ層の前記一方の面に接してペテロ
界面を生成するベース層と、前記エミッタ層の前記他方
の面に接してペテロ界面を生成するベース層と、前記エ
ミッタ層の前記他方の面に接して形成されたエミッタ電
極とを備えてなる構成を採っている。The semiconductor device according to the present invention includes an emitter layer whose area on one surface is larger than that on the other surface, and a Peter interface formed in contact with the one surface of the emitter layer. a base layer that is in contact with the other surface of the emitter layer to form a Peter interface, and an emitter electrode that is formed in contact with the other surface of the emitter layer. There is.
このように、エミッタ層の構造がベース層側からエミッ
タ電極側に向かって拡大する型状を成していることから
、エミッタ層がベース層に接する部分は小面積であり、
従って、エミッタとしての実効面積は小さいからエミッ
タ容量は低いものとなり、また、エミッタ層がエミッタ
電極に接する部分は大面積であり、従って、コンタクト
面積が大きいので、エミッタ抵抗は小さくなるものであ
り、その結果、遮断周波数ｆ、を大きくすることができ
る。In this way, since the structure of the emitter layer has a shape that expands from the base layer side to the emitter electrode side, the area where the emitter layer contacts the base layer is small.
Therefore, the effective area as an emitter is small, so the emitter capacitance is low, and the area where the emitter layer contacts the emitter electrode is large, so the contact area is large, so the emitter resistance is small. As a result, the cutoff frequency f can be increased.
図の（Ａ）乃至（Ｅ）は本発明一実施例を製造する場合
について解説する為の工程要所に於ける半導体装置の要
部切断側面図を表している。
図に於いて、ｌはｎ＋型ＧａＡＳコレクタ層兼基板、２
はｐ型ＧａＡｓベース層、３はｎ型ＡＩＸＧ ａ ＋−
ｘ Ａ ３グレーデツド・エミッタ層、４はｎ型ＧａＡ
ｓエミッタ層、５はエミッタ電極、６はベース電極、７
は電極材料膜、８はコレクタ電極をそれぞれ示している
。
特許出願人 富士通株式会社
代理人弁理士 相 谷 昭 司
代理人弁理士 渡 邊 弘 −
図面の浄ご（内容に変更なし）
第１図（Ａ）
第！図ＣＢ）
第１図（Ｃ）
第１図（Ｄ）
手続補正書動式）
昭和６１年２月３日
特許庁長官 宇 賀 道 部 殿
１ 事件の表示
昭和６０年特許願第２２２７５９号
２ 発明の名称
半導体装置
３ 補正をする者
事件との関係 特許出願人
住 所 神奈川県用崎市中原区上小田中１０１５番地名
称（５２２）富士通株式会社
代表者 山本卓眞
４ 代理人
住 所 東京都港区虎ノ門−丁目２０番７号起案日 昭
和６１年１月８日
発送日 昭和６１年１月２８日
６ 補正の対象 明細書の発明の詳細な説明、図面の１
１） 明細書第４頁第８行、同第４頁第１３行、同第
６頁第３行、同第６頁第１３行、同第７頁第２行、同第
７頁第１５行、「図」、の記載を、「第１図」、
と補正する。
（２）同第１０頁第７行、「図」、の記載を、「第１図
」、
と補正する。
（３）出願当初の図面を全て別添図面に差し換える。
８ 添付書類の目録(A) to (E) of the drawings are cross-sectional side views of essential parts of a semiconductor device at important points in the process for explaining the manufacturing of an embodiment of the present invention. In the figure, l is an n+ type GaAS collector layer and substrate, 2
is a p-type GaAs base layer, 3 is an n-type AIXG a +-
x A 3 graded emitter layers, 4 is n-type GaA
s emitter layer, 5 is an emitter electrode, 6 is a base electrode, 7
8 indicates an electrode material film, and 8 indicates a collector electrode. Patent applicant: Fujitsu Ltd. Representative Patent Attorney Akira Aitani Representative Patent Attorney Hiroshi Watanabe - Cleaning of drawings (no change in content) Figure 1 (A) No.! Figure CB) Figure 1 (C) Figure 1 (D) Procedural amendment written form) February 3, 1985 Director General of the Patent Office Mr. Michibe Uga 1 Indication of the case 1985 Patent Application No. 222759 2 Invention Name of semiconductor device 3 Relationship to the case of the person making the amendment Patent applicant address 1015 Kamiodanaka, Nakahara-ku, Yozaki-shi, Kanagawa Name (522) Fujitsu Limited Representative Takuma Yamamoto 4 Agent address Minato-ku, Tokyo Toranomon-chome 20-7 Drafting date January 8, 1985 Shipping date January 28, 1985 6 Subject of amendment Detailed explanation of the invention in the specification, drawing 1
1) Page 4, line 8 of the specification, page 4, line 13, page 6, line 3, page 6, line 13, page 7, line 2, page 7, line 15 , "Figure" shall be amended to read "Figure 1". (2) On page 10, line 7, the description of "Figure" is amended to read "Figure 1." (3) Replace all original drawings with attached drawings. 8 List of attached documents
Claims (1)
が大きくなっているエミッタ層と、該エミッタ層の前記
一方の面に接してヘテロ界面を生成するベース層と、 前記エミッタ層の前記他方の面に接して形成されたエミ
ッタ電極と を備えてなる半導体装置。[Claims] An emitter layer whose area on one surface is larger than that on the other surface, and a base that is in contact with the one surface of the emitter layer to form a heterointerface. and an emitter electrode formed in contact with the other surface of the emitter layer.
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|---|---|---|---|
| JP60222759A JPH07105487B2 (en) | 1985-10-08 | 1985-10-08 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60222759A JPH07105487B2 (en) | 1985-10-08 | 1985-10-08 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6284557A true JPS6284557A (en) | 1987-04-18 |
| JPH07105487B2 JPH07105487B2 (en) | 1995-11-13 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60222759A Expired - Lifetime JPH07105487B2 (en) | 1985-10-08 | 1985-10-08 | Semiconductor device |
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- 1985-10-08 JP JP60222759A patent/JPH07105487B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4870483A (en) * | 1971-12-20 | 1973-09-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07105487B2 (en) | 1995-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |