JP2559412B2 - Semiconductor device - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果トランジスタに係り、特にn⁺型キヤ
ツプ層を厚膜化した構造のヘテロ接合半導体装置に関す
る。The present invention relates to a field effect transistor, and more particularly to a heterojunction semiconductor device having a structure in which an n ⁺ -type cap layer is thickened.

〔従来の技術〕[Conventional technology]

従来、ヘテロ接合界面に形成される２次元電子ガスを
トランジスタの能動層に利用したデバイスにおいて、高
性能化のための一方法として、ソース・ゲート間抵抗の
低減化が要求されていた。Conventionally, in a device using a two-dimensional electron gas formed at a heterojunction interface as an active layer of a transistor, reduction of resistance between a source and a gate has been required as a method for improving performance.

その一方法として、n⁺−GaAsキヤツプ層を厚膜化した
方法が提案されている（第２図）。この方法は、キヤツ
プ層を厚くすることにより、キヤツプ層シート抵抗を小
さくし、ソース抵抗の低抵抗化を図つている（応用物理
学会予稿集（1986年４月）3P−Ｔ−11参照）。また、こ
の技術においては、n⁺−GaAsキヤツプ層34をリセスエツ
チした後、ゲート電極36がｎ−Al_0.3Ga_0.1As33上に形成
される。従つて、制御性よくn⁺−GaAsキヤツプ層34のみ
をエツチングする必要がある。選択的にGaAsをエツチす
るために、CCl₂F₂＋Heをエツチヤントしたドライエツチ
ングの方法が知られている。As one of the methods, a method of thickening the n ⁺ -GaAs cap layer has been proposed (Fig. 2). In this method, the cap layer sheet resistance is reduced by increasing the thickness of the cap layer to reduce the source resistance (see Proceedings of the Japan Society of Applied Physics (April 1986) 3P-T-11). Also, in this technique, the gate electrode 36 is formed on the n-Al _0.3 Ga _{0.1 As} 33 after recess etching the n ⁺ -GaAs cap layer 34. Therefore, it is necessary to etch only the n ⁺ -GaAs cap layer 34 with good controllability. In order to selectively etch GaAs, a dry etching method in which CCl ₂ F ₂ + He is etched is known.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

高耐圧化のためにはn⁺−GaAsキヤツプ層34を選択的に
エツチングし、ゲート電極36とn⁺−GaAsキヤツプ層34の
間に0.2μｍ程度のすき間を設ける必要があつた。その
ためには、GaAs換算にて、1.2μｍ程度のエツチングが
必要である。その際、メサ段差部のアンドープGaAsバツ
フアー層２がエツチングされるため、１μｍ以上の段差
が生じ、ゲート断線を起こしやすかつた。For higher breakdown voltage is selectively etching the n ⁺ -GaAs cap layer 34, it must have been filed to provide a clearance of about 0.2μm between the gate electrode 36 and the n ⁺ -GaAs cap layer 34. For that purpose, etching of about 1.2 μm in terms of GaAs is required. At that time, since the undoped GaAs buffer layer 2 in the mesa step portion is etched, a step of 1 μm or more is generated, which easily causes the gate disconnection.

本発明の目的は、ゲート断線を起こしにくい構造を提
供することにある。An object of the present invention is to provide a structure that is unlikely to cause gate disconnection.

〔問題点を解決するための手段〕[Means for solving problems]

上記目的は、メサ段差部のアンドープGaAs等より成る
バツフアー層を薄くし、かつ、一方の面にAlGaAs/GaAs
超格子層のエツチングストツパー層を設けて、バツフア
ー層のエツチング量を減らすことにより、達成される。The purpose is to reduce the thickness of the buffer layer made of undoped GaAs etc. at the step of the mesa and to make AlGaAs / GaAs on one surface.
This is achieved by providing an etching stopper layer of the superlattice layer to reduce the etching amount of the buffer layer.

〔作用〕[Action]

第１図（ａ）は本発明のFETの断面図である。アンド
ープGaAs/アンドープAlGaAs超格子層３を設けたことに
より、ゲートリセス部形成のためのGaAsドライエツチン
グの際、超格子層３内のいずれかのAlGaAs層がストツパ
ー層として働き、大きな段差を生じず、ゲート電極の断
線を防止できる。FIG. 1 (a) is a sectional view of the FET of the present invention. By providing the undoped GaAs / undoped AlGaAs superlattice layer 3, at the time of GaAs dry etching for forming the gate recess portion, one of the AlGaAs layers in the superlattice layer 3 acts as a stopper layer and a large step is not generated. It is possible to prevent disconnection of the gate electrode.

〔実施例〕〔Example〕

以下、本発明の実施例を説明する。 Examples of the present invention will be described below.

実施例１ 第１図，第３図及び第４図を用いて説明する。まず半
絶縁性GaAs基板１上に、MBE（分子線エピタキシ）装置
により、基板温度600℃（通常550℃〜650℃）の条件の
もとで、アンドープGaAs層２（厚さ;500nm）、アンドー
プAlGaAs／アンドープGaAs超格子層３（厚さ;300nm）、
アンドープGaAs層４（厚さ;50nm）、アンドープAl_0.3Ga
_0.7As層５（厚さ;2nm（通常２〜6nm））、n⁺−Al_XGa_1-X
As層６（濃度:2.3×10¹⁸cm^-3、厚さ;25nm）、アンドー
プAl_XGa_1-XAs層７（厚さ;10nm）、n⁺−GaAs層８（濃度
3.5×10¹⁸cm^-3、厚さ;160nm）を、順次エピタキシヤル
成長する（第３図（ａ））。Example 1 will be described with reference to FIG. 1, FIG. 3 and FIG. First, on a semi-insulating GaAs substrate 1, an undoped GaAs layer 2 (thickness: 500 nm) and an undoped substrate are formed by an MBE (Molecular Beam Epitaxy) device under the condition of a substrate temperature of 600 ° C (usually 550 ° C to 650 ° C). AlGaAs / undoped GaAs superlattice layer 3 (thickness: 300 nm),
Undoped GaAs layer 4 (thickness: 50 nm), undoped Al _0.3 Ga
_0.7 As layer 5 (thickness: 2 nm (usually 2 to 6 nm)), n ⁺ -Al _X Ga _1-X
As layer 6 (concentration: 2.3 × 10 ¹⁸ cm ⁻³ , thickness; 25 nm), undoped Al _X Ga _1-X As layer 7 (thickness; 10 nm), n ⁺ -GaAs layer 8 (concentration)
3.5 × 10 ¹⁸ cm ⁻³ , thickness; 160 nm) are sequentially grown epitaxially (FIG. 3 (a)).

アンドープAlGaAs／アンドープGaAs超格子層３は、第
３図（ｂ）に示すように、各層の厚さを20nmとし、15層
設けることにより、300nmの厚さにした。In the undoped AlGaAs / undoped GaAs superlattice layer 3, as shown in FIG. 3 (b), each layer has a thickness of 20 nm, and 15 layers are provided so that the thickness is 300 nm.

また、n⁺−Al_XGa_1-XAs層６、アンドープAl_XGa_1-XAs層
７は、第１図（ｂ）に示すように、Al組成比を0.3より
0.1程度まで（Alセルの温度を1165℃より1092℃に下げ
ることに対応）変化させた。Further, the n ⁺ -Al _X Ga _1-X As layer 6 and the undoped Al _X Ga _1-X As layer 7 have an Al composition ratio of 0.3 to 0.3 as shown in FIG. 1 (b).
The temperature was changed to about 0.1 (corresponding to lowering the Al cell temperature from 1165 ° C to 1092 ° C).

次に、ホトレジスト41をマスクとして、メサエツチン
グを行なう（第３図（ｃ））。その際、エツチングは、
HF:H₂O₂:H₂O＝1:2:20のウエツトエツチング液を用い
た。このエツチング液を用いることにより、テーパー角
68度という、ゆるやかな傾斜をもつメサ形状が得られ
た。Next, using the photoresist 41 as a mask, mesa etching is performed (FIG. 3C). At that time, the etching is
A wet etching solution of HF: H ₂ O ₂ : H ₂ O = 1: 2: 20 was used. By using this etching liquid, the taper angle
A mesa shape with a gentle slope of 68 degrees was obtained.

次にスペーサーSiO₂膜42（400nm）をCVD法により形成
し、通常のホトリソグラフイ技術を用い、ソース電極
（Ｓ）９及びドレイン電極（Ｄ）11をリフトオフ法によ
り形成した。電極材料はAu/Ni/AuGe、アロイ条件は400
℃、２分である（第３図（ｄ））。Next, the spacer SiO ₂ film 42 (400 nm) was formed by the CVD method, and the source electrode (S) 9 and the drain electrode (D) 11 were formed by the lift-off method using the usual photolithography technique. Electrode material is Au / Ni / AuGe, alloy condition is 400
C., 2 minutes (FIG. 3 (d)).

次に電子線直接描画技術を用いて、ゲート電極（Ｇ）
10を形成した。EBレジスト43（例えば、NPR）は、現像
前後において、プリベーク温度100℃、ポストベーク温
度90℃の条件の下で熱処理を行ない、開口部の広がりを
抑えた（第３図（ｅ））。SiO₂42の孔あけは、HF系エツ
チング液にて行なつたが、ドライエツチングの方法を用
いてもよい。その際には、エツチングガス（C₂F₆/CH
F₃）の圧力とプラズマ放電のパワーの最適化により、レ
ジストとの選択比を少なくとも６以上にとることが必要
である。次に、EBレジスト43をマスクにして、n⁺−GaAs
キヤツプ層８のリセスエツチングをCCl₂F₂/He系のガス
を用いたドライエツチング法にて行なう。CCl₂F₂、Heの
ガス圧をそれぞれ2.5Pa、パワーを200Wとし、RIE装置を
用いて行なう。GaAs/AlGaAsのエツチング比は、Al組成
比0.3の場合には2000程度、0.1の場合でも200程度得ら
れた。本実施例では、Al_XGa_1-XAs層７のn⁺−GaAsキヤツ
プ層８に隣接する部分のAl組成は0.1であるので、選択
比としては十分であり、制御性良くリセスエツチを行な
うことができた。また、素子の高耐圧化のために、n⁺−
GaAsキヤツプ層８は、0.2μｍ程度のサイドエツチング1
3を行なつた。サイドエツチングは、Al_XGa_1-XAs層７とG
aAsキヤツプ層８の選択性が高いので下地のAl_XGa_1-XAs
層７をエツチングすることなく、バルクのGaAsに換算し
て1.2μｍ程度エツチングする条件にて達成できた。Next, using the electron beam direct writing technology, the gate electrode (G)
Formed 10. The EB resist 43 (for example, NPR) was subjected to a heat treatment before and after development under the conditions of a pre-baking temperature of 100 ° C. and a post-baking temperature of 90 ° C. to suppress the expansion of the opening (FIG. 3 (e)). The SiO ₂ 42 was drilled with an HF-based etching solution, but a dry etching method may be used. In that case, etching gas (C ₂ F ₆ / CH
By optimizing the pressure of F ₃ ) and the power of plasma discharge, it is necessary to have a selectivity with respect to the resist of at least 6 or more. Next, using the EB resist 43 as a mask, n ⁺ -GaAs
The recess etching of the cap layer 8 is performed by a dry etching method using a CCl ₂ F ₂ / He system gas. The gas pressure of CCl ₂ F ₂ and He is set to 2.5 Pa and the power is set to 200 W, using an RIE device. The etching ratio of GaAs / AlGaAs was about 2000 when the Al composition ratio was 0.3, and about 200 when it was 0.1. In this embodiment, since the Al composition of the portion of the Al _X Ga _1-X As layer 7 adjacent to the n ⁺ -GaAs cap layer 8 is 0.1, the selection ratio is sufficient and the recess etching is performed with good controllability. I was able to. In addition, in order to increase the breakdown voltage of the device, n ⁺ −
The GaAs cap layer 8 has a side etching of about 0.2 μm.
Completed 3. Side etching is performed on Al _X Ga _1-X As layer 7 and G
Since the aAs cap layer 8 has high selectivity, the underlying Al _X Ga _1-X As
It could be achieved under the condition of etching about 1.2 μm in terms of bulk GaAs without etching the layer 7.

次に、ゲート電極（Ｇ）10を上記EBレジストをマスク
として、リフトオフ法により形成した。（第３図
（ｆ））。ゲート材料はAlを用い、厚さは500nmであ
る。ゲート長は、0.3μｍであり、ゲート幅は150μｍで
あつた。Next, the gate electrode (G) 10 was formed by the lift-off method using the EB resist as a mask. (FIG. 3 (f)). Al is used as the gate material, and the thickness is 500 nm. The gate length was 0.3 μm and the gate width was 150 μm.

また、ゲートパツド引き出し部は、アンドープGaAs/
アンドープAlGaAs超格子層３上（削り込まれた超格子層
３の内部）に延在して形成されるが、アンドープGaAsバ
ツフアー層４を50nmと薄くしたことと、超格子バツフア
ー層３を用いたことにより、段差部での断線は生じなか
つた。（第４図）。In addition, the gate pad lead-out area is undoped GaAs /
It is formed so as to extend on the undoped AlGaAs superlattice layer 3 (inside the carved superlattice layer 3), but the undoped GaAs buffer layer 4 is thinned to 50 nm, and the superlattice buffer layer 3 is used. As a result, no disconnection occurred at the step. (Fig. 4).

以上の方法により、FETを作製した結果、ソース抵抗
0.5Ω/mm、相互コンダクタンス320ms/mmが得られた。ま
た、高周波特性として、12GHzでは、NF＝0.7dB、Gain＝
12dB、18GHzでは、NF＝1.0dB,Gain＝10dBが得られた。As a result of manufacturing the FET by the above method, the source resistance
0.5Ω / mm and transconductance of 320ms / mm were obtained. As high frequency characteristics, at 12 GHz, NF = 0.7 dB, Gain =
At 12 dB and 18 GHz, NF = 1.0 dB and Gain = 10 dB were obtained.

本実施例では、n⁺−Al_XGa_1-XAs層６、アンドープAl_XG
a_1-XAs層７のAl組成比は、0.3より0.1まで傾斜させた
が、ドライエツチングにより、GaAs/AlGaAsの選択比が
大きくとれる領域でありさえすれば問題はない。例え
ば、0.04程度のAl組成比のAl_XGa_1-XAsでもGaAsとのエツ
チングレート比は100倍程度であるため、傾斜組成比は
0.3より0.04でも差しつかえない。また、本実施例では
ゲート直下にアンドープAl_XGa_1-XAs層７を用いたが、濃
度が２×10¹⁷cm^-3以下のｎ−Al_XGa_1-XAsを用いてもよ
い。また、ゲート金属材料としてAlを用いたが、Al−Ti
でもちろんよい。In this embodiment, the n ⁺ -Al _X Ga _1-X As layer 6 and the undoped Al _X G are used.
The Al composition ratio of the a _1-X As layer 7 is inclined from 0.3 to 0.1, but there is no problem as long as it is a region where the GaAs / AlGaAs selection ratio can be made large by dry etching. For example, even with Al _X Ga _1-X As having an Al composition ratio of about 0.04, the etching rate ratio with GaAs is about 100 times, so the gradient composition ratio is
You can use 0.04 instead of 0.3. Although the undoped Al _X Ga _1-X As layer 7 is used immediately below the gate in the present embodiment, n-Al _X Ga _1-X As having a concentration of 2 × 10 ¹⁷ cm ^-3 or less may be used. Although Al was used as the gate metal material,
Of course good.

この場合、TiとAlGaAsの密着性がよいので、ゲート金
属をリフトオフする工程において、超音波洗浄も可能と
なる。In this case, since the adhesion between Ti and AlGaAs is good, ultrasonic cleaning can be performed in the step of lifting off the gate metal.

実施例２ 本実施例は、Al傾斜組成部6,7の結晶成長以外は、実
施例１と同じであるので、この部分について第５図を用
いて記述する。Example 2 This example is the same as Example 1 except for the crystal growth of the Al gradient composition parts 6 and 7, and this part will be described with reference to FIG.

実施例１と同様にして半導体層５まで形成した後、n⁺
−Al_0.3Ga_0.1As層６′（濃度;3×10¹⁸cm^-3）を15nm形成
し、続いて、n⁺−AlGaAs/n＋GaAs超格子層６″（濃度;3
×10¹⁸cm^-3）を10nm,アンドープAlGaAs／アンドープGaA
s超格子層７′を10nmを形成し、続いて実施例１と同様
にn⁺−GaAs層８を形成する。After forming the semiconductor layer 5 in the same manner as in Example 1, n ⁺
A -Al _0.3 Ga _0.1 As layer 6 '(concentration: 3 × 10 ¹⁸ cm ^-3 ) is formed to a thickness of 15 nm, and then n ⁺ -AlGaAs / n + GaAs superlattice layer 6 "(concentration: 3
× 10 ¹⁸ cm ^-3 ) 10 nm, undoped AlGaAs / undoped GaA
The s superlattice layer 7'is formed to a thickness of 10 nm, and then the n ⁺ -GaAs layer 8 is formed as in the first embodiment.

以下、実施例１と同様のプロセスにて、FETを作製し
た。素子特性は、実施例１のものと同程度であつたが、
ウエーハ間、及びウエーハ内バラツキが非常に小さく、
歩止まりが20％向上した。この方法によれば、MBE結晶
成長の際Alセルの温度を一定に保つため、膜厚及び不純
物濃度の制御性がよくなり、量産化に好適である。Hereinafter, a FET was produced by the same process as in Example 1. The device characteristics were similar to those of Example 1, but
The variation between wafers and inside the wafer is very small,
The yield has improved by 20%. According to this method, since the temperature of the Al cell is kept constant during the MBE crystal growth, the controllability of the film thickness and the impurity concentration is improved, which is suitable for mass production.

さらに、ゲート形成の際のn⁺−GaAsキヤツプ層のサイ
ドエツチング工程において、アンドープAlGaAs／アンド
ープGaAs超格子層７′の最上層であるAl_XGa_1-XAs層のAl
組成比ｘは0.3であるため、ドライエツチングのAlGaAs/
GaAs選択比は大きく、制御性に優れている。Furthermore, in the side etching process of the n ⁺ -GaAs cap layer during the gate formation, the Al _X Ga _1-X As layer, which is the uppermost layer of the undoped AlGaAs / undoped GaAs superlattice layer 7 ', is formed.
Since the composition ratio x is 0.3, dry etching of AlGaAs /
The GaAs selectivity is large and the controllability is excellent.

実施例３ 本実施例は、アンドープAl_0.3Ga_0.7As層５の膜厚仕様
と、結晶成長後、隣間アニールすること以外は、実施例
２と同じであるので、この部分についてのみ説明する。Example 3 This example is the same as Example 2 except that the film thickness specification of the undoped Al _0.3 Ga _0.7 As layer 5 and the annealing next to each other after the crystal growth are performed. Therefore, only this part will be described.

まず、実施例２と同様に、MBE法により、各層を形成
するが、この際、アンドープAl_0.3Ga_0.7As層５膜厚を4n
m〜6nmと少し厚くしておく。次に結晶成長後、隣間アニ
ールエ法により、850℃３秒〜10秒の条件のもので、熱
処理を行なう。その後の工程は実施例２と同様にした。
作製したFETは、アンドープAlGaAsスペーサー層５が厚
めにもかかわらず、ソース抵抗は、0.4Ω/mmとより低減
できた。また、相互コンダクタンスは、340mS/mmが得ら
れ、高周波特性として、12GHzでは、NF＝0.6dB、Gain＝
13dB、18GHzでは、NF＝0.95dB、Gain＝10.5dBが得られ
た。First, each layer is formed by the MBE method in the same manner as in Example 2. At this time, the undoped Al _0.3 Ga _0.7 As layer 5 has a film thickness of 4 n.
Make it a little thick with m ~ 6 nm. Next, after crystal growth, heat treatment is performed by the annealing method between adjacent layers under conditions of 850 ° C. for 3 seconds to 10 seconds. The subsequent steps were the same as in Example 2.
In the fabricated FET, the source resistance could be reduced to 0.4 Ω / mm even though the undoped AlGaAs spacer layer 5 was thick. Also, a mutual conductance of 340 mS / mm is obtained, and as high frequency characteristics, at 12 GHz, NF = 0.6 dB, Gain =
At 13 dB and 18 GHz, NF = 0.95 dB and Gain = 10.5 dB were obtained.

本実施例では、超格子によるAl傾斜組成層６′,6″,
7′が、熱処理により、よりなめらかな傾斜組成とする
ことを利用している。また、アンドープAl_0.3Ga_0.7Asス
ペーサー層５は厚くしたが熱処理により、不純物が拡散
するため実効的なアンドープ層厚は薄くなり、ソース抵
抗を高くせず、むしろ低抵抗化できた。In this embodiment, the super-lattice Al graded composition layers 6 ', 6 ",
No. 7'uses that it has a smoother gradient composition by heat treatment. Although the undoped Al _0.3 Ga _0.7 As spacer layer 5 was thickened, the effective undoped layer thickness was thinned because the impurities were diffused by the heat treatment, and the source resistance was not increased, but rather the resistance was reduced.

〔発明の効果〕〔The invention's effect〕

本発明によれば、低ソース抵抗，高耐圧のヘテロ接合
FETを歩留良く作製することができる。According to the present invention, a heterojunction having a low source resistance and a high breakdown voltage is provided.
The FET can be manufactured with high yield.

【図面の簡単な説明】[Brief description of drawings]

第１図（ａ）は本発明の実施例１のヘテロ接合FETの断
面図、第１図（ｂ）は、傾斜組成Al_XGa_1-XAs層の膜厚方
向に対するAl組成比を示す図、第２図は、従来構造のFE
Tの断面図、第３図は実施例１と説明するためのプロセ
スフロー図、第４図は実施例１の断線防止を説明したゲ
ートパツド部の断面図、第５図（ａ）および（ｂ）は、
それぞれ超格子によるAl傾斜組成層の断面図および膜厚
方向のAl組成比を示す図である。 １……GaAs基板、２……アンドープGaAs、３……アンド
ープAlGaAs／アンドープGaAs超格子層、４……アンドー
プGaAs層、５……アンドープAlGaAs層、６……Al傾斜組
成n⁺−AlGaAs層、６′……n⁺−AlGaAs、６″……n⁺−Al
GaAs/n⁺−GaAs超格子層、７……Al傾斜組成アンドープA
lGaAs層、７′……アンドープ−AlGaAs／アンドープGaA
s超格子層、8,34……n⁺−GaAs層、9,35……ソース電
極、10,36……ゲート電極、11,34……ドレイン電極、12
……ゲート電極とn⁺−GaAs層とのすき間、13……GaAsド
ライエツチによるサイドエツチ、31……２次元電子ガ
ス、32……アンドープAlGaAs、32……ｎ−AlGaAs、41…
…ホトレジスト、42……SiO₂膜、43……EBレジスト、50
……実効的Al傾斜組成。FIG. 1 (a) is a cross-sectional view of a heterojunction FET of Example 1 of the present invention, and FIG. 1 (b) is a diagram showing an Al composition ratio of a graded composition Al _X Ga _1-X As layer in the film thickness direction. , Fig. 2 shows FE of conventional structure
Sectional view of T, FIG. 3 is a process flow chart for explaining the first embodiment, FIG. 4 is a sectional view of a gate pad portion for explaining the disconnection prevention of the first embodiment, and FIGS. 5A and 5B. Is
FIG. 3 is a cross-sectional view of an Al gradient composition layer formed by a superlattice and a diagram showing an Al composition ratio in the film thickness direction. 1 ... GaAs substrate, 2 ... Undoped GaAs, 3 ... Undoped AlGaAs / Undoped GaAs superlattice layer, 4 ... Undoped GaAs layer, 5 ... Undoped AlGaAs layer, 6 ... Al gradient composition n ⁺ -AlGaAs layer, 6 '... n ⁺ -AlGaAs, 6 "... n ⁺ -Al
GaAs / n ⁺ -GaAs superlattice layer, 7 ... Al gradient composition undoped A
lGaAs layer, 7 '... undoped-AlGaAs / undoped GaA
s Superlattice layer, 8,34 …… n ⁺ −GaAs layer, 9,35 …… Source electrode, 10,36 …… Gate electrode, 11,34 …… Drain electrode, 12
...... Gap between gate electrode and n ⁺ -GaAs layer, 13 ・ ・ ・ Side etching by GaAs dry etching, 31 …… two-dimensional electron gas, 32 …… undoped AlGaAs, 32 …… n-AlGaAs, 41 ・ ・ ・
… Photoresist, 42 …… SiO ₂ film, 43 …… EB resist, 50
…… Effective Al gradient composition.

フロントページの続き (72)発明者 小林 正義 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 宇佐川 利幸 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 高橋 進 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (56)参考文献 特開 昭62−232971（ＪＰ，Ａ)Front Page Continuation (72) Masayoshi Kobayashi 1-280 Higashi Koigakubo, Kokubunji City, Central Research Laboratory, Hitachi Ltd. (72) Inventor Toshiyuki Usagawa 1-280 Higashi Koigakubo, Kokubunji City, Central Research Laboratory, Hitachi Ltd. (72) Invention Person Susumu Takahashi 1-280, Higashi Koigakubo, Kokubunji City, Central Research Laboratory, Hitachi, Ltd. (56) References JP 62-232971 (JP, A)

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】ゲート電極をキャップ層により形成される
リセス部に形成した電界効果トランジスタを有する半導
体装置において、能動層に対し上記キャップ層と反対側
に形成したバッファー層と、該バッファー層の上記能動
層側とは反対の基板側面に形成したエッチングストッパ
ー層を有し、上記キャップ層はｎ＋型GaAsであり、上記
バッファー層はアンドープGaAsであり、上記エッチング
ストッパー層はアンドープ（又はp^-）GaAs/アンドープ
（またはp^-）AlGaAs超格子層であり、上記ゲート電極の
ゲートパッド引き出し部は上記超格子層上に延在してお
り、上記基板はGaAsであることを特徴とする半導体装
置。1. A semiconductor device having a field effect transistor in which a gate electrode is formed in a recess formed by a cap layer, wherein a buffer layer is formed on a side opposite to the cap layer with respect to an active layer, and the buffer layer has the above-mentioned structure. It has an etching stopper layer formed on the side surface of the substrate opposite to the active layer side, the cap layer is n + type GaAs, the buffer layer is undoped GaAs, and the etching stopper layer is undoped (or p ⁻ ) GaAs. / undoped (or p ^-) is AlGaAs superlattice layer, a gate pad lead-out portion of the gate electrode extends on the superlattice layer, and wherein a said substrate is GaAs. 【請求項２】上記キャップ層と上記能動層の間に、上記
ゲート電極側に近づくにつれて単調減少しかつ０とはな
らない実効的Al傾斜組成比を有するAlGaAs層を形成して
成る特許請求の範囲第１項に記載の半導体装置。2. An AlGaAs layer having an effective Al gradient composition ratio that monotonically decreases toward the gate electrode side and does not become 0 between the cap layer and the active layer. The semiconductor device according to item 1.