JPS6276979A - Liquid crystal displayer - Google Patents

Abstract

PURPOSE:To improve the quality of a picture by enabling the sampling of every video data by doubling the time width in every other drive signal of common electrode and making the generating timing different between the first field and the second field. CONSTITUTION:The time width of the drive signal of the common electrodes X1-X160 are opposite in the first field and the second field. For instance, assuming that a drive signal of 2H-width is supplied to the common electrode X1 during the first field, a scanning signal of 1H-width is supplied in the second field. Every other ones of the common electrodes X1-X160 are driven with the 2H-time width, and segment electrodes corresponding to that display video data of 2H. As a result, in the effective scanning segment, all video data are sampled and displayed.

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、単純マトリクスの液晶パネルを表示駆動する
液晶表示装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a liquid crystal display device that drives a simple matrix liquid crystal panel for display.

［従来技術とその問題点］ 従来、携帯用の小型テレビジョン受像機においては、消
費電力が少ない液晶表示パネルか一般に使用されている
。上記液晶表示パネルは、小型のものでは電極の構成数
が限定されるため、走査電極の数もそれ程多くできない
。このため従来ては、例えば有効走査期間、垂直２４０
本のうち、（１／１．５）Ｈのサンプリングを行なって
表示するようにしている。このため走査線３本に対し、
１本は映像データを捨てることになり、画質か劣化する
原因となっている。[Prior art and its problems] Conventionally, small portable television receivers have generally used liquid crystal display panels that consume less power. If the liquid crystal display panel is small, the number of electrodes is limited, so the number of scanning electrodes cannot be increased that much. For this reason, conventionally, for example, the effective scanning period, vertical 240
Of the books, (1/1.5)H are sampled and displayed. Therefore, for three scanning lines,
In one case, video data is discarded, causing deterioration in image quality.

［発明の目的］ 本発明は上記の点に鑑みてなされたもので、映像データ
の毎回サンプリングを可能として画質を向上し得る液晶
表示装置を提供することを「１的とする。[Object of the Invention] The present invention has been made in view of the above points, and an object thereof is to provide a liquid crystal display device that can improve image quality by making it possible to sample video data every time.

［発明の要点］ 本発明は、コモン電極の駆動信号の時間幅を１本置きに
２倍にすると共に、この２倍の時間幅を有するコモン駆
動信号の発生タイミングを第１フィールドと第２フィー
ルドで異ならせることにより、全映像データを表示し得
るようにして画質の向」−を計ったのである。[Summary of the Invention] The present invention doubles the time width of the drive signal of the common electrode every other electrode, and also changes the generation timing of the common drive signal having twice the time width between the first field and the second field. By making the images different, they were able to display all the video data and improve the image quality.

［発明の実施例〕 以下、図面を参照して本発明の一実施例を説明する。ま
す、第１図により液晶表示装置全体の概略構成について
説明する。同図において１１は表示制御回路で、この表
示制御回路１１には、図示しないか前段のＡ／Ｄ変換回
路回路によりＡ／Ｄ変換された４ビツトの映像データＤ
１〜Ｄ４が入力されると共に、同期分離回路で分離され
た水平同期信号φ１（及び垂直同期信号φＶか入力され
る。なお、カラー液晶表示パネルの場合には、Ｒ，Ｇ、
Ｂ毎の映像データＲＤＩ〜ＲＤ４、ＧＤＩ〜ＧＤ４、Ｂ
ＤＩ〜ＢＤ４が表示制御回路１１に入力される。この表
示制御回路１１は、詳細を後述するように１−記入力信
号に基づいて各種制御信号を発生し、例えば４ＭＨｚの
基本クロックφ１、φ２、コモンデータＳＲ，コモン転
送りロックφＮをコモン側（走査側）駆動回路１２に出
力し、映像データＤ１〜Ｄ４、映像データラッチ信号φ
Ｌ、映像データザンプリング信号面、基本クロックパル
スφ１、φ２をセグメント側駆動回路Ｉ３へ出力する。[Embodiment of the Invention] Hereinafter, an embodiment of the present invention will be described with reference to the drawings. First, the general structure of the entire liquid crystal display device will be explained with reference to FIG. In the figure, 11 is a display control circuit, and this display control circuit 11 receives 4-bit video data D that is not shown or has been A/D converted by an A/D conversion circuit in the previous stage.
1 to D4 are input, and the horizontal synchronization signal φ1 (and vertical synchronization signal φV) separated by the sync separation circuit are also input. In the case of a color liquid crystal display panel, R, G,
Video data for each B RDI to RD4, GDI to GD4, B
DI to BD4 are input to the display control circuit 11. This display control circuit 11 generates various control signals based on the 1-input input signal, as will be described in detail later. Scanning side) output to the drive circuit 12, video data D1 to D4, video data latch signal φ
L, video data sampling signal plane, and basic clock pulses φ1 and φ2 are output to the segment side drive circuit I3.

そして、上記コモン側駆動回路１２及びセグメント側駆
動回路１３により、例えば１６０Ｘ２００ドツトの単純
マトリクス液晶表示パネル１４を表示駆動する。The common side drive circuit 12 and the segment side drive circuit 13 drive a simple matrix liquid crystal display panel 14 of, for example, 160×200 dots.

次に上記表示制御回路１１の主要部について第２図によ
り詳細に説明する。同図において２１はフリップフロッ
プで、垂直同期信号φ■によってプリセットされる。そ
して、このフリップフロップ２１の出力信号は、水平同
期信号φＨと共にアンド回路２２を介して垂直帰線区間
カウンタ２３に人力される。この垂直帰線区間カウンタ
２３は、アンド回路２２の出力信号をカウントし、その
カウント信号の一部をフリップフロップ２１のリセット
端子、ｋに入力すると共に、コモンデータＳＲを作成す
る。このコモンデータＳＲは、第１図におけるコモン側
駆動回路１２へ送られると共にコモン転送りロック作成
回路２４へ送られる。このコモン転送りロック作成回路
２４には、更に垂直同期信号φＶ及び水平同期信号φＨ
が入力される。このコモン転送りロック作成回路２４は
、上記入力信号に基づいてコモン転送りロックφＮを作
成し、コモン側駆動回路１２へ出力する。Next, the main parts of the display control circuit 11 will be explained in detail with reference to FIG. In the figure, reference numeral 21 denotes a flip-flop, which is preset by a vertical synchronizing signal φ■. The output signal of the flip-flop 21 is input to the vertical retrace period counter 23 via the AND circuit 22 together with the horizontal synchronizing signal φH. This vertical retrace interval counter 23 counts the output signal of the AND circuit 22, inputs a part of the count signal to the reset terminal k of the flip-flop 21, and creates common data SR. This common data SR is sent to the common side drive circuit 12 in FIG. 1 and also to the common transfer lock creation circuit 24. This common transfer lock creation circuit 24 further includes a vertical synchronizing signal φV and a horizontal synchronizing signal φH.
is input. This common transfer lock creation circuit 24 creates a common transfer lock φN based on the input signal and outputs it to the common side drive circuit 12.

また、表示制御回路１１に与えられる水平同期信号φＨ
は、フリップフロップ２５０セツト端子Ｓに人力される
。そして、このフリップフロップ２５のＱ開田力信号は
、基本クロックφｌと共にアンド回路２Ｇを介して水平
帰線区間カウンタ２７へ送られる。この水平帰線区間カ
ウンタ２７は、水平帰線区間を基本クロックφ１により
カウントし、その出力信号によりフリップフロップ２５
をリセットすると１（にフリップフロップ２８をセント
する。このフリップフロップ２８の出力信号は、基本ク
ロックφ１と共にアンド回路２９を介して２００段カウ
ンタ３０へ送られる。この２００段カウンタ３ｏは、基
本クロックφ１を２００カウントするとキャリー信号を
出力し、フリップフロップ２８をリセットする。このフ
リップフロップ２８の◇測用力信号が映（象データサン
プリング信号ぴとしてセグメント側駆動回路１３へ送ら
れる。Further, a horizontal synchronizing signal φH given to the display control circuit 11
is input to the set terminal S of the flip-flop 250. The Q Kaida power signal of the flip-flop 25 is sent to the horizontal retrace interval counter 27 together with the basic clock φl via the AND circuit 2G. This horizontal retrace interval counter 27 counts the horizontal retrace interval using the basic clock φ1, and uses the output signal to count the horizontal retrace interval to the flip-flop 25.
When reset, the flip-flop 28 is set to 1 (1).The output signal of this flip-flop 28 is sent to the 200-stage counter 30 via the AND circuit 29 together with the basic clock φ1. When it counts 200, it outputs a carry signal and resets the flip-flop 28. The measuring force signal of this flip-flop 28 is sent to the segment side drive circuit 13 as an image data sampling signal.

次に上記実施例の動作を第３図のタイミングチャートを
参照して説明する。第１図における表示制御回路１１は
、同期分離回路から第３図に示す水平同期信号φＨか送
られてくると、第２図のフリッププロップ２５がセット
されてアンド回路２６のゲートを開き、基本クロックφ
１を水平帰線区間カウンタ２７へ人力する。この水平帰
線区間カウンタ２７は、アンド回路２６を介して与えら
れる基本クロックφ１をカウントすることにより、水平
帰線区間から荷動水平走査区間に入ったことを検出し、
その検出信号によりフリップフロップ２５をリセットす
ると共にフリップフロップ２８をセットする。Next, the operation of the above embodiment will be explained with reference to the timing chart of FIG. When the display control circuit 11 in FIG. 1 receives the horizontal synchronization signal φH shown in FIG. 3 from the synchronization separation circuit, the flip-flop 25 in FIG. clock φ
1 is manually input to the horizontal flyback section counter 27. The horizontal retrace section counter 27 detects that the horizontal retrace section has entered the loading horizontal scanning section by counting the basic clock φ1 applied via the AND circuit 26,
The detection signal resets the flip-flop 25 and sets the flip-flop 28.

このフリップフロップ２Ｂがセットされると、そのＱ側
出力によりアンド回路２９のゲートか開かれ、基本クロ
ックφｌが２００段カウンタ３０へ送られる。この２０
０段カウンタ３０は、アンド回路２９を介して与えられ
る基本クロックφｌをカウントし、そのカウント値がｒ
２００Ｊになるとキャリー信号を出力してフリップフロ
ップ２８をリセットし、アンド回路２９のゲーＩ・を閉
じる。上記フリンブフロッゾ２８は、その後、水平帰線
区間カウンタ２７がらの信号によりセットされる。上記
のようにしてフリップフロップ２８のＱ測用力、つまり
、映像データサンプリング信号はは、２００段カウンタ
３゜か基本クロックφｌをカウントしている一ａ効水平
走査区間中ローレベルとなり、２００段カウンタ３０の
キャリー信号か出力されてから水平ナフ線区間カウンタ
２７の出力によりセットされるまでの間ハイレベルとな
る。上記映像データサンプリング信号αは、第３図に示
すように全ての水平同期信号φＨに対応して発生し、１
袂像データＤｉ−Ｄ４と共にセグメント側駆動回路１３
へ送られる。セグメント側駆動回路１３は、上記映像デ
ータサンプリング信号部により映像データＤ１〜Ｄ４を
毎回サンプリングし、液晶表示パネル１４のセグメント
電極を駆動する。When the flip-flop 2B is set, its Q-side output opens the gate of the AND circuit 29, and the basic clock φl is sent to the 200-stage counter 30. These 20
The 0-stage counter 30 counts the basic clock φl given via the AND circuit 29, and the count value is r.
When it reaches 200J, a carry signal is output to reset the flip-flop 28 and close the gate I of the AND circuit 29. The flimbu frozzo 28 is then set by a signal from the horizontal retrace interval counter 27. As described above, the Q measurable power of the flip-flop 28, that is, the video data sampling signal becomes low level during the 1-a effect horizontal scanning period when the 200-stage counter 3° or the basic clock φl is counted, and the 200-stage counter It remains at a high level from when the carry signal of No. 30 is output until it is set by the output of the horizontal NAF line section counter 27. The video data sampling signal α is generated corresponding to all the horizontal synchronizing signals φH as shown in FIG.
Segment side drive circuit 13 along with image data Di-D4
sent to. The segment side drive circuit 13 samples the video data D1 to D4 each time using the video data sampling signal section, and drives the segment electrodes of the liquid crystal display panel 14.

一方、第２図における表示制御回路１１内のフリップフ
ロップ２Ｉは、同期分離回路から送られてくる第３図に
示す垂直同期信号φＶによりセットされる。これにより
フリップフロップ２１の出力が“１”となり、アンド回
路２２のゲートか開いて水平同期信号φＨが垂直帰線区
間カウンタ２３に送られるようになる。この垂直帰線区
間カウンタ２３は、アン）・回路２２を介して送られて
くる水平同期信号φＨをカウントシ、そのカウント値が
例えば「１７」になると、垂直帰線区間が終って有効走
査期間に入ったものと判断し、一定時間幅のコモン転送
りロックφＮを発生してコモン側駆動回路１２及びコモ
ン転送りロック作成回路２４へ出力する。On the other hand, the flip-flop 2I in the display control circuit 11 in FIG. 2 is set by the vertical synchronization signal φV shown in FIG. 3 sent from the synchronization separation circuit. As a result, the output of the flip-flop 21 becomes "1", the gate of the AND circuit 22 is opened, and the horizontal synchronizing signal φH is sent to the vertical blanking period counter 23. This vertical blanking interval counter 23 counts the horizontal synchronizing signal φH sent via the circuit 22, and when the count value reaches, for example, 17, the vertical blanking interval is over and the effective scanning period begins. It is determined that the common transfer lock φN has entered, and a common transfer lock φN of a certain time width is generated and output to the common side drive circuit 12 and the common transfer lock creation circuit 24.

このコモン転送りロック作成回路２４は、コモンデータ
ＳＲ１垂直同期信号＜６Ｖ、水平同期信号Ｕ１から第３
図に示すコモン転送りロックφＮを発生し、コモン側駆
動回路１２へ出力する。上記コモン転送りロックφＮは
、水平同期信号φＨに同期して作成されるが、２発出力
すると次の１発をカットしている。すなわち、水平同期
信号φＨ３発に対し１発を除いてコモン転送りロックφ
Ｎとしている。また、このコモン転送りロック「Ｎは、
第１フィールドと第２フィールドにおいてカットされる
クロックのタイミングが１８分ずれるように設定される
。上記垂直帰線区間カウンタ２３は、コモンデータＳＲ
を出力した後、フリップフロップ２１をリセットする。This common transfer lock creation circuit 24 is configured to transfer common data SR1 vertical synchronization signal <6V, horizontal synchronization signal U1 to third
A common transfer lock φN shown in the figure is generated and output to the common side drive circuit 12. The common transfer lock φN is generated in synchronization with the horizontal synchronizing signal φH, but when two signals are output, the next one is cut off. In other words, common transfer lock φ for all three horizontal synchronization signals φH except for one.
It is set as N. In addition, this common transfer lock "N" is
The clock timings cut in the first field and the second field are set to be shifted by 18 minutes. The vertical retrace section counter 23 has common data SR.
After outputting , the flip-flop 21 is reset.

しかして、上記コモン側駆動回路１２は、表示制御回路
１１から送られてくるコモンデータＳＲをコモン転送り
ロックφＮに同期して読込むと共に順次シフトし、液晶
表示パネル１４のコモン電極Ｘ１〜Ｘ　１６（ｌを順次
駆動する。この場合、コモン電極Ｘ１〜Ｘ　１６０には
、第３図に示すようなタイミングでＩＨと２Ｈの時間幅
の駆動信号か１本置きに与えられる。例えばコモン電極
Ｘ１に２Ｈ幅の駆動信号が与えられた場合、次のコモン
化Ｈｉ　Ｘ　２にはＩＨ幅の駆動信号が与えられる。更
に、上記コモン電極Ｘ１〜Ｘ　１８０の駆動信号は、第
１フィールドと第２フィールドとでは、その時間幅が反
対になる。例えばコモン電極Ｘ１に対し、第１フィール
ドにおいて２Ｈ幅の駆動信号か与えられたとすれば、第
２フィールドではＩＨ幅の走査信号が与えられる。なお
、第３図におけるＸｌ、Ｘ２、・・・の波形はコモン電
極の駆動タイミングを示したものであって、実際にコモ
ン電極に印加される波形は電圧平均化に基づいた交流波
形となる。The common side drive circuit 12 reads the common data SR sent from the display control circuit 11 in synchronization with the common transfer lock φN and sequentially shifts the common data SR sent from the display control circuit 11 to the common electrodes X1 to X of the liquid crystal display panel 14. 16(l) are sequentially driven. In this case, a drive signal with a time width of IH and 2H is applied to every other common electrode X1 to X160 at the timing shown in FIG. When a 2H width drive signal is applied to the next common electrode Hi The time width is opposite to the field.For example, if a 2H width drive signal is applied to the common electrode X1 in the first field, an IH width scanning signal is applied in the second field. The waveforms X1, X2, . . . in FIG. 3 indicate the driving timing of the common electrode, and the waveform actually applied to the common electrode is an AC waveform based on voltage averaging.

上記のようにコモン電極Ｘ１〜Ｘ１６０は、１本置きに
２Ｈの時間幅駆動され、それに対応するセグメント電極
は、映像データを２Ｈ分表示する。As described above, the common electrodes X1 to X160 are driven every other time for a time width of 2H, and the corresponding segment electrodes display video data for 2H.

この結果、有効走査区間では、全映像データがサンプリ
ングされて表示されることになる。なお、コモン電極を
２Ｈの時間幅の信号により駆動すると、映像データが２
Ｈ分表示されて画素かにじむことになるが、従来の１／
２Ｈの表示に比較して画質か向」ニすることが確認され
ている。As a result, all video data is sampled and displayed in the effective scanning section. Note that when the common electrode is driven by a signal with a time width of 2H, the video data becomes 2H.
H minutes will be displayed and the pixels will blur, but the conventional 1/
It has been confirmed that the image quality is inferior compared to 2H display.

次に第２図における垂直帰線区間カウンタ２３及びコモ
ン転送りロック作成回路２４部分について、具体的な構
成例を第４図により説明する。垂直帰線区間カウンタ２
３内には、６段のフリップフロップ３１〜３６からなる
カウンタ４０が設けられる。上記各フリップフロップ３
１〜３６は、ぐ測用力信号か自己の入力端子りに入力さ
れると共に、次段のクロック端子ＣＫに入力される。こ
の場合、初段のフリップフロップ３１の入力端子ＣＫに
はアンド回路２２の出力信号か入力され、最終段のフリ
ップフロップ３６のζ側出力信号はラッチ回路３７へ入
力される。このラッチ回路３７は、水平同期信号φＨ１
とは位相の異なる水平同期信号φＨ２により入力信号を
ラッチし、そのラッチ信号によりフリップフロップ２１
及びフリップフロップ３１〜３６をリセットする。そし
て、フリップフロップ３１〜３５の出力信号をノア回路
、３８を介して取出し、ラッチ回路３９に人力している
。すなわち、カウンタ４ｏのカウント値か「１７」にな
った時の出力をノア回路３８を介してラッチ回路３９に
入力している。このラッチ回路３９は、水平同期信号１
２に同期して入力信号をランチし、そのラッチ信号をコ
モンデータＳＲとして出力すると共に、コモン転送りロ
ック作成回路２４ヘフリツプフロツプ４１のセット信号
として出力する。このフリップフロップ４１は、垂直同
期信号φＶによりリセットされ、そのζ出力がアンド回
路４２を介してカウンタ４３ヘリセット信号として送ら
れる。このカウンタ４３は、２段のフリップフロップ４
４．４５からなり、初段のフリップフロップ４４のクロ
ック端子ＣＫに水平同期信号φＨ１が入力され、次段の
フリップフロップ４５の出力信号がラッチ回路４６に人
力される。このラッチ回路４６は、水平同期信号乙２に
同期して人°力信号をラッチし、そのラッチ信号をアン
ド回路４２を介してフリップフロップ４４．４５のリセ
ット端子豆に人力する。そして、上記フリップフロップ
４４の出力信号がラッチ回路４７へ送られる。このラッ
チ回路４７は、水平同期信号φＨ２に同期して人力信号
をラッチし、ラッチ回路４８へ出力すると共にアンド回
路４９へ入力する。ラッチ回路４８は、水平同期信号φ
Ｈ１に同期して人力信号をラッチし、ランチ回路５０に
入力される。このラッチ回路５０は、水平同期信号φＨ
２に同期して人力信号をラッチし、アンド回路５１に入
力する。更にこのアンド回路５１には、水平同期信号φ
Ｈ１が入力されると共にフリップフロップ５２のζ側出
力信号が入力される。また、上記アンド回路４９には、
水平同期信号ｎ１が入力されると共にフリップフロップ
５２のζ側出力信号が入力される。上記フリップフロッ
プ５２は、ζ側出力か自己の入力端子りに人力されると
共に、クロック端子ＣＫに垂直同期信号φＶが人力され
、垂１α同期信号７−ｖが与えられる毎に反転動作（２
、アンド回路４９．５Ｉを交互に選択するようになって
いる。そして、上記アンド回路４９．５１の出力がノア
回路５３を介してコモン転送りロック＋７ＳＮとして出
力される。Next, a specific configuration example of the vertical retrace section counter 23 and common transfer lock creation circuit 24 portions shown in FIG. 2 will be explained with reference to FIG. 4. Vertical blanking interval counter 2
3, a counter 40 consisting of six stages of flip-flops 31 to 36 is provided. Each flip-flop 3 above
1 to 36 are input to the input terminal of the measuring force signal or to the clock terminal CK of the next stage. In this case, the output signal of the AND circuit 22 is input to the input terminal CK of the flip-flop 31 in the first stage, and the ζ side output signal of the flip-flop 36 in the final stage is input to the latch circuit 37. This latch circuit 37 receives a horizontal synchronizing signal φH1
The input signal is latched by the horizontal synchronizing signal φH2, which has a phase different from that of the flip-flop 21.
and reset the flip-flops 31-36. The output signals of the flip-flops 31 to 35 are taken out through a NOR circuit 38 and input to a latch circuit 39. That is, the output when the count value of the counter 4o reaches "17" is input to the latch circuit 39 via the NOR circuit 38. This latch circuit 39 is connected to the horizontal synchronizing signal 1
2, and outputs the latch signal as common data SR as well as a set signal for the flip-flop 41 to the common transfer lock generation circuit 24. This flip-flop 41 is reset by the vertical synchronizing signal φV, and its ζ output is sent via the AND circuit 42 as a reset signal to the counter 43. This counter 43 is a two-stage flip-flop 4
4.45, the horizontal synchronizing signal φH1 is input to the clock terminal CK of the flip-flop 44 at the first stage, and the output signal from the flip-flop 45 at the next stage is input to the latch circuit 46. This latch circuit 46 latches the human power signal in synchronization with the horizontal synchronizing signal O2, and applies the latch signal to the reset terminals of the flip-flops 44 and 45 via the AND circuit 42. Then, the output signal of the flip-flop 44 is sent to the latch circuit 47. This latch circuit 47 latches the human input signal in synchronization with the horizontal synchronizing signal φH2, outputs it to the latch circuit 48, and inputs it to the AND circuit 49. The latch circuit 48 receives a horizontal synchronizing signal φ
The human input signal is latched in synchronization with H1 and input to the launch circuit 50. This latch circuit 50 uses a horizontal synchronizing signal φH
2, the human input signal is latched and input to the AND circuit 51. Further, this AND circuit 51 receives a horizontal synchronizing signal φ
H1 is inputted, and at the same time, the ζ side output signal of the flip-flop 52 is inputted. In addition, the AND circuit 49 includes:
The horizontal synchronizing signal n1 is inputted, and the ζ side output signal of the flip-flop 52 is also inputted. The above-mentioned flip-flop 52 receives input from the ζ side output or its own input terminal, receives a vertical synchronizing signal φV from the clock terminal CK, and performs an inverting operation (2
, AND circuit 49.5I are selected alternately. Then, the outputs of the AND circuits 49 and 51 are output via the NOR circuit 53 as common transfer lock +7SN.

一１ｘ記の構成において、同期分離回路から垂直同明信
号φＶが送られてくると、フリップ７０ツブ２１かセッ
トされると共に、フリップフロップ４１がリセットされ
る。フリップフロップ２１がセットされると、その出力
によりアンド回路２２のゲートが開かれ、水平同期信号
ｎ１がカウンタ４ｏへ送られる。このカウンタ４０は、
アンド回路２２を介して与えられる水１Ｚ同期信号＄０
１をカウントし、そのカウント値か「１７」になるとノ
ア回路３８から“１“信号が出力され、水平同期信号７
肩４２に同期してランチ回路３９にラッチされる。この
ラッチ回路３９にラッチされた信号がコモンデータＳＲ
としてコモン側駆動回路１２へ送られる。In the configuration of 11x, when the vertical synchronization signal φV is sent from the synchronization separation circuit, the flip-flop 70 and the knob 21 are set, and the flip-flop 41 is reset. When the flip-flop 21 is set, its output opens the gate of the AND circuit 22, and the horizontal synchronizing signal n1 is sent to the counter 4o. This counter 40 is
Water 1Z synchronization signal $0 given via AND circuit 22
1 is counted, and when the count value reaches "17", a "1" signal is output from the NOR circuit 38, and the horizontal synchronization signal 7 is output.
It is latched by the launch circuit 39 in synchronization with the shoulder 42. The signal latched by this latch circuit 39 is the common data SR.
The signal is sent to the common side drive circuit 12 as a signal.

一方、上記垂直同期信号φ■によりフリップフロップ４
１かリセットされると、その出力か”０”となり、アン
ド回路４２のゲートを閉じる。このためアンド回路４２
の出力が“Ｏ”となり、カウンタ４３がリセットされて
フリップフロップ４４．４５のζ出力が“１″となる。On the other hand, the flip-flop 4 is
When 1 is reset, its output becomes "0" and the gate of the AND circuit 42 is closed. Therefore, the AND circuit 42
The output becomes "O", the counter 43 is reset, and the ζ output of the flip-flop 44.45 becomes "1".

上記フリップフロップ４５の“１“信号出力は、水平同
期信号φＨ２に同期してラッチ回路４６にラッチされる
。この状態において、上記ラッチ回路３９からコモンデ
ータＳＲが出力されると、このコモンデータＳＲにより
フリップフロップ４１がセットされ、その出力信号がア
ンド回路４２に入力される。これによりアンド回路４２
のゲートが開かれ、ラッチ回路４６にラッチされている
“１“信号かアンド回路４２から出力され、カウンタ４
３のリセット状態が解除される。このためカウンタ４８
は、カウント動作を開始し、カウント「１」のときにフ
リップフロップ４４の出力が“０”、カウント「２」の
ときにフリップフロップ４４の出力が“１”になる。ま
た、カウント「２」のときにはフリップフロップ４５の
出力が“０”となり、水平同期信号ｎ２に同期してラッ
チ回路４６にラッチされる。このラッチ回路４６に“０
”かラッチされると、アンド回路４２の出力か“０“と
なってカウンタ４３かリセットされる。このためフリッ
プフロップ４４．４５の出力が“１”となり、ラッチ回
路４６に“１”がラッチされてカウンタ４３のリセット
が解除される。以下同様の動作か繰返され、フリップフ
ロップ４４の出力は、カウント「１」の時に０″、カウ
ント「２」及びリセット時に“１″となる。つまり、フ
リップフロップ４４は、「〇−１−１」の出力変化を繰
返す。このフリップフロップ４４の出力変化は、水平同
期信号φＨ２に同期してラッチ回路４７にラッチされ、
アンド回路４９に入力されると共に、ラッチ回路４８．
５０を介してアンド回路５１に入力される。また、上記
アンド回路４９．５１は、フリップフロップ５２によっ
てゲート制御される。このフリップフロップ５２は、垂
直同期信号φＶが与えられる毎に反転動作を繰返してお
り、例えば第１フィールドではアンド回路４９のゲート
を開き、第２フィールドではアンド回路５１のゲートを
開く。従って第１フィールドでは、ラッチ回路４７のラ
ッチデータが水平同期信号ｉ１に同期してアンド回路４
９及びノア回路５３を介して出力される。このノア回路
５３の出力がコモン転送りロックφＮとなり、第３図に
示したように水平同期信号φＨに対応して出力されると
共に、３発の中１発がカットされたものとなる。また、
第２フィールドでは、アンド回路５１側のゲートが開か
れるので、ラッチ回路４７のラッチデータがラッチ回路
４８．５０でＩＨ分遅延され、その後、アンド回路５１
及びノア回路５３を介して出力される。上記のようにし
てコモン転送りロック作成回路２４により、第１フィー
ルドと第２フイールートとでは、位相の異なったコモン
転送りロックφＮが出力される。The "1" signal output from the flip-flop 45 is latched by the latch circuit 46 in synchronization with the horizontal synchronizing signal φH2. In this state, when the common data SR is output from the latch circuit 39, the flip-flop 41 is set by the common data SR, and its output signal is input to the AND circuit 42. As a result, the AND circuit 42
The gate of the counter 4 is opened, and the "1" signal latched in the latch circuit 46 is output from the AND circuit 42, and the counter 4
The reset state of 3 is released. For this reason, the counter 48
starts a counting operation, and when the count is "1", the output of the flip-flop 44 becomes "0", and when the count is "2", the output of the flip-flop 44 becomes "1". Further, when the count is "2", the output of the flip-flop 45 becomes "0" and is latched by the latch circuit 46 in synchronization with the horizontal synchronizing signal n2. This latch circuit 46 is set to “0”.
" is latched, the output of the AND circuit 42 becomes "0" and the counter 43 is reset. Therefore, the output of the flip-flops 44 and 45 becomes "1", and "1" is latched in the latch circuit 46. Then, the reset of the counter 43 is released.The same operation is repeated thereafter, and the output of the flip-flop 44 becomes 0'' when the count is ``1'', becomes 0'' when the count is ``2'', and becomes ``1'' when the count is reset. In other words, the flip-flop 44 repeats the output change of "0-1-1". This change in the output of the flip-flop 44 is latched by the latch circuit 47 in synchronization with the horizontal synchronizing signal φH2.
It is input to the AND circuit 49, and the latch circuit 48.
It is input to the AND circuit 51 via 50. Furthermore, the AND circuits 49 and 51 are gate-controlled by a flip-flop 52. This flip-flop 52 repeats an inversion operation every time the vertical synchronizing signal φV is applied, and for example, in the first field, the gate of the AND circuit 49 is opened, and in the second field, the gate of the AND circuit 51 is opened. Therefore, in the first field, the latch data of the latch circuit 47 is synchronized with the horizontal synchronizing signal i1, and the AND circuit 4
9 and the NOR circuit 53. The output of this NOR circuit 53 becomes the common transfer lock φN, which is output in response to the horizontal synchronizing signal φH as shown in FIG. 3, and one of the three shots is cut off. Also,
In the second field, the gate on the AND circuit 51 side is opened, so the latch data of the latch circuit 47 is delayed by IH in the latch circuit 48.50, and then the AND circuit 51
and is outputted via the NOR circuit 53. As described above, the common transfer lock generation circuit 24 outputs common transfer locks φN having different phases between the first field and the second field.

［発明の効果］ 以上詳記したように本発明は、コモン電極の駆動信号の
時間幅を１本置きに２倍にすると共に、この２倍の時間
幅を有するコモン駆動信号の発生タイミングを第１フィ
ールドと第２フィールドで異ならせることにより、全映
像データを表示し得るようにしたので、映像データの毎
回サンプリングを可能として画質を向上し得る液晶表示
装置を提１共することかできる。[Effects of the Invention] As described in detail above, the present invention doubles the time width of the drive signal for the common electrode every other electrode, and also changes the generation timing of the common drive signal having twice the time width. By making the first field and the second field different, it is possible to display all the video data, so it is possible to provide a liquid crystal display device that can sample the video data every time and improve the image quality.

【図面の簡単な説明】[Brief explanation of drawings]

図面は本発明の一実施例を示すもので、第１図は全体の
概略構成を示すブロック図、第２図は第１図における表
示制御回路の主要部の詳細を示すブロック図、第３図は
動作を説明するためのタイミングチャート、第４図は第
２図における垂直帰線区間カウンタ及びコモン転送りロ
ック作成回路部分の詳細を示す回路構成図である。　。 １１・・・表示制御回路、１２・・・コモン側駆動回路
、１３・・・セグメント側駆動回路、１４・・・液晶表
示パネル、２３・・・垂直帰線区間カウンタ、２４・・
・コモン転送りロック作成回路、２７・・・水平帰線区
間カウンタ、３０・２００段カウンタ、４０．４３・・
カウンタ。The drawings show one embodiment of the present invention; FIG. 1 is a block diagram showing the overall schematic configuration, FIG. 2 is a block diagram showing details of the main parts of the display control circuit in FIG. 1, and FIG. 4 is a timing chart for explaining the operation, and FIG. 4 is a circuit configuration diagram showing details of the vertical retrace section counter and common transfer lock creation circuit portion in FIG. 2. . DESCRIPTION OF SYMBOLS 11... Display control circuit, 12... Common side drive circuit, 13... Segment side drive circuit, 14... Liquid crystal display panel, 23... Vertical blanking interval counter, 24...
・Common transfer lock creation circuit, 27...Horizontal retrace section counter, 30.200 step counter, 40.43...
counter.

Claims (1)

【特許請求の範囲】[Claims] 第１フィールド及び第２フィールドからなる映像データ
を液晶表示パネルに表示する液晶表示装置において、上
記映像データを水平同期信号に対応して毎回サンプリン
グし、上記液晶表示パネルのセグメント電極を表示駆動
する手段と、コモン電極駆動信号をコモン電極１本置き
に２倍の信号幅とする手段と、上記コモン電極駆動信号
の２倍の信号幅となる発生タイミングを第１フィールド
と第２フィールドとで異ならせる手段とを具備したこと
を特徴とする液晶表示装置。In a liquid crystal display device that displays video data consisting of a first field and a second field on a liquid crystal display panel, means for sampling the video data each time in response to a horizontal synchronization signal and driving segment electrodes of the liquid crystal display panel for display. and a means for making the common electrode drive signal twice the signal width for every other common electrode, and making the timing at which the signal width becomes twice the common electrode drive signal different between the first field and the second field. A liquid crystal display device comprising: means.