JPH09261565A - Display device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To add mask parts to both the ends of standard type image and to display such an image on a wide screen by adding a comparatively simple circuit on the side of a driving circuit for driving a display panel without performing any complicated signal processing, etc., to a video signal. SOLUTION: Until a video display term ends, at a sample/hold circuit 18, the RGB components of color video signals are overwritten onto the respective RGB components of black signals which are sampled during a horizontal flyback period, sampled and held. After the display term ends, based on the contents held in the full sampling hold circuit 18, an output amplifier circuit 19 drives all signal electrodes X240-X1. Thus, both left and right end parts, namely, area parts corresponding to signal electrodes X240-X1 and X30-X1 are displayed in black as mask display parts on a liquid crystal display panel and images are displayed at area parts corresponding to central signal electrodes X210-X31.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、例えば液晶表示パ
ネルのようなドットマトリクスタイプの表示パネルでこ
の表示パネルとはアスペクト比の異なる映像信号を表示
させる表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device of a dot matrix type such as a liquid crystal display panel for displaying a video signal having an aspect ratio different from that of the display panel.

【０００２】[0002]

【従来の技術】近時、従来までのようなアスペクト比
３：４の標準型の映像でなく、アスペクト比９：１６の
ワイド映像を用いた放送が徐々に増えつつあり、将来は
テレビ放送等の主流となっていくであろうと思われる。2. Description of the Related Art Recently, the number of broadcasts using wide-screen images with an aspect ratio of 9:16 is gradually increasing, instead of the standard type images with an aspect ratio of 3: 4, which has been used in the past. It seems that it will become the mainstream of.

【０００３】しかるに、一般的に普及しているアスペク
ト比３：４の標準型の映像を、アスペクト比９：１６の
ワイド画面上で欠けることなく表示させたい場合、画面
の左右両端のそれぞれ１／８、合わせて画面全体の１／
４の部分を例えば黒のような同一色でマスク表示させる
ことになる。However, when it is desired to display a standard type image, which has an aspect ratio of 3: 4, which is generally popular on a wide screen having an aspect ratio of 9:16 without missing, 1 / each of the left and right ends of the screen is used. 8, 1 / of the whole screen
The portion 4 is masked with the same color such as black.

【０００４】このようなマスク表示を行なう場合、１本
の水平走査線内にマスクを表示する部分と映像表示部分
とが同時に存在することとなるので、映像信号にマスク
部分の信号を加える加工をしなければならず、そのため
の信号処理回路が必要となる。When such a mask display is performed, a portion for displaying the mask and an image display portion are present at the same time in one horizontal scanning line. Therefore, it is necessary to add the signal of the mask portion to the image signal. Therefore, a signal processing circuit for that purpose is required.

【０００５】[0005]

【発明が解決しようとする課題】上述した如く標準型の
映像をワイド画面上で欠けることなく表示させたい場
合、画面の左右両端を例えば黒のような同一色でマスク
表示させることとなり、そのマスク部分を含んだ映像信
号を加工するのに特別な信号処理回路が必要となるた
め、回路構成が複雑なものとなってしまうという不具合
があった。As described above, when it is desired to display the standard type image on the wide screen without missing, the left and right ends of the screen are masked with the same color such as black. Since a special signal processing circuit is required to process the video signal including the portion, there is a problem that the circuit configuration becomes complicated.

【０００６】本発明は上記のような実情に鑑みてなされ
たもので、その目的とするところは、映像信号に対する
複雑な信号処理等を施すことなく、映像信号に基づいて
表示パネルを駆動する駆動回路の側に比較的簡単な回路
を追加するのみで、標準型の映像の両端にマスク部分を
付加してワイド画面上で表示させることが可能な表示装
置を実現することにある。The present invention has been made in view of the above situation, and an object thereof is to drive a display panel based on a video signal without performing complicated signal processing on the video signal. An object of the present invention is to realize a display device capable of displaying on a wide screen by adding mask portions to both ends of a standard type image only by adding a relatively simple circuit to the side of the circuit.

【０００７】[0007]

【課題を解決するための手段】請求項１記載の発明は、
映像をこの映像よりアスペクト比の大きい横長の表示パ
ネルで該映像の左右に配したマスク表示部分と共に表示
させる表示装置において、一水平走査期間における上記
マスク表示部分と映像表示部分とを区分する切換信号を
基に、マスク表示部分の表示タイミング信号と映像表示
部分の表示タイミング信号を作成するタイミング信号作
成手段と、上記マスク表示部分に表示させる同一色信号
を発生する同一色発生手段と、上記表示パネルの全信号
電極に与える信号をサンプリングして保持する保持手段
と、上記マスク表示部分の表示タイミング信号により水
平帰線期間内で上記同一色発生手段で発生させた同一色
信号を一括して上記保持手段で保持させ、上記映像表示
部分の表示タイミング信号により上記保持手段の映像表
示部分にあらためて映像信号を保持させるサンプリング
制御手段とを具備したことを特徴とする。According to the first aspect of the present invention,
In a display device for displaying an image together with a mask display portion arranged on the left and right of the image on a horizontally long display panel having a larger aspect ratio than this image, a switching signal for dividing the mask display portion and the image display portion in one horizontal scanning period. A timing signal generating means for generating a display timing signal for the mask display portion and a display timing signal for the video display portion, a same color generating means for generating the same color signal to be displayed on the mask display portion, and the display panel. Holding means for sampling and holding the signals given to all the signal electrodes, and the same color signal generated by the same color generating means within the horizontal blanking period by the display timing signal of the mask display portion is collectively held. And hold it in the video display portion of the holding means by the display timing signal of the video display portion. Characterized by comprising a sampling control means for holding the video signal.

【０００８】このような構成とすることにより、映像信
号に対する複雑な信号処理等を施すことなく、表示パネ
ルを駆動する駆動回路の側に比較的簡単な回路を追加す
るのみで、標準型の映像の両端にマスク部分を付加して
ワイド画面上で表示させることが可能となる。With such a structure, a standard type image can be obtained by simply adding a relatively simple circuit to the drive circuit for driving the display panel without performing complicated signal processing on the image signal. It becomes possible to add a mask part to both ends of and to display it on a wide screen.

【０００９】請求項２の発明は、上記請求項１記載の発
明において、上記サンプリング制御手段は、上記表示パ
ネルのドットマトリクスの画素配列に対応して上記保持
手段に保持させる映像信号の保持位置を１水平ライン単
位でシフトさせることを特徴とする。According to a second aspect of the present invention, in the first aspect of the invention, the sampling control means sets the holding position of the video signal to be held by the holding means in correspondence with the pixel array of the dot matrix of the display panel. The feature is that shifting is performed in units of one horizontal line.

【００１０】このような構成とすることにより、上記請
求項１記載の発明の作用に加えて、上記表示パネルのド
ットマトリクスの画素配列が１水平ライン毎に交互にず
れているような場合であっても、これに対応して正確に
各信号電極を駆動することができる。With such a structure, in addition to the operation of the present invention described in claim 1, the pixel array of the dot matrix of the display panel is alternately displaced for each horizontal line. However, each signal electrode can be accurately driven correspondingly.

【００１１】[0011]

【発明の実施の形態】以下本発明をアスペクト比９：１
６のワイド画面を有する液晶表示パネルを用いた表示装
置の駆動回路に適用した場合の実施の一形態について図
面を参照して説明する。BEST MODE FOR CARRYING OUT THE INVENTION The aspect ratio of the present invention is 9: 1.
An embodiment when applied to a drive circuit of a display device using a liquid crystal display panel having a wide screen No. 6 will be described with reference to the drawings.

【００１２】図１はその回路構成を示すもので、ここで
は上記液晶表示パネルの信号電極が２４０本あるものと
し、各信号電極Ｘ１〜Ｘ２４０に映像信号を与えるもの
である。FIG. 1 shows the circuit configuration thereof. Here, it is assumed that the liquid crystal display panel has 240 signal electrodes, and a video signal is given to each of the signal electrodes X1 to X240.

【００１３】同図で、１１は映像サンプリング信号遅延
回路、１２はスタート信号遅延回路、１３はビデオ信号
切換制御回路、１４はシフトレジスタ用のクロック発生
回路、１５はサンプリング制御回路、１６はペデスタル
レベル発生回路、１７はシフトレジスタ、１８はサンプ
ルホールド回路、１９は出力アンプ回路である。In the figure, 11 is a video sampling signal delay circuit, 12 is a start signal delay circuit, 13 is a video signal switching control circuit, 14 is a shift register clock generation circuit, 15 is a sampling control circuit, and 16 is a pedestal level. A generation circuit, 17 is a shift register, 18 is a sample hold circuit, and 19 is an output amplifier circuit.

【００１４】図中、シフト方向切換端子２１から入力さ
れた切換信号ＭＯＤＥは、直接及びインバータ２２を介
して反転されて切換信号ＭＯＤＥＢとして上記スタート
信号遅延回路１２に与えられる。また、制御クロック端
子２３から入力された制御クロックＭＣＬＫは、直接及
びインバータ２４を介して反転されて制御クロックＭＣ
ＬＫＢとして上記映像サンプリング信号遅延回路１１、
スタート信号遅延回路１２、及びビデオ信号切換制御回
路１３に与えられる。In the figure, the switching signal MODE input from the shift direction switching terminal 21 is inverted directly and via the inverter 22 and is given to the start signal delay circuit 12 as a switching signal MODEB. In addition, the control clock MCLK input from the control clock terminal 23 is inverted directly and via the inverter 24 to obtain the control clock MCK.
The video sampling signal delay circuit 11 as LKB,
It is given to the start signal delay circuit 12 and the video signal switching control circuit 13.

【００１５】映像サンプリング信号遅延回路１１は、映
像固定用制御端子２５から入力される映像／マスク切換
信号ＳＣＮＴと、上記制御クロックＭＣＬＫ及びその反
転クロックＭＣＬＫＢ、及びライン切換制御端子２６か
らのライン判定信号ＨＳＷを用いて、映像サンプリング
信号ＶＳＰ、選択信号ＳＥＬＥＣＴ、反転制御信号Ｓ
Ｃ、制御クロックＭＣＫ及びその反転クロックＭＣＫＢ
を生成し、映像サンプリング信号ＶＳＰを上記シフトレ
ジスタ１７へ、選択信号ＳＥＬＥＣＴを上記スタート信
号遅延回路１２へ、反転制御信号ＳＣ、制御クロックＭ
ＣＫ及びその反転クロックＭＣＫＢを上記ビデオ信号切
換制御回路１３へそれぞれ送出する。The video sampling signal delay circuit 11 includes a video / mask switching signal SCNT input from the video fixing control terminal 25, the control clock MCLK and its inverted clock MCLKB, and a line determination signal from the line switching control terminal 26. Using HSW, the video sampling signal VSP, the selection signal SELECT, and the inversion control signal S
C, control clock MCK and its inverted clock MCKB
, The video sampling signal VSP to the shift register 17, the selection signal SELECT to the start signal delay circuit 12, the inversion control signal SC and the control clock M.
CK and its inverted clock MCKB are sent to the video signal switching control circuit 13, respectively.

【００１６】スタート信号遅延回路１２は、シフトレジ
スタ用のスタート信号入力端子２７から入力されるスタ
ート信号ＳＲＴと、上記映像サンプリング信号遅延回路
１１からの選択信号ＳＥＬＥＣＴ、上記切換信号ＭＯＤ
Ｅ及びその反転信号ＭＯＤＥＢ、上記制御クロックＭＣ
ＬＫ及びその反転クロックＭＣＬＫＢを用いて、第１の
スタート信号ＳＴ１、第２のスタート信号ＳＴ２、及び
リセット信号ＲＥＳＥＴを生成し、第１のスタート信号
ＳＴ１及び第２のスタート信号ＳＴ２を上記シフトレジ
スタ１７へ、リセット信号ＲＥＳＥＴを上記シフトレジ
スタ用のクロック発生回路１４へそれぞれ送出する。The start signal delay circuit 12 receives the start signal SRT input from the start signal input terminal 27 for the shift register, the selection signal SELECT from the video sampling signal delay circuit 11, and the switching signal MOD.
E and its inverted signal MODEB, the control clock MC
The first start signal ST1, the second start signal ST2, and the reset signal RESET are generated by using LK and its inverted clock MCLKB, and the first start signal ST1 and the second start signal ST2 are transferred to the shift register 17 described above. To the clock generating circuit 14 for the shift register.

【００１７】上記ビデオ信号切換制御回路１３は、上記
映像サンプリング信号遅延回路１１からの反転制御信号
ＳＣ、制御クロックＭＣＫ及びその反転クロックＭＣＫ
Ｂと、後述するプリチャージ制御端子３１からのサンプ
リングクリア信号ＣＬＲ、出力イネーブル端子３０から
の出力イネーブル信号ＯＥ、及びサンプルホールド切換
端子２９からのサンプルホールド切換信号ＨＣＮＴを用
いて、映像切換信号ＶＳＷ、切換信号ＶＨＳＷ，ＶＬＳ
Ｗ、及びマスクサンプリング信号ＢＳＰを生成し、映像
切換信号ＶＳＷをゲート回路２８ａ〜２８ｃへ、切換信
号ＶＨＳＷ，ＶＬＳＷを上記ペデスタルレベル発生回路
１６へ、マスクサンプリング信号ＢＳＰを上記シフトレ
ジスタ１７へそれぞれ送出する。The video signal switching control circuit 13 has an inversion control signal SC from the video sampling signal delay circuit 11, a control clock MCK and its inversion clock MCK.
B, the sampling clear signal CLR from the precharge control terminal 31, which will be described later, the output enable signal OE from the output enable terminal 30, and the sample and hold switching signal HCNT from the sample and hold switching terminal 29. Switching signals VHSW, VLS
W and the mask sampling signal BSP are generated, and the video switching signal VSW is sent to the gate circuits 28a to 28c, the switching signals VHSW and VLSW are sent to the pedestal level generating circuit 16, and the mask sampling signal BSP is sent to the shift register 17. .

【００１８】シフトレジスタ用のクロック発生回路１４
は、上記制御クロックＭＣＬＫ及びその反転クロックＭ
ＣＬＫＢと上記スタート信号遅延回路１２からのリセッ
ト信号ＲＥＳＥＴを用いて動作クロックＣＫ３、その反
転クロックＣＫ３Ｂ、動作クロックＣＫ２、その反転ク
ロックＣＫ２Ｂ、動作クロックＣＫ１、その反転クロッ
クＣＫ１Ｂを生成し、すべてをシフトレジスタ１７へ送
出する。Clock generation circuit 14 for shift register
Is the control clock MCLK and its inverted clock M
CLKB and the reset signal RESET from the start signal delay circuit 12 are used to generate an operation clock CK3, its inverted clock CK3B, an operation clock CK2, its inverted clock CK2B, an operation clock CK1, and its inverted clock CK1B, and all are shift registers. Send to 17.

【００１９】サンプリング制御回路１５は、サンプルホ
ールド切換端子２９からのサンプルホールド切換信号Ｈ
ＣＮＴ、出力イネーブル端子３０からの出力イネーブル
信号ＯＥ、及びプリチャージ制御端子３１からのサンプ
リングクリア信号ＣＬＲを用いて、ゲート制御信号ＵＯ
Ｎ、その反転信号ＵＯＮＢ、ゲート制御信号ＤＯＮ、そ
の反転信号ＤＯＮＢを生成し、サンプルホールド回路１
８へ送出すると共に、上記サンプルホールド切換信号Ｈ
ＣＮＴとその反転信号ＨＣＮＴＢを同じくサンプルホー
ルド回路１８へ、そして、出力イネーブル信号ＯＥとそ
の反転信号ＯＥＢ、サンプリングクリア信号ＣＬＲとそ
の反転信号ＣＬＲＢを出力アンプ回路１９へそれぞれ送
出する。The sampling control circuit 15 has a sample hold switching signal H from the sample hold switching terminal 29.
Using the CNT, the output enable signal OE from the output enable terminal 30, and the sampling clear signal CLR from the precharge control terminal 31, the gate control signal UO
N, its inverted signal UONB, gate control signal DON, and its inverted signal DONB are generated, and the sample hold circuit 1
To the sample hold switching signal H.
Similarly, CNT and its inverted signal HCNTB are sent to the sample hold circuit 18, and the output enable signal OE and its inverted signal OEB, the sampling clear signal CLR and its inverted signal CLRB are sent to the output amplifier circuit 19, respectively.

【００２０】ペデスタルレベル発生回路１６は、画面中
のマスク部分の同一色信号、例えば黒信号を発生するも
のである。すなわち、このペデスタルレベル発生回路１
６において、この駆動回路の電源電圧ＶＤＤＡと同接地
電位ＶＳＳＡとを３つの抵抗Ｒ１〜Ｒ３で抵抗分圧する
もので、抵抗Ｒ１とＲ２の接続点が一端を接地したコン
デンサＣ１の他端と接続されると共にオペアンプ３２の
＋端子に接続される。このオペアンプ３２は、負帰還接
続されると共に、その出力がゲート回路３３ａ〜３３ｃ
を介して黒信号のＲＧＢ各成分として出力されるように
なっており、これらゲート回路３３ａ〜３３ｃは上記ビ
デオ信号切換制御回路１３からの切換信号ＶＨＳＷによ
り開閉制御される。The pedestal level generation circuit 16 is for generating the same color signal of the mask portion in the screen, for example, a black signal. That is, this pedestal level generation circuit 1
6, the power supply voltage VDDA of the drive circuit and the ground potential VSSA are divided by three resistors R1 to R3. The connection point of the resistors R1 and R2 is connected to the other end of the capacitor C1 whose one end is grounded. It is also connected to the + terminal of the operational amplifier 32. The operational amplifier 32 is connected in negative feedback, and its output is gate circuits 33a to 33c.
Are output as RGB components of the black signal through the gate signals 33a to 33c. The gate circuits 33a to 33c are controlled to be opened / closed by the switching signal VHSW from the video signal switching control circuit 13.

【００２１】同様に、上記抵抗Ｒ２とＲ３の接続点が一
端を接地したコンデンサＣ２の他端と接続されると共に
オペアンプ３４の＋端子に接続される。このオペアンプ
３４は、負帰還接続されると共に、その出力がゲート回
路３５ａ〜３５ｃを介して黒信号のＲＧＢ各成分として
出力されるようになっており、これらゲート回路３３ａ
〜３３ｃは上記ビデオ信号切換制御回路１３からの切換
信号ＶＬＳＷにより開閉制御される。Similarly, the connection point of the resistors R2 and R3 is connected to the other end of the capacitor C2 whose one end is grounded, and is also connected to the + terminal of the operational amplifier 34. The operational amplifier 34 is negatively feedback connected, and its output is output as RGB components of a black signal through the gate circuits 35a to 35c.
33c are controlled to be opened / closed by the switching signal VLSW from the video signal switching control circuit 13.

【００２２】しかるに、カラー映像信号を構成するＲＧ
Ｂの各信号Ｖ１〜Ｖ３は、ライン反転映像入力端子３６
〜３８より入力され、上記ビデオ信号切換制御回路１３
からの映像切換信号ＶＳＷにより開閉制御されるゲート
回路２８ａ〜２８ｃを介して、上記ペデスタルレベル発
生回路１６のゲート回路３３ａ〜３３ｃ，３５ａ〜３５
ｃの出力と共に、上記サンプルホールド回路１８に送出
される。However, the RGs forming the color video signal
The respective signals V1 to V3 of B are input to the line inversion video input terminal 36.
~ 38, and the video signal switching control circuit 13
Through the gate circuits 28a to 28c which are controlled to be opened and closed by the video switching signal VSW from the gate circuits 33a to 33c and 35a to 35 of the pedestal level generating circuit 16.
It is sent to the sample hold circuit 18 together with the output of c.

【００２３】シフトレジスタ１７は、液晶表示パネルの
信号電極数に対応して設けられるもので、クロック発生
回路１４からの動作クロックＣＫ３，ＣＫ３Ｂ，ＣＫ
２，ＣＫ２Ｂ，ＣＫ１，ＣＫ１Ｂに基づき、第１のスタ
ート信号ＳＴ１及び第２のスタート信号ＳＴ２のいずれ
かをスタート信号として、映像サンプリング信号ＶＳＰ
またはマスクサンプリング信号ＢＳＰを保持し、その保
持内容をサンプルホールド回路１８に出力する。The shift register 17 is provided corresponding to the number of signal electrodes of the liquid crystal display panel, and the operation clocks CK3, CK3B, CK from the clock generation circuit 14 are provided.
2, CK2B, CK1, CK1B, the video sampling signal VSP using either the first start signal ST1 or the second start signal ST2 as a start signal.
Alternatively, it holds the mask sampling signal BSP and outputs the held contents to the sample hold circuit 18.

【００２４】サンプルホールド回路１８は、シフトレジ
スタ１７と１：１に対応して液晶表示パネルの信号電極
数分だけ設けられるもので、上記シフトレジスタ１７の
保持内容をサンプリングパルスＳＰとしてサンプルホー
ルド切換信号ＨＣＮＴ、及びその反転信号ＨＣＮＴＢに
応じて、ライン反転映像入力端子３６〜３８からゲート
回路２８ａ〜２８ｃを介して送られてきたＲＧＢの各信
号Ｖ１〜Ｖ３、ゲート回路３３ａ〜３３ｃまたは３５ａ
〜３５ｃを介して送られてきた黒信号のいずれかのＲＧ
Ｂ各成分を入力端子ＶＩＮからサンプリングして保持す
る。The sample-hold circuits 18 are provided in a number corresponding to the number of signal electrodes of the liquid crystal display panel in a one-to-one correspondence with the shift register 17. The RGB signals V1 to V3 and the gate circuit 33a to 33c or 35a sent from the line inversion video input terminals 36 to 38 through the gate circuits 28a to 28c according to the HCNT and the inverted signal HCNTB.
RG of the black signal sent via ~ 35c
Each B component is sampled from the input terminal VIN and held.

【００２５】しかるにこの際にサンプルホールド回路１
８に保持された内容は、サンプリング制御回路１５から
のゲート制御信号ＵＯＮ，ＵＯＮＢ，ＤＯＮ，ＤＯＮＢ
により出力端子ＯＵＴから出力アンプ回路１９へ出力さ
れる。At this time, however, the sample hold circuit 1
The contents held in 8 are the gate control signals UON, UONB, DON, DONB from the sampling control circuit 15.
Is output from the output terminal OUT to the output amplifier circuit 19.

【００２６】出力アンプ回路１９は、上記サンプルホー
ルド回路１８と１：１に対応して設けられるもので、上
記サンプリング制御回路１５からの出力イネーブル信号
ＯＥとその反転信号ＯＥＢ、サンプリングクリア信号Ｃ
ＬＲとその反転信号ＣＬＲＢ、出力電流設定端子３９か
ら入力される出力設定電圧ＶＢを電圧ＶＤＤＡでＰＮＰ
タイプのＦＥＴ４０により調整した電圧Ｖｂに基づき、
入力端子ＩＮから入力した上記サンプルホールド回路１
８の保持内容に対応した所定の電圧を液晶表示パネルの
各信号電極Ｘ２４０〜Ｘ１に印加する。The output amplifier circuit 19 is provided in a one-to-one correspondence with the sample hold circuit 18, and the output enable signal OE from the sampling control circuit 15 and its inverted signal OEB and the sampling clear signal C are provided.
The LR, its inverted signal CLRB, and the output setting voltage VB input from the output current setting terminal 39 are PNP at the voltage VDDA.
Based on the voltage Vb adjusted by the type FET 40,
The sample hold circuit 1 input from the input terminal IN
A predetermined voltage corresponding to the held contents of No. 8 is applied to each of the signal electrodes X240 to X1 of the liquid crystal display panel.

【００２７】なお、図２は上記図１の各端子名とその内
容を一覧表示したものである。次に上記のような回路構
成における動作について説明する。上述した如くアスペ
クト比９：１６を有する液晶表示パネルにアスペクト比
３：４の標準型の映像を欠けることなく表示させる場
合、画面の左右両端のそれぞれ１／８、すなわち上記信
号電極Ｘ２４０〜Ｘ１中のＸ２４０〜Ｘ２１１，Ｘ３０
〜Ｘ１に対応する画素部分を黒信号を用いてマスク表示
させることになる。FIG. 2 shows a list of the terminal names and their contents shown in FIG. Next, the operation of the above circuit configuration will be described. As described above, in order to display a standard type image having an aspect ratio of 3: 4 on a liquid crystal display panel having an aspect ratio of 9:16 without missing, 1/8 of each of the left and right ends of the screen, that is, among the signal electrodes X240 to X1. X240 to X211, X30
The pixel portion corresponding to X1 is mask-displayed using the black signal.

【００２８】図３（１）は復号同期信号Ｃ−ＳＹＮＣ中
の水平同期信号Ｈ−ＳＹＮＣを示すものであり、この水
平同期信号Ｈ−ＳＹＮＣに同期して図３（６）に示す映
像／マスク切換信号ＳＣＮＴが映像固定用制御端子２５
から映像サンプリング信号遅延回路１１に、図３（２）
に示すスタート信号ＳＲＴがスタート信号入力端子２７
からスタート信号遅延回路１２に、それぞれ与えられて
いる。FIG. 3 (1) shows the horizontal synchronizing signal H-SYNC in the decoded synchronizing signal C-SYNC, and the video / mask shown in FIG. 3 (6) in synchronization with this horizontal synchronizing signal H-SYNC. The switching signal SCNT is the video fixing control terminal 25.
3 to the video sampling signal delay circuit 11 shown in FIG.
The start signal SRT shown in FIG.
To the start signal delay circuit 12 respectively.

【００２９】水平帰線期間中では、映像／マスク切換信
号ＳＣＮＴは図示する如く“Ｌ”レベルとなっており、
ライン切換制御端子２６を介して映像サンプリング信号
遅延回路１１に与えられるライン判定信号ＨＳＷが図３
（７）に示すように立下がるタイミングから、サンプリ
ングクリア信号ＣＬＲが図３（４）に示すように立ち下
がるタイミングにかけて、ビデオ信号切換制御回路１３
内でマスクサンプリング信号ＢＳＰが発生され、これが
シフトレジスタ１７に送出される。During the horizontal blanking period, the video / mask switching signal SCNT is at the "L" level as shown in the figure,
The line determination signal HSW given to the video sampling signal delay circuit 11 via the line switching control terminal 26 is shown in FIG.
From the timing of the fall as shown in (7) to the timing of the sampling clear signal CLR as shown in FIG. 3 (4), the video signal switching control circuit 13
A mask sampling signal BSP is generated therein and is sent to the shift register 17.

【００３０】シフトレジスタ１７では、このマスクサン
プリング信号ＢＳＰを全シフト位置で保持し、クロック
発生回路１４からの動作クロックＣＫ３，ＣＫ３Ｂ，Ｃ
Ｋ２，ＣＫ２Ｂ，ＣＫ１，ＣＫ１Ｂに基づいてサンプリ
ングパルスＳＰとしてサンプルホールド回路１８に出力
する。サンプルホールド回路１８では、このサンプリン
グパルスＳＰに対応して入力端子ＶＩＮに与えられる信
号をそれぞれ一括してサンプリングして保持する。The shift register 17 holds the mask sampling signal BSP at all shift positions, and the operation clocks CK3, CK3B, C from the clock generating circuit 14 are held.
Based on K2, CK2B, CK1, and CK1B, the sampling pulse SP is output to the sample hold circuit 18. The sample and hold circuit 18 collectively samples and holds the signals applied to the input terminal VIN corresponding to the sampling pulse SP.

【００３１】このとき、ビデオ信号切換制御回路１３の
出力する映像切換信号ＶＳＷは“Ｌ”レベル、切換信号
ＶＨＳＷまたはＶＬＳＷのいずれか一方が“Ｈ”レベル
となっているので、オペアンプ３２または３４で作成さ
れた黒信号のＲＧＢ各成分がゲート回路３３ａ〜３３ｃ
または３５ａ〜３５ｃを介して全サンプルホールド回路
１８の各入力端子ＶＩＮに与えられ、サンプリングされ
て保持されることとなる。At this time, the video switching signal VSW output from the video signal switching control circuit 13 is at "L" level, and one of the switching signals VHSW and VLSW is at "H" level, so that the operational amplifier 32 or 34 is used. The RGB components of the created black signal are gate circuits 33a to 33c.
Alternatively, it is given to each input terminal VIN of all the sample hold circuits 18 via 35a to 35c, sampled and held.

【００３２】また、上記スタート信号ＳＲＴも上述した
如くスタート信号遅延回路１２に入力されるため、この
スタート信号遅延回路１２から第１のスタート信号ＳＴ
１または第２のスタート信号ＳＴ２が発生されてシフト
レジスタ１７に送出され、シフトレジスタ１７のシフト
動作が開始される。このとき、映像／マスク切換信号Ｓ
Ｃは“Ｌ”レベルであるのでシフトレジスタ１７からサ
ンプルホールド回路１８へはサンプリングパルスＳＰが
出力されず、シフトレジスタ１７は空シフトを行なう。
この空シフトした量だけ黒信号によるマスク表示部分と
なる。Since the start signal SRT is also input to the start signal delay circuit 12 as described above, the start signal delay circuit 12 outputs the first start signal ST.
The first or second start signal ST2 is generated and sent to the shift register 17, and the shift operation of the shift register 17 is started. At this time, the video / mask switching signal S
Since C is at "L" level, the sampling pulse SP is not output from the shift register 17 to the sample hold circuit 18, and the shift register 17 performs an empty shift.
The mask display portion by the black signal corresponds to the amount of the blank shift.

【００３３】次に水平帰線期間から映像表示期間となる
と、映像／マスク切換信号ＳＣＮＴが“Ｌ”レベルから
“Ｈ”レベルへと変化し、これに合わせて映像サンプリ
ング信号遅延回路１１からの映像サンプリング信号ＶＳ
Ｐが表示開始のタイミングで“Ｈ”レベルとなってシフ
トレジスタ１７へ送られ、シフトレジスタ１７は空シフ
トを終える。Next, from the horizontal blanking period to the video display period, the video / mask switching signal SCNT changes from the "L" level to the "H" level, and in accordance with this, the video from the video sampling signal delay circuit 11 Sampling signal VS
At the display start timing, P becomes "H" level and is sent to the shift register 17, and the shift register 17 finishes the empty shift.

【００３４】以後、映像表示期間が終了するまでの間、
シフトレジスタ１７からサンプルホールド回路１８へサ
ンプリングパルスＳＰが順次送られることで、サンプル
ホールド回路１８では上記水平帰線期間中にサンプリン
グした黒信号のＲＧＢ各成分の上に、カラー映像信号の
ＲＧＢ成分を上書きしてサンプリング、保持する。Thereafter, until the video display period ends,
By sequentially sending the sampling pulse SP from the shift register 17 to the sample hold circuit 18, the sample hold circuit 18 puts the RGB components of the color video signal on the RGB components of the black signal sampled during the horizontal blanking period. Overwrite, sample, and retain.

【００３５】そして、映像表示期間が終了すると、再び
映像／マスク切換信号ＳＣＮＴが“Ｈ”レベルから
“Ｌ”レベルへと変化し、これに合わせて映像サンプリ
ング信号遅延回路１１からの映像サンプリング信号ＶＳ
Ｐが映像表示期間の終了のタイミングで“Ｌ”レベルと
なるため、シフトレジスタ１７はサンプルホールド回路
１８へのサンプリングパルスＳＰの出力を停止する。し
たがって、これ以後の期間に対応するサンプルホールド
回路１８は始めの水平帰線期間中にサンプリングした黒
信号のＲＧＢ各成分を保持したままとなる。When the video display period ends, the video / mask switching signal SCNT again changes from the "H" level to the "L" level, and the video sampling signal VS from the video sampling signal delay circuit 11 is correspondingly changed.
Since P becomes “L” level at the timing of the end of the video display period, the shift register 17 stops the output of the sampling pulse SP to the sample hold circuit 18. Therefore, the sample and hold circuit 18 corresponding to the period after this is still holding the RGB components of the black signal sampled during the first horizontal blanking period.

【００３６】こうして全サンプルホールド回路１８にサ
ンプリングされ、保持されている内容に基づいて出力ア
ンプ回路１９が全信号電極Ｘ２４０〜Ｘ１を駆動するこ
とにより、液晶表示パネルではその左右両端部分、すな
わち信号電極Ｘ２４０〜Ｘ２１１，Ｘ３０〜Ｘ１に該当
する領域部分がマスク表示部分として黒一色で表示さ
れ、中央の信号電極Ｘ２１０〜Ｘ３１に該当する領域部
分で映像が表示されることとなる。In this way, the output amplifier circuit 19 drives all the signal electrodes X240 to X1 based on the contents sampled and held by the all sample and hold circuit 18, so that in the liquid crystal display panel, the left and right ends thereof, that is, the signal electrodes. Area portions corresponding to X240 to X211 and X30 to X1 are displayed in black as a mask display portion, and an image is displayed in the area portions corresponding to the central signal electrodes X210 to X31.

【００３７】なお、実際の液晶表示パネルでは、より自
然な画素配列となるように図４に示す如く１水平ライン
毎に奇数ラインと偶数ラインとでＲＧＢの各画素が１．
５画素分ずつ交互にずらして構成されている。In an actual liquid crystal display panel, each pixel of RGB is set to 1. in odd lines and even lines in every horizontal line as shown in FIG. 4 so as to have a more natural pixel arrangement.
It is configured to be alternately shifted by 5 pixels.

【００３８】したがって、図中にハッチングで示すマス
ク表示部分と、映像表示部分との境界は、０．５画素分
ずつずらすのが自然であるので、このライン単位の切換
えをライン切換制御端子２６からのライン判定信号ＨＳ
Ｗに基づいて映像サンプリング信号遅延回路１１及びビ
デオ信号切換制御回路１３が行なうものである。Therefore, since it is natural to shift the boundary between the mask display portion and the video display portion, which are hatched in the figure, by 0.5 pixels, this line unit switching is performed from the line switching control terminal 26. Line determination signal HS
This is performed by the video sampling signal delay circuit 11 and the video signal switching control circuit 13 based on W.

【００３９】なお上記実施の形態では、表示パネルとし
て液晶表示パネルを用いた場合を例に説明したが、本発
明はこれに限ることなく、ドットマトリクスタイプの表
示パネルであれば、他のＰＤＰ（プラズマ・ディスプレ
イ・パネル）等にも適用可能であることは言うまでもな
い。その他、本発明はその要旨を逸脱しない範囲内で種
々変形して実施することが可能である。In the above embodiment, the case where the liquid crystal display panel is used as the display panel has been described as an example, but the present invention is not limited to this, and any other PDP (dot matrix type) display panel can be used. It goes without saying that it is also applicable to plasma display panels, etc. In addition, the present invention can be variously modified and implemented without departing from the gist thereof.

【００４０】[0040]

【発明の効果】請求項１記載の発明によれば、映像信号
に対する複雑な信号処理等を施すことなく、表示パネル
を駆動する駆動回路の側に比較的簡単な回路を追加する
のみで、標準型の映像の両端にマスク部分を付加してワ
イド画面上で表示させることが可能となる。According to the first aspect of the present invention, it is possible to add a relatively simple circuit to the side of the drive circuit for driving the display panel without performing complicated signal processing on the video signal. It becomes possible to display a wide screen by adding mask parts to both ends of the mold image.

【００４１】請求項２の発明によれば、上記請求項１記
載の発明の効果に加えて、上記表示パネルのドットマト
リクスの画素配列が１水平ライン毎に交互にずれている
ような場合であっても、これに対応して正確に各信号電
極を駆動することができる。According to the second aspect of the invention, in addition to the effect of the first aspect of the invention, the pixel array of the dot matrix of the display panel is alternately shifted every horizontal line. However, each signal electrode can be accurately driven correspondingly.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施の一形態に係る回路構成を示すブ
ロック図。FIG. 1 is a block diagram showing a circuit configuration according to an embodiment of the present invention.

【図２】図１の各端子名とその内容を一覧表示する図。FIG. 2 is a view showing a list of terminal names and their contents shown in FIG.

【図３】同実施の形態に係る各信号波形を示すタイミン
グチャート。FIG. 3 is a timing chart showing each signal waveform according to the same embodiment.

【図４】同実施の形態に係る画素の配列構成を示す図。FIG. 4 is a diagram showing an array configuration of pixels according to the same embodiment.

【符号の説明】[Explanation of symbols]

１１…映像サンプリング信号遅延回路 １２…スタート信号遅延回路 １３…ビデオ信号切換制御回路 １４…クロック発生回路 １５…サンプリング制御回路 １６…ペデスタルレベル発生回路 １７…シフトレジスタ １８…サンプルホールド回路 １９…出力アンプ回路 ２１…シフト方向切換端子（ＭＯＤＥ） ２２，２４…インバータ ２３…制御クロック端子（ＭＣＬＫ） ２５…映像固定用制御端子（ＳＣＮＴ） ２６…ライン切換制御端子（ＨＳＷ） ２７…スタート信号入力端子（ＳＲＴ） ２８ａ〜２８ｃ，３３ａ〜３３ｃ，３５ａ〜３５ｃ…ゲ
ート回路 ２９…サンプルホールド切換端子（ＨＣＮＴ） ３０…出力イネーブル端子（ＯＥ） ３１…プリチャージ制御端子（ＣＬＲ） ３２，３４…オペアンプ ３６〜３８…ライン反転映像入力端子（Ｖ１〜Ｖ３） ３９…出力電流設定端子（ＶＢ） ４０…ＦＥＴ11 ... Video sampling signal delay circuit 12 ... Start signal delay circuit 13 ... Video signal switching control circuit 14 ... Clock generation circuit 15 ... Sampling control circuit 16 ... Pedestal level generation circuit 17 ... Shift register 18 ... Sample hold circuit 19 ... Output amplifier circuit 21 ... Shift direction switching terminal (MODE) 22, 24 ... Inverter 23 ... Control clock terminal (MCLK) 25 ... Image fixing control terminal (SCNT) 26 ... Line switching control terminal (HSW) 27 ... Start signal input terminal (SRT) 28a to 28c, 33a to 33c, 35a to 35c ... Gate circuit 29 ... Sample hold switching terminal (HCNT) 30 ... Output enable terminal (OE) 31 ... Precharge control terminal (CLR) 32, 34 ... Operational amplifier 36-38 ... Line Reverse video input terminal (V1~V3) 39 ... Output current setting terminal (VB) 40 ... FET

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 映像をこの映像よりアスペクト比の大き
い横長の表示パネルで該映像の左右に配したマスク表示
部分と共に表示させる表示装置において、 一水平走査期間における上記マスク表示部分と映像表示
部分とを区分する切換信号を基に、マスク表示部分の表
示タイミング信号と映像表示部分の表示タイミング信号
を作成するタイミング信号作成手段と、 上記マスク表示部分に表示させる同一色信号を発生する
同一色発生手段と、 上記表示パネルの全信号電極に与える信号をサンプリン
グして保持する保持手段と、 上記マスク表示部分の表示タイミング信号により水平帰
線期間内で上記同一色発生手段で発生させた同一色信号
を一括して上記保持手段で保持させ、上記映像表示部分
の表示タイミング信号により上記保持手段の映像表示部
分にあらためて映像信号を保持させるサンプリング制御
手段とを具備したことを特徴とする表示装置。1. A display device for displaying an image together with a mask display part arranged on the left and right of the image on a horizontally long display panel having a larger aspect ratio than the image, wherein the mask display part and the image display part in one horizontal scanning period. Timing signal generating means for generating a display timing signal for the mask display portion and a display timing signal for the video display portion based on a switching signal for distinguishing the same, and a same color generating means for generating the same color signal to be displayed on the mask display portion. Holding means for sampling and holding the signals given to all the signal electrodes of the display panel, and the same color signal generated by the same color generating means within the horizontal blanking period by the display timing signal of the mask display portion. The image is displayed on the holding means by the display timing signal of the video display portion. Display device being characterized in that comprising a sampling control means for holding anew video signal portion. 【請求項２】 上記サンプリング制御手段は、上記表示
パネルのドットマトリクスの画素配列に対応して上記保
持手段に保持させる映像信号の保持位置を１水平ライン
単位でシフトさせることを特徴とする請求項１記載の表
示装置。2. The sampling control means shifts a holding position of a video signal held by the holding means in units of one horizontal line corresponding to a pixel array of a dot matrix of the display panel. 1. The display device according to 1.