JPS6267838A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPS6267838A JPS6267838A JP20792385A JP20792385A JPS6267838A JP S6267838 A JPS6267838 A JP S6267838A JP 20792385 A JP20792385 A JP 20792385A JP 20792385 A JP20792385 A JP 20792385A JP S6267838 A JPS6267838 A JP S6267838A
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に高耐圧ＩＣ
における下層配線と上層配線間の層間絶縁膜を形成する
方法の改良に係る。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a method for manufacturing a semiconductor device, and particularly to a method for manufacturing a semiconductor device.
The present invention relates to an improvement in a method of forming an interlayer insulating film between a lower layer wiring and an upper layer wiring.
〔発明の技術的背景およびその問題点）従来、多層配線
構造の半導体装置における５ｉＯｚ膜等の層間絶縁膜は
ＣＶＤ法（ＣｈｅｌｉＣａｌｖａｐｏｒ ｄｅＤＯ３ｉ
ｔｉｏｎ ＞により形成されている。[Technical Background of the Invention and Problems Therewith] Conventionally, interlayer insulating films such as 5iOz films in semiconductor devices with multilayer wiring structures have been produced using the CVD method (Cheli Calvapor de DO3i).
tion>.
しかし、ＣＶＤ法による５ｉＱ２膜は熱酸化により形成
された５ｉ０２膜に比較して絶縁耐圧が低く、誘電率も
高い。即ち、絶縁耐圧は熱酸化Ｓ ｉ ０２１１１テロ
、８〜９．０ ＭＶ／ｃａ＋１’アロ（７）Ｉｃ対し、
ＣＶＤ−３ｉ０２膜ｒは５ ＭＶ／ａ＋＋、また誘電率
は熱酸化５ｉ０２１１１で３．２であるのに対し、ＣＶ
Ｄ−３ｉ０２膜では４．４〜４．６である。このため、
高い層間耐圧が要求される高耐圧ＩＣでは各配線層間に
充分な耐圧が得られず、また配線間の容量が大きくなる
ため回路動作の速度が遅くなる問題があった。しかも、
ピンホール等の問題も加わるため、実効的な絶縁耐圧お
よび信頼性は更に低くなってしまう。However, the 5iQ2 film formed by the CVD method has a lower dielectric strength voltage and higher dielectric constant than the 5i02 film formed by thermal oxidation. That is, the dielectric strength voltage is thermal oxidation S i 02111 telo, 8 to 9.0 MV/ca + 1' allo (7) Ic,
The CVD-3i02 film r has a dielectric constant of 5 MV/a++, and the dielectric constant is 3.2 for thermally oxidized 5i02111, while the CVD
For the D-3i02 film, it is 4.4 to 4.6. For this reason,
In high-voltage ICs that require a high interlayer breakdown voltage, there is a problem in that sufficient breakdown voltage cannot be obtained between each wiring layer, and the capacitance between wirings becomes large, resulting in a slow circuit operation speed. Moreover,
Since problems such as pinholes are also added, the effective dielectric strength and reliability are further lowered.
この問題を回避するために、層間絶縁膜に用いるＣＶＤ
−８ｉ０２膜の膜厚を厚くする方法がとられている。し
かし、この゛場合には表面の段差が増大するため、その
上に形成される配線に段切れが発生し易いという別の問
題を生じていた。In order to avoid this problem, CVD is used for interlayer insulation film.
A method has been taken to increase the thickness of the -8i02 film. However, in this case, since the level difference on the surface increases, another problem arises in that a level difference is likely to occur in the wiring formed thereon.
本発明は上記事情に鑑みてなされたもので、多層配線構
造の半導体装置において、層間絶縁膜の膜厚を増大する
ことなく配線層間の絶縁耐圧を向上すると同時に、配線
層間の容量を低減して回路の動作速度を向上することを
目的とするものである。The present invention has been made in view of the above circumstances, and it is possible to improve the dielectric strength voltage between wiring layers without increasing the thickness of the interlayer insulating film and reduce the capacitance between the wiring layers in a semiconductor device with a multilayer wiring structure. The purpose is to improve the operating speed of the circuit.
本発明による半導体装置の製造方法は、トランジスタ等
の能動素子を構成する不純物領域が形成された半導体基
板表面に熱酸化膜を形成する工程と、咳熱激化躾に必要
なコンタクトホールを開孔した後、高融点配線材料の堆
積およびパターンニングを行なって第一の配線層を形成
する工程と、該第一の配線層を覆う多結晶または非晶質
シリコン層を形成する工程と、該多結晶または非晶質シ
リコン層を熱酸化することにより、これをその全膜厚に
１って酸化シリコンに転化する工程と、この酸化シリコ
ン膜上に第二の配線層を形成する工程とを具備したこと
を特徴とするものである。The method for manufacturing a semiconductor device according to the present invention includes a step of forming a thermal oxide film on the surface of a semiconductor substrate on which an impurity region constituting an active element such as a transistor is formed, and forming a contact hole necessary for cough heat aggravation control. After that, a step of depositing and patterning a high-melting point wiring material to form a first wiring layer, a step of forming a polycrystalline or amorphous silicon layer covering the first wiring layer, and a step of forming a polycrystalline or amorphous silicon layer covering the first wiring layer; Alternatively, the method includes the steps of thermally oxidizing the amorphous silicon layer to convert the entire thickness of the amorphous silicon layer into silicon oxide, and forming a second wiring layer on the silicon oxide film. It is characterized by this.
上記のように、本発明は層間絶縁膜としての８１０２膜
をＣＶＤ法で形成するのではなく、ＣＶＤ法で堆積形成
された多結晶シリコン膜の熱酸化で形成することを要点
とするものである。その場合の熱酸化法としては、水素
燃焼法による熱酸化あるいはスチーム酸化等を用いるこ
とができる。また、層間絶縁膜下の第一の配線層を形成
するための高融点配線材料としては、多結晶シリコン、
ポリサイドまたはシリサイドを用いることができる。As mentioned above, the main point of the present invention is that the 8102 film as an interlayer insulating film is not formed by the CVD method, but by thermal oxidation of a polycrystalline silicon film deposited by the CVD method. . As the thermal oxidation method in that case, thermal oxidation using a hydrogen combustion method, steam oxidation, or the like can be used. In addition, high melting point wiring materials for forming the first wiring layer under the interlayer insulating film include polycrystalline silicon,
Polycide or silicide can be used.
ＣＶＤ法で形成された膜は密度が比較的小さく、これが
ＣＶＤ−８ｉ ０２ ｉｌｌによる従来の層間絶縁膜の
耐圧が不十分である大きな理由になっている。A film formed by the CVD method has a relatively low density, and this is a major reason why the withstand voltage of the conventional interlayer insulating film formed by CVD-8i 02 ill is insufficient.
これに対し、本発明ではＣＶＤ法により形成された多結
晶シリコン膜を熱酸化して層間絶縁膜を形成するから、
熱酸化の際の堆積膨張により結晶粒界の隙間が埋められ
、単結晶シリコン層を熱酸化して形成したものと同様の
物性をもったＳｉＯ２躾が得られる。従って、本発明に
より多層配線構造の半導体装置を製造すれば、配線層間
の絶縁耐圧を向上し、且つ配＃１ＩＩＩ１間の容量を低
減することができる。In contrast, in the present invention, the interlayer insulating film is formed by thermally oxidizing the polycrystalline silicon film formed by the CVD method.
The gaps between grain boundaries are filled by the expansion of the deposit during thermal oxidation, and a SiO2 layer having physical properties similar to those formed by thermally oxidizing a single crystal silicon layer is obtained. Therefore, by manufacturing a semiconductor device with a multilayer wiring structure according to the present invention, it is possible to improve the dielectric breakdown voltage between wiring layers and reduce the capacitance between wiring #1III1.
なお、熱酸化時の堆積膨張により膜厚が増大するから、
膜厚の増大を見越して多結晶シリコン膜の膜厚を設定す
る。その場合、最終的な膜厚が最大で従来のＣＶＤ−８
ｉ０２膜と同じ膜厚でも耐圧的には充分であるから、Ｍ
間絶縁膜表面のａ差増大を回避でき、その上に段切れを
生じることなく配線を形成することができる。Note that the film thickness increases due to deposition expansion during thermal oxidation, so
The thickness of the polycrystalline silicon film is set in anticipation of an increase in film thickness. In that case, the final film thickness is the maximum of conventional CVD-8
Since the same film thickness as the i02 film is sufficient in terms of pressure resistance, M
It is possible to avoid an increase in the a difference on the surface of the interlayer insulating film, and it is possible to form wiring thereon without creating a step break.
以下、高耐圧ＮＰＮトランジスタにおけるベース接合上
のフィールドプレート電極配線を第一層配線とし、エミ
ッタ電極等の端子電極配線を第二層配線とした多層配線
構造に本発明を適用した一実施例を説明する。An embodiment in which the present invention is applied to a multilayer wiring structure in which the field plate electrode wiring on the base junction of a high voltage NPN transistor is the first layer wiring and the terminal electrode wiring such as the emitter electrode is the second layer wiring will be described below. do.
■ まず、シリコン基板にＮ型コレクタ領域１、Ｐ型ベ
ース領域２および図示しないＮ＋型エミッタ領域等、Ｎ
ＰＮトランジスタの各不純物領域を形成した債、この基
板表面を熱酸化することにより膜厚１１ＩＲのフィール
ド酸化膜３を形成する。続いて、高融点配線材料として
膜厚ｏ、５ＩＩＲの第一の多結晶シリコン層を堆積した
後、該多結晶シリコン層をパターンニングすることによ
り、コレクタ・ベース接合部上にフィールドプレート電
極４を形成する（第１図（Ａ）図示）。■ First, an N type collector region 1, a P type base region 2, an N+ type emitter region (not shown), etc. are formed on a silicon substrate.
After forming each impurity region of the PN transistor, the surface of the substrate is thermally oxidized to form a field oxide film 3 having a thickness of 11IR. Subsequently, after depositing a first polycrystalline silicon layer with a film thickness of o and 5IIR as a high melting point wiring material, the field plate electrode 4 is formed on the collector-base junction by patterning the polycrystalline silicon layer. (Illustrated in FIG. 1(A)).
■ 次に、膜厚０．５ ＪＪ！ｎの第二の多結晶シリコ
ン層５を堆積した後（第１図（Ｂ）図示）、熱酸化を行
なうことにより該多結晶シリコン層５を全膜厚に亙って
Ｓ ｉ ０２に転化する。その際の堆積膨張により、膜
厚１ｐｎのＳ ｉ ０２膜６が形成される（第１図（Ｃ
）図示）。■ Next, the film thickness is 0.5 JJ! After depositing the second polycrystalline silicon layer 5 of n (as shown in FIG. 1B), the entire thickness of the polycrystalline silicon layer 5 is converted into S i 02 by thermal oxidation. . Due to the deposition expansion at that time, a SiO2 film 6 with a film thickness of 1 pn is formed (Fig. 1(C)
).
■ 次に、必要なコンタクトホールを開孔した後、第二
の配線層としての八２の蒸着およびパターンニングを行
なうことにより、エミッタ電極、ベース電極、コレクタ
電極等のへ２配線７を形成する（第１図（Ｄ）図示）。■ Next, after opening the necessary contact holes, the second wiring layer 72 is deposited and patterned to form the second wiring layer 7 for the emitter electrode, base electrode, collector electrode, etc. (Illustrated in FIG. 1(D)).
上記実施例における第一の配線層としてのフィールドプ
レート電極４は、逆バイアスが印加されたコレクタ・ベ
ース接合付近のコレクタ領！！１内に形成される空乏層
を表面付近で広げ、耐圧を向上するために設けられてい
るから、このフィールドプレート電極には大きな負電圧
が加わる。他方、コレクタ電極には正の電圧が印加され
るから、コレクタ電極としてのＡＲ配線７とフィールド
プレート電極４とを絶縁する層間絶縁ＷＡ６には大きな
電界が印加されるようになる。この場合、膜厚１−の層
間絶縁膜６を従来のＣＶＤ−８ｉ○２＋１１で形成した
とすれば、その絶縁耐圧は５００■にすぎない。これに
対し、上記実施例によれば６００■以上と従来の１．２
倍以上の絶縁耐圧を得ることができる。なお、シリコン
単結晶を熱酸化して形成した５ｉＱ２膜の絶縁耐圧は、
膜厚１−で６８０■以上であるから、上記実施例におけ
るＦｒＩ間絶縁股６の耐圧はこれよりも若干劣る程度で
ある。The field plate electrode 4 as the first wiring layer in the above embodiment is a collector region near the collector-base junction to which a reverse bias is applied! ! Since the field plate electrode is provided to expand the depletion layer formed in the field plate near the surface and improve the withstand voltage, a large negative voltage is applied to this field plate electrode. On the other hand, since a positive voltage is applied to the collector electrode, a large electric field is applied to the interlayer insulation WA6 that insulates the AR wiring 7 serving as the collector electrode and the field plate electrode 4. In this case, if the interlayer insulating film 6 with a thickness of 1- is formed using the conventional CVD-8i2+11, its dielectric strength voltage is only 500. On the other hand, according to the above embodiment, it is 600 or more, which is 1.2
It is possible to obtain more than double the dielectric strength voltage. The dielectric breakdown voltage of the 5iQ2 film formed by thermally oxidizing silicon single crystal is:
Since the film thickness is 680 .ANG. or more at a film thickness of 1.degree., the withstand voltage of the FrI insulation crotch 6 in the above embodiment is slightly inferior to this.
また、熱酸化ＳｉＯ２膜からなる層間絶縁ｆｆ１６は従
来のＣＶＤ−８ｉ ０２ Ｉ！よりも誘電率が小ざく、
配線層４，７間の容量を従来の３／４に低減できるから
、動作速度も向上する。Furthermore, the interlayer insulation ff16 made of a thermally oxidized SiO2 film is a conventional CVD-8i 02 I! The dielectric constant is smaller than
Since the capacitance between the wiring layers 4 and 7 can be reduced to 3/4 of the conventional value, the operating speed is also improved.
加えて、上記実施例における製造工程は、従来のＣＶＤ
−３ｉ ０２ Ｍｌ形成およびそのアニールの二工程を
、ＣＶＤによる多結晶シリコン層形成および熱酸化の二
工程に置換えただけと考えることができ、従って従来よ
りも工程が増えることはない。In addition, the manufacturing process in the above example is a conventional CVD process.
It can be considered that the two steps of -3i 02 Ml formation and its annealing are simply replaced with the two steps of forming a polycrystalline silicon layer by CVD and thermal oxidation, so there is no increase in the number of steps compared to the conventional method.
なお、上記実施例のみならず、本発明は層間絶縁膜を必
要とする全ての半導体装置の製造に適用することが可能
であり、高融点配線材料としてはポリサイドまたはシリ
サイド等を用いてもよい。Note that the present invention can be applied not only to the above-mentioned embodiments but also to the manufacture of all semiconductor devices requiring an interlayer insulating film, and polycide, silicide, or the like may be used as the high melting point wiring material.
また、第二の多結晶シリコン１５を非晶質シリコン層に
置き換えてもよい。Further, the second polycrystalline silicon 15 may be replaced with an amorphous silicon layer.
（発明の効果〕
以上詳述したように、本発明によれば多層配線構造の半
導体装置を製造する際、眉間絶縁膜の膜厚を増大するこ
となく配線層間の絶縁耐圧を向上すると同時に、配線層
間の容量を低減して回路の動作速度を向上できる等、顕
著な効果が得られるものである。(Effects of the Invention) As described in detail above, according to the present invention, when manufacturing a semiconductor device with a multilayer wiring structure, it is possible to improve the dielectric strength voltage between wiring layers without increasing the thickness of the glabella insulating film, and at the same time Remarkable effects can be obtained, such as reducing the interlayer capacitance and improving the operating speed of the circuit.
第１図（Ａ）〜（Ｄ）は本発明の一実施例における製造
工程を順を追って示す断面図である。
１・・・Ｎ型コレクタ領域、２・・・Ｐ型ベース領域、
３・・・熱酸化Ｓ ｉ ０２ ｉｌｌ、 ４・・・フィ
ールドプレート電極、５・・・多結晶シリコン１穫、６
・・・５１０２層間絶縁膜、７・・・Ａλ配線層FIGS. 1(A) to 1(D) are sectional views sequentially showing manufacturing steps in an embodiment of the present invention. 1... N type collector region, 2... P type base region,
3... Thermal oxidation S i 02 ill, 4... Field plate electrode, 5... Polycrystalline silicon 1 harvest, 6
...5102 interlayer insulating film, 7...Aλ wiring layer
Claims (1)
表面に熱酸化膜を形成する工程と、該熱酸化膜に必要な
コンタクトホールを開孔した後、高融点配線材料の堆積
およびパターンニングを行なつて第一の配線層を形成す
る工程と、該第一の配線層を覆う多結晶または非晶質シ
リコン層を形成する工程と、該多結晶または非晶質シリ
コン層を熱酸化することにより、これをその全膜厚に亙
って酸化シリコンに転化する工程と、この酸化シリコン
膜上に第二の配線層を形成する工程とを具備したことを
特徴とする半導体装置の製造方法。After forming a thermal oxide film on the surface of the semiconductor substrate on which impurity regions constituting active elements are formed and forming the necessary contact holes in the thermal oxide film, deposition and patterning of a high melting point wiring material are performed. a step of forming a first wiring layer, a step of forming a polycrystalline or amorphous silicon layer covering the first wiring layer, and a step of thermally oxidizing the polycrystalline or amorphous silicon layer. A method for manufacturing a semiconductor device, comprising the steps of: converting the silicon oxide film into silicon oxide over its entire thickness; and forming a second wiring layer on the silicon oxide film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20792385A JPS6267838A (en) | 1985-09-20 | 1985-09-20 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20792385A JPS6267838A (en) | 1985-09-20 | 1985-09-20 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6267838A true JPS6267838A (en) | 1987-03-27 |
Family
ID=16547789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20792385A Pending JPS6267838A (en) | 1985-09-20 | 1985-09-20 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6267838A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55166937A (en) * | 1979-06-14 | 1980-12-26 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1985
- 1985-09-20 JP JP20792385A patent/JPS6267838A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55166937A (en) * | 1979-06-14 | 1980-12-26 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
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