JPS6267648A - Processing system for exclusive control instruction - Google Patents
Processing system for exclusive control instructionInfo
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- JPS6267648A JPS6267648A JP20754885A JP20754885A JPS6267648A JP S6267648 A JPS6267648 A JP S6267648A JP 20754885 A JP20754885 A JP 20754885A JP 20754885 A JP20754885 A JP 20754885A JP S6267648 A JPS6267648 A JP S6267648A
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
拡張記憶装置を有する計算機システムの、拡張記憶装置
の記憶領域を使用する排他制御命令の処理方式である。DETAILED DESCRIPTION OF THE INVENTION [Summary] This is a processing method for an exclusive control instruction that uses the storage area of an extended storage device in a computer system having an extended storage device.
拡張記憶装置を複数の処理装置で共用するシステム等に
おいて、拡張記憶装置上の記憶領域を排他的に更新する
手段を提供する命令を設ける。該命令により、拡張記憶
装置上の記憶領域を、排他的共用記憶領域、又は排他的
共用資源の制御領域としての利用を効率よく行うことが
可能になる。In a system or the like in which an extended storage device is shared by a plurality of processing units, an instruction is provided that provides means for exclusively updating a storage area on the extended storage device. This instruction makes it possible to efficiently utilize the storage area on the expanded storage device as an exclusive shared storage area or a control area for exclusive shared resources.
本発明は、主記憶装置の記憶領域を実効的に拡張するた
めの、拡張記憶装置を有する計算機システムにおける、
拡張記憶装置の記憶領域を使用する排他制御命令の処理
方式に関する。The present invention provides a computer system having an expanded storage device for effectively expanding the storage area of a main storage device.
The present invention relates to a processing method for exclusive control instructions that use storage areas of extended storage devices.
いわゆる大規模科学技術計算の需要は益々増大し、超高
速の計算処理機能を有する、ベクトル処理装置等を中心
の処理装置とする計算機システムが使用されている。The demand for so-called large-scale scientific and technical calculations is increasing, and computer systems that have ultra-high-speed calculation processing functions and whose main processing units are vector processing units or the like are being used.
このような超高速計算の対象データは、一般に大量のベ
クトルデータ等であり、そのようなデータを保持して、
高速の計算に対応したデータ供給を行うために、主記憶
装置の記憶容量の拡大がなされているが、なお要求を満
たし得ない場合がある。The target data for such ultra-high-speed calculations is generally a large amount of vector data, etc., and it is necessary to hold such data and
Although the storage capacity of main storage devices has been expanded in order to supply data compatible with high-speed calculations, there are still cases where the demand cannot be met.
そのような大量データ計算の要求に応えるものとして、
主記憶装置を構成する記憶素子より低速ではあるが安価
であり、磁気ディスク装置等に比較すれば格段に高速な
半導体記憶素子等を使用して記憶装置を構成し、いわゆ
る拡張記憶装置として使用することにより、主記憶装置
の容量不足を補う方式が採用されている。In order to meet the demands of such large data calculations,
A storage device is constructed using a semiconductor storage device, etc., which is slower but cheaper than the storage element that makes up the main storage device, and is much faster than a magnetic disk device, etc., and is used as a so-called expanded storage device. A method has been adopted to compensate for the insufficient capacity of the main storage device.
このようなシステムで、更に大量の計算需要に応じるた
めには、複数の計算機システムで拡張記憶装置を共用す
るシステムが用いられ、その共用形態によっては、同時
には１処理装置のみが使用する方式のいわゆる排他的共
用のための制御が必要になる。In such systems, in order to meet even larger computational demands, systems are used in which multiple computer systems share the expanded storage device, and depending on the sharing method, it is possible to use a system in which only one processing unit uses it at the same time. Control for so-called exclusive sharing is required.
〔従来の技術と発明が解決しようとする問題点〕第２図
は計算機システムの一構成例を示すブロック図である。[Prior art and problems to be solved by the invention] FIG. 2 is a block diagram showing an example of the configuration of a computer system.
本計算機システムは、拡張記憶装置６を共用する複数の
サブシステム７．８．９等からなる。This computer system consists of a plurality of subsystems 7, 8, 9, etc. that share the expanded storage device 6.
各サブシステムにおいて、主記憶装置１は記憶制御装置
２を介して、中央処理装置あるいはベクトル処理装置等
の処理装置３、その他からアクセスされる。In each subsystem, a main storage device 1 is accessed via a storage control device 2 from a processing device 3 such as a central processing unit or a vector processing device, and others.
又、各サブシステムは転送制御装置４を経て、共通の拡
張記憶制御装置６に接続し、拡張記憶制御装置５を介し
て、拡張記憶装置６にアクセスすることができる。Further, each subsystem is connected to a common extended storage control device 6 via the transfer control device 4, and can access the extended storage device 6 via the extended storage control device 5.
転送制御装置４は、処理装置３で実行される拡張データ
転送命令等による、主記憶装置１と拡張記憶装置６との
データ転送の通信及び同期制御を実行する装置であり、
そのための指定記憶アドレス等を保持するレジスタ、転
送データを中継するデータバッファ、及び主記憶袋Ｗ１
及び拡張記憶装置６の論理アドレスを実アドレスに変換
するためのアドレス変換機構等を備えている。The transfer control device 4 is a device that executes communication and synchronization control of data transfer between the main storage device 1 and the expansion storage device 6 based on the expansion data transfer command executed by the processing device 3,
A register that holds designated memory addresses, etc. for that purpose, a data buffer that relays transfer data, and a main memory bag W1
and an address conversion mechanism for converting the logical address of the extended storage device 6 into a real address.
このようなシステムにおいて、サブシステム７．８．９
等は拡張記憶装置６上のデータを、適当に分担して並列
に処理を実行することにより、大量データの処理に対処
することができる。In such a system, subsystem 7.8.9
etc. can cope with the processing of large amounts of data by appropriately dividing the data on the extended storage device 6 and executing the processing in parallel.
このような処理方式のシステムで共用データ及び並列に
実行するタスク間の通信同期用データ等がある場合には
、一般に、例えばある処理装置があるデータの読出しか
ら該データに基づく処理の結果によって、該データを含
むデータを更新するまでの期間、該データを含む所要の
記憶領域のデータを独占し、他のアクセスを排除するよ
うにしないと、処理結果に矛盾を生じ得る場合があるこ
とは、よく知られている。In a system using such a processing method, when there is shared data and communication synchronization data between tasks executed in parallel, for example, a certain processing device reads certain data and then processes the data based on the result. Until the data including the data is updated, the data in the required storage area containing the data must be monopolized and other accesses excluded, otherwise inconsistencies may occur in the processing results. well known.
従って、そのような処理を開始する場合には、当該記憶
領域が他の処理装置によって使用されていないことを確
認して、アクセスを開始する必要があり、か＼る確認を
可能とするいわゆる排他制御手段がなければならない。Therefore, when starting such processing, it is necessary to confirm that the storage area is not being used by another processing device before starting access. There must be means of control.
しかし、従来は適切な排他制御手段が無かったので、デ
ータの共用を避けて、例えば拡張記憶装置の領域を各処
理装置に分割して、それぞれ分割領域内のデータの処理
のみを分担する等の方式をとらざるを得す、運用の融通
性が制約されて、拡張記憶装置を共用する効果を十分に
発揮できない場合が生じるという問題があった。However, in the past, there was no appropriate exclusive control means, so in order to avoid data sharing, for example, the area of the extended storage device was divided into each processing unit, and each processing unit was assigned only the processing of the data within the divided area. However, there is a problem in that the flexibility of operation is restricted and the effect of sharing the extended storage device cannot be fully demonstrated.
第１図は、本発明の構成を示すプロ・７り図である。 FIG. 1 is a professional diagram showing the configuration of the present invention.
図において、１０は拡張記憶制御装置、１１は転送制御
装置であり、拡張記憶制御装置１０における、１２はア
クセス制御部、１３はセレクタ、１４は照合データレジ
スタ、１５は比較回路、１６は書込みデータレジスタ、
１７は読出しデータレジスタである。In the figure, 10 is an extended storage control device, 11 is a transfer control device, in the extended storage control device 10, 12 is an access control section, 13 is a selector, 14 is a collation data register, 15 is a comparison circuit, and 16 is write data. register,
17 is a read data register.
処理装置３で所定の排他制御命令、例えば拡張比較更新
命令が実行されると、該命令コード、オペランド及びオ
ペランドアドレス等が、転送制御装置１１の転送制御部
２０に設定される。When a predetermined exclusive control instruction, such as an extended comparison update instruction, is executed in the processing device 3, the instruction code, operand, operand address, etc. are set in the transfer control unit 20 of the transfer control device 11.
転送制御部２０は指定の記憶アドレスを要すればアドレ
ス変換して、拡張記憶制御装置１０のアクセス制御部１
２へ、アクセス要求指令を出す。The transfer control unit 20 converts the specified storage address if necessary, and transfers it to the access control unit 1 of the expanded storage control device 10.
Issue an access request command to 2.
アクセス制御部１２は指定のアドレスのアクセスが可能
であればアクセス要求を受は付け、要求が拡張比較更新
命令によるアクセス要求であれば、先ず指定アドレスの
データを拡張記憶装置６からデータレジスタ１７に読み
出す。The access control unit 12 accepts the access request if the specified address can be accessed, and if the request is an access request based on an extended comparison update instruction, first the data at the specified address is transferred from the extended storage device 6 to the data register 17. read out.
又、セレクタ１３を制御して、受は付けた転送制御装置
１１から、照合データを照合データレジスタ１４に受信
する。It also controls the selector 13 to receive verification data from the transfer control device 11 attached to the receiver into the verification data register 14 .
読出しデータレジスタ１７のデータは、比較回路１５に
よって照合データレジスタ１４と比較され、比較結果が
アクセス制御部１２に通知される。The data in the read data register 17 is compared with the verification data register 14 by the comparison circuit 15, and the comparison result is notified to the access control unit 12.
アクセス制御部１２は、両データが一致したときは、書
込みデータレジスタ１６に転送制御装置１１から更新デ
ータを受信し、前記の指定アドレスへ書込みデータレジ
スタ１６のデータを書き込んで処理を終わる。When the two data match, the access control unit 12 receives the update data from the transfer control device 11 in the write data register 16, writes the data in the write data register 16 to the specified address, and ends the process.
両データが不一致の場合には、上記書込みを実行するこ
となく、先に読み出しである読出しデータレジスタ１７
のデータを転送制御装置１１へ送って処理を終わる。If the two data do not match, the above write is not executed and the read data register 17 is first read.
The data is sent to the transfer control device 11 and the process ends.
アクセス制御部１２は、以上の拡張比較更新命令による
アクセス要求を受は付けた時から、該命令による処理の
終了まで、前記指定のアドレスへの他装置からのアクセ
ス要求を受は付けないように制御する。The access control unit 12 does not accept access requests from other devices to the specified address from the time it accepts the access request by the extended comparison update command until the end of the processing by the command. Control.
以上の構成により、拡張記憶装置６のある記憶領域のデ
ータが、例えば以前に読み出した内容と変わっていない
場合のみ、該データの更新を実行することが確実に保証
され、このデータを例えば排他的共用データ、又はその
ようなデータの排他制御情報として使用することが可能
になる。With the above configuration, it is reliably guaranteed that data in a certain storage area of the extended storage device 6 is updated only when the data has not changed from the previously read content, and this data can be used, for example, exclusively. It becomes possible to use it as shared data or exclusive control information for such data.
第３図は排他制御命令である拡張比較更新命令の一例を
説明する図である。図において、ＯＰは命令のオペレー
ションコードであり、オペランドの指定部におけるＲ１
、Ｒ３、Ｂ２、×２によって、処理装置３のレジスタを
指定する。FIG. 3 is a diagram illustrating an example of an extended comparison update instruction which is an exclusive control instruction. In the figure, OP is the operation code of the instruction, and R1 in the operand specification part
, R3, B2, ×2 specify the register of the processing device 3.
Ｒ１は第１オペランドである照合データを保持するレジ
スタを指定し、Ｒ３は第２オペランドである更新データ
を保持するレジスタを指定する。R1 specifies the register that holds the verification data that is the first operand, and R3 specifies the register that holds the update data that is the second operand.
Ｂ２、Ｘ２は第２オペランドのアドレス情報を保持する
レジスタの指定であって、両レジスタの内容を加算した
結果の実効アドレスは、拡張記憶装置６の記憶領域を指
定する。B2 and X2 designate a register that holds the address information of the second operand, and the effective address resulting from adding the contents of both registers designates the storage area of the extended storage device 6.
ＯＰは例えば１６進表示のｒＦＥＯＯＪによって拡張比
較更新命令を示し、該命令は第２オペランド（拡張記憶
装置６のデータ）と第１オペランドが一致したとき、拡
張記憶装置の第２オペランドアドレスに第３オペランド
を書込み、一致しないとき、第３オペランドアドレスの
レジスタに第２オペランドをセットすることを指定する
ものとする。OP indicates an extended comparison update instruction by, for example, rFEOOJ in hexadecimal notation, and when the second operand (data in the extended storage device 6) and the first operand match, the instruction writes the third When the operands are written and they do not match, it is specified that the second operand is set in the register at the third operand address.
処理装置３は拡張比較更新命令をフェッチすると、通常
の方法で第２オペランドの実効アドレスを計算し、第１
オペランド、第２オペランドアドレス及び第３オペラン
ドを転送制御装置１１の転送制御部２０のレジスタに設
定する。When the processing unit 3 fetches the extended compare and update instruction, it calculates the effective address of the second operand in the usual way, and calculates the effective address of the first operand.
The operand, the second operand address, and the third operand are set in the register of the transfer control unit 20 of the transfer control device 11.
又、例えば命令コードを転送することによって、オペレ
ーションを指定スる。It also specifies an operation, for example by transferring an instruction code.
転送制御装置１１は、通常のデータ転送命令の場合には
、拡張記憶装置６と主記憶装置１の指定されたアドレス
を要すればアドレス変換して、該アドレスとリード／ラ
イト指定等により拡張記憶制御装置１０と記憶制御装置
２にアクセスを要求し、読み出されたデータを、データ
パ・ノファ２１又は２２を経て転送する。In the case of a normal data transfer command, the transfer control device 11 converts the specified addresses of the extended storage device 6 and the main storage device 1 if necessary, and transfers them to the extended storage according to the addresses and read/write specifications. It requests access to the control device 10 and the storage control device 2, and transfers the read data via the data processor 21 or 22.
拡張比較更新命令の場合には、拡張記憶制御装置１０に
対して、同様のアクセス要求を第２オペランドアドレス
と比較更新指令によって行う。In the case of an extended comparison update command, a similar access request is made to the extended storage control device 10 using the second operand address and a comparison update command.
アクセス要求は拡張記憶制御装置１０のアクセス制御部
１２で受信され、例えば指定のアドレス（第２オペラン
ドアドレス）の記憶バンクで、他の要求によるアクセス
動作が実行されている等の状況でなく、アクセスが可能
であればアクセス要求は受は付けられる。The access request is received by the access control unit 12 of the extended storage control device 10, and the access request is received by the access control unit 12 of the expanded storage control device 10. If possible, the access request will be accepted.
アクセス制御部１２は、受は付けた要求が拡張比較更新
命令によるアクセス要求であれば、指定のアドレスによ
って、先ず拡張記憶装置６に対するリードアクセスを実
行し、読み出されたデータは読出しデータレジスタ１７
に設定される。If the accepted request is an access request based on an extended comparison update command, the access control unit 12 first performs read access to the extended storage device 6 using the specified address, and stores the read data in the read data register 17.
is set to
又、アクセス制御部１２は、セレクタ１３を制御して、
受は付けた転送制御装置１１から、照合データを照合デ
ータレジスタ１４に受信し、比較回路１５によって、読
出しデータレジスタ１７に読み出したデータと比較し、
比較結果がアクセス制御部１２に通知される。Further, the access control unit 12 controls the selector 13 to
The verification data is received by the verification data register 14 from the transfer control device 11 attached to the receiver, and is compared with the data read into the read data register 17 by the comparison circuit 15.
The comparison result is notified to the access control unit 12.
アクセス制御部１２は、両データが一致したときは、転
送制御装置１１の転送制御部２０のレジスタから、第３
オペランドである更新データを書込みデータレジスタ１
６へ転送し、第２オペランドアドレスを書込みデータレ
ジスタ１６のデータで更新するライトアクセスを実行し
て、処理を終わる。When the two pieces of data match, the access control unit 12 reads the third data from the register of the transfer control unit 20 of the transfer control device 11.
Write the update data that is the operand to data register 1
6 and executes a write access to update the second operand address with the data of the write data register 16, and the process ends.
両データが不一致の場合には、第２オペランドアドレス
への上記書込みを実行することなく、先に読み出しであ
る読出しデータレジスタ１７のデータ （第２オペラン
ドアドレスの内容）を、転送制御装置１１の転送制御部
２０のレジスタへ転送して処理を終わる。If the two data do not match, the data in the read data register 17 (contents of the second operand address), which is read, is transferred by the transfer control device 11 without executing the above writing to the second operand address. The data is transferred to the register of the control unit 20 and the process ends.
この場合、転送制御装置１１は、このデータを処理装置
３へ返送し、処理装置３では、命令のＲ１で指定される
レジスタにこのデータを格納する。In this case, the transfer control device 11 returns this data to the processing device 3, and the processing device 3 stores this data in the register designated by R1 of the instruction.
拡張記憶制御装置１０のアクセス制御部１２は、以上の
拡張比較更新命令によるアクセス要求を受は付けた時か
ら、該命令による処理の終了まで、第２オペランドアド
レスへの他装置からのアクセス要求を受は付けないよう
に制御する。The access control unit 12 of the extended storage control device 10 handles access requests from other devices to the second operand address from the time it accepts the access request by the extended comparison update command to the end of the processing by the command. Control the receiver so that it is not attached.
この制御により、前記の動作で第２オペランドアドレス
の内容が更新される場合に、同じアドレスに対する他装
置の拡張比較更新命令の実行が挿入されて、異なる内容
に更新されることにより、何れかの処理装置に対して、
処理に矛盾を生じる事態が発生しないようにすることが
できる。With this control, when the contents of the second operand address are updated in the above operation, the execution of the extended comparison update instruction of another device for the same address is inserted, and the contents are updated to different contents, so that either For processing equipment,
It is possible to prevent a situation that causes a contradiction in processing from occurring.
以上の構成により、拡張記憶装置の、ある記憶領域のデ
ータが、例えば以前に読み出した内容と変わっていない
場合のみ、該データを指定の内容に更新することが確実
に保証され、このデータを例えば共用データの排他制御
情報として使用することが可能になる。With the above configuration, it is reliably guaranteed that the data in a certain storage area of the extended storage device is updated to the specified content only when the data has not changed from the previously read content, for example. This can be used as exclusive control information for shared data.
以上の説明から明らかなように、本発明によれば大量デ
ータの計算等のために拡張記憶装置を使用する計算機シ
ステムの、拡張記憶装置上における排他制御手段が実現
される。又、１つの処理業務を複数のタスクに分割して
、それらをサブシステム上で並列実行する場合の、効率
のよいタスク間通信同期手段が与えられるので、この手
段を利用して巨大な処理プログラムをマルチシステムに
よって高速に実行させることも可能になり、それらによ
ってシステム運用の融通性を拡大するという著しい工業
的効果がある。As is clear from the above description, according to the present invention, exclusive control means on the extended storage device of a computer system that uses the extended storage device for calculation of large amounts of data is realized. In addition, it provides an efficient inter-task communication synchronization means when one processing task is divided into multiple tasks and executed in parallel on a subsystem, so this means can be used to create a huge processing program. It also becomes possible to execute the system at high speed using multiple systems, which has a significant industrial effect of expanding the flexibility of system operation.
第１図は本発明の実施例構成ブロック図、第２図は計算
機システムの一構成例ブロック図、第３図は一命令方式
の説明図
である。
図において、
１は主記憶装置、 ２は記憶制御装置、３は処理装
置、 ４．１１は転送制御装置、５．１０は拡張
記憶制御装置、
６は拡張記憶装置、
７．８．９はサブシステム、
１２はアクセス制御部、 １３はセレクタ、１４は照合
データレジスタ、
１５は比較回路、
１６は書込みデータレジスタ
１７は読出しデータレジスタ
２０は転送制御部、 ２１．２２はデータバソファ
本発明の実於廿躇成ブロック図
計算機システムの−構成例ブロック図
第２図FIG. 1 is a block diagram of the configuration of an embodiment of the present invention, FIG. 2 is a block diagram of an example of the configuration of a computer system, and FIG. 3 is an explanatory diagram of a single instruction system. In the figure, 1 is the main storage device, 2 is the storage control device, 3 is the processing device, 4.11 is the transfer control device, 5.10 is the extended storage control device, 6 is the extended storage device, and 7.8.9 is the sub 12 is an access control unit; 13 is a selector; 14 is a collation data register; 15 is a comparison circuit; 16 is a write data register 17 is a read data register 20 is a transfer control unit; Construction block diagram of a computer system - Configuration example block diagram Figure 2
Claims (1)
、該拡張記憶装置（６）の記憶領域を指定するアドレス
、第１のデータ、及び第２のデータを指定し、 該拡張記憶装置（６）の、該アドレスによって指定され
る記憶領域からデータを読み出して、該データと第１の
データとが等しい場合のみ、第２のデータを該記憶領域
に書き込み、 該データの読出しから第２のデータの該書込みまで、該
記憶領域への他のアクセスを抑止するように構成されて
いることを特徴とする排他制御命令処理方式。[Claims] In a computer system having an extended storage device (6), an address specifying a storage area of the extended storage device (6), which is generated by an exclusive control instruction executed by a processing device; data and second data, read the data from the storage area of the extended storage device (6) specified by the address, and only when the data and the first data are equal, the second data is read. An exclusive control instruction processing method, characterized in that the system is configured to write data in the storage area and to inhibit other accesses to the storage area from reading the data to writing the second data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20754885A JPS6267648A (en) | 1985-09-19 | 1985-09-19 | Processing system for exclusive control instruction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20754885A JPS6267648A (en) | 1985-09-19 | 1985-09-19 | Processing system for exclusive control instruction |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6267648A true JPS6267648A (en) | 1987-03-27 |
Family
ID=16541556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20754885A Pending JPS6267648A (en) | 1985-09-19 | 1985-09-19 | Processing system for exclusive control instruction |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6267648A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01244564A (en) * | 1988-03-25 | 1989-09-28 | Nec Corp | Extended memory transfer/control system |
| JPH01244565A (en) * | 1988-03-25 | 1989-09-28 | Nec Corp | Extended memory transfer/control system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55134462A (en) * | 1979-04-06 | 1980-10-20 | Nec Corp | Memory control unit |
-
1985
- 1985-09-19 JP JP20754885A patent/JPS6267648A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55134462A (en) * | 1979-04-06 | 1980-10-20 | Nec Corp | Memory control unit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01244564A (en) * | 1988-03-25 | 1989-09-28 | Nec Corp | Extended memory transfer/control system |
| JPH01244565A (en) * | 1988-03-25 | 1989-09-28 | Nec Corp | Extended memory transfer/control system |
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