JPS6266370A - マルチプロセツサシステム - Google Patents

マルチプロセツサシステム

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Publication number
JPS6266370A
JPS6266370A JP20723485A JP20723485A JPS6266370A JP S6266370 A JPS6266370 A JP S6266370A JP 20723485 A JP20723485 A JP 20723485A JP 20723485 A JP20723485 A JP 20723485A JP S6266370 A JPS6266370 A JP S6266370A
Authority
JP
Japan
Prior art keywords
cpu
chip
bus
processing
multiprocessor system
Prior art date
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Pending
Application number
JP20723485A
Other languages
English (en)
Inventor
Kenji Hara
憲二 原
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Yaskawa Electric Corp
Original Assignee
Yaskawa Electric Manufacturing Co Ltd
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Filing date
Publication date
Application filed by Yaskawa Electric Manufacturing Co Ltd filed Critical Yaskawa Electric Manufacturing Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチプロセッサシステムに関スるもので、
特に、工作機械制御装置(NC)において、−軸ごとに
ワンチップCPUを配し、それらが上位CPUから統轄
されるようなシステムに関するものである。
〔従来の技術〕
従来、外部メモリのアクセス機能を有するワンチップC
PU複数個で、メモリを共有するマルチプロセッサシス
テムけ 素車踊五ハ山区豹rユ、ユ、プ特開昭59−2
18572に示されている。
このシステムは、第3図に示すように、共有RAMIと
、この共有RAMIをアクセスできるワンチップCPU
2〜4と、このワンチップCPU2〜4のバス占有権を
制御する優先判別回路炉力Sら構成される。
〔発明が解決しようとする問題点〕
ところが、このような構成では9次に示す問題点がある
■ 優先判別回路が必要になる。
■ 各CPUのバスデータが出力されるI/Oポートを
それぞれ共有RAMに共通に接続されるとともに、さら
に別のI10ポートを用いて優先判別回路に対してバス
占有要求の送受信を行わせているので、システム内部の
通信のみに多数の■10ポートを使用してしまうという
効率の悪いシステムになる。
したがって9本発明は、優先判別回路が不要で。
多数のI10ポートを使用せず、しかも最少の部品数で
マルチプロセッサシステムを構成することを目的とする
ものである。
〔問題点を解決するための手段〕
上記問題点を解決するため1本発明では、上位から下位
に対し各CPUの処理が終了次第、逐次バスの占有権を
将棋倒し式に渡していくことにより、バスの競合を防止
するものである。
〔作用〕
このようにすることによって、優先判別回路が不要にな
るとともに、必要以上の■/○ポートを使用せずバス競
合を防止できる。
〔実施例〕
以下1本発明の具体的実施例を第1図に示して説明する
共有RAMIは、バスバッファ6を介して図示しない上
位CPUに接続されている。
2〜5は、共有RAMIをアクセスできるワンチップC
PUで9例えばインテル社8o51がこれに該当する。
7〜10は所定の処理を行うLSIで、アドレス信号A
O,AIをデコーダ11でデコードした信号によって所
定のLSIが選択される。
さて、上位CPUは各下位のCPUに分配するデータを
共有RAMIに書込み、演算開始を指令する5TART
信号をワンチップCPU2に出力する。
ワンチップCPU2は、この信号により、共有RAMI
もしくは所定のLSIをアクセスして。
処理を行い、その完了後、自己のOUTポートの出力信
号12で次のワンチップCPU3を起動する。
以下、ワンチップCPU3〜4は同様の処理を行う。
最後のワンチップCPU5は、自己の処理が完了したら
、上位CPUへ演算終了を意味するEND信号を通知す
る。
これにより、上位CPUは、自身で共有RAM1をアク
セスできる状態になったことを認知できる。
すなわち、」二位CPUは5TART信号を発しく6) 有RAMIをアクセスできないのである。
このように、バス占有権を将棋倒し式に渡していくこと
により、バスの競合を防止できる。
次に、このシステムの具体的活用例を説明する。
まず、各ワンチップCPUは複数のタスクからなる同一
のプログラムを自己の内部メモリに記憶しているものと
する。
また、共有RAMの所定のエリアをアドレス値を表すも
のとし、たとえば「oo」が初期設定されているとする
ワンチップCPUが実行するタスクは、バスの占有権を
下位のCPUに将棋倒し式に渡す際に。
自己が受は取ったアドレス値に1を加算して指定するよ
うにする。
これによって、各ワンチップCPUは同一のプログラム
を有するにもかかわらず、実行するタスクはそれぞれ異
なるものになり、簡単な構成で複雑な動作を指令するこ
とが可能となる。
さらに、上位CPUが初期設定アドレス値を変変更する
ことも可能である。
〔変形例〕
また、ワンチップCPUとLSIとが1対1で対応して
いる場合は、第2図に示すように、ワンチップCPUの
OUTポートの出力信号のひとつを、対応するLSIの
チップセレクト端子に入力することにより、デコーダを
不要とすることができる。
〔効果〕
以」二述べたように1本発明によれば、優先判別回路を
必要とせず、極めて少ない部品点数でマルチプロセッサ
システムを構成できるので、装置の簡易化に資するとこ
ろ大なるものがある。
【図面の簡単な説明】
第1図は本発明の具体的実施例、第2図本発明の他の実
施例、第3図は従来例である。 1・・・共有RAM、2〜5・・・ワンチップCPU。 6・・・パスバッファ、7〜10・・・LS I。 11・・・デコーダ、12・・・OUTポートの出力信
号 第 1 図

Claims (4)

    【特許請求の範囲】
  1. (1) 外部メモリのアクセス機能を有するワンチップ
    CPUを複数個と,前記外部メモリに相当するRAMと
    ,前記ワンチップCPU群を統轄する上位CPUとを備
    えるマルチプロセッサシステムにおいて, バスデータが出力されるI/Oポートを前記RAMに一
    括して接続するとともに, 別のI/Oポートを用いて上位から下位に対し各CPU
    の処理が終了次第,逐次バスの占有権を将棋倒し式に渡
    していくことにより,バスの競合を防止することを特徴
    とするマルチプロセッサシステム。
  2. (2) 前記各ワンチップCPUは複数のタスクからな
    る同一のプログラムを自己の内部メモリに記憶しておく
    ことを特徴とする特許請求の範囲第1項記載のマルチプ
    ロセッサシステム。
  3. (3) 前記各ワンチップCPUが実行するタスクは,
    バスの占有権を下位のCPUに将棋倒し式に渡す際に,
    上位のCPUが指定することを特徴とする特許請求の範
    囲第1項,および第2項記載のマルチプロセッサシステ
    ム。
  4. (4) 前記タスクの指定は,自己が実行したタスクの
    番号に1を加算した番号を指定することを特徴とする特
    許請求の範囲第1項,第2項,および第3項記載のマル
    チプロセッサシステム。
JP20723485A 1985-09-18 1985-09-18 マルチプロセツサシステム Pending JPS6266370A (ja)

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JP20723485A JPS6266370A (ja) 1985-09-18 1985-09-18 マルチプロセツサシステム

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JP20723485A JPS6266370A (ja) 1985-09-18 1985-09-18 マルチプロセツサシステム

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JPS6266370A true JPS6266370A (ja) 1987-03-25

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ID=16536447

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JP20723485A Pending JPS6266370A (ja) 1985-09-18 1985-09-18 マルチプロセツサシステム

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JP (1) JPS6266370A (ja)

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