JPS6265286A - Block address generating circuit - Google Patents
Block address generating circuitInfo
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- JPS6265286A JPS6265286A JP20482585A JP20482585A JPS6265286A JP S6265286 A JPS6265286 A JP S6265286A JP 20482585 A JP20482585 A JP 20482585A JP 20482585 A JP20482585 A JP 20482585A JP S6265286 A JPS6265286 A JP S6265286A
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Abstract
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、例えばデジタル・オーディオ信号を録音／再
生するＤＡＴ （デジタル オーディオテープレコーダ
）等に対して適用されるブロックアドレス生成回路に関
する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a block address generation circuit applied to, for example, a DAT (digital audio tape recorder) that records/plays digital audio signals.
［従来技術とその問題点］
デジタル・オーディオ信号を録音／再生するＤＡＴにお
いては、第５図に示すように同期信号８ビツト、ＩＯコ
ード８ピット、ブロックアドレス８ビツト、パリティ８
ビツト、データ３２×８ビツトを１ブロツクデータとし
て録音／再生が行なわれる。上記のデータ構成において
、パリティはＩＤコードとブロックアドレスに対するも
のであり、また、データはＰ ＣＭ化したデジタル・オ
ーディオデータと誤り訂正符号からなるものである。そ
して、上記第５図に示すように構成されたデータが１ブ
ロック単位を示し、回転ヘッドにより斜めに形成された
トラック中のブロックの占める位置を示すのが７０ツク
アドレスである。このブロックアドレスは、デ・インタ
リーブ等の再生データ処理に極めて重要なものである。[Prior art and its problems] As shown in Fig. 5, a DAT that records/plays digital audio signals has a synchronization signal of 8 bits, an IO code of 8 pits, a block address of 8 bits, and a parity of 8 bits.
Bit data: Recording/reproduction is performed using 32×8 bits as one block data. In the above data structure, parity is for the ID code and block address, and data is composed of PCM digital audio data and error correction code. The data structured as shown in FIG. 5 above indicates one block unit, and 70 track addresses indicate the position occupied by the block in the track formed diagonally by the rotary head. This block address is extremely important for playback data processing such as deinterleaving.
しかし、ブロックアドレス自体が誤って再生された場合
には、返って誤りが増すことになってしまう。このため
ブロックアドレスは、高い信頼性が要求される。再生時
にドロップアウトやランダムノイズ等によりブロックア
ドレスが誤った場合、再生データが欠落することになる
ので、従来ではブロックアドレスの規則性を利用して補
間している。すなわち、前回と今回のブロックアドレス
の差をとってその差が一定値となるようにブロックアド
レスを婁き直している。この場合、前回ブロックアドレ
ス値というもの自体の信頼性が分らないままに差の検出
を行なってブロックアドレス値を判断している。その為
、信頼性の＾いブロックアドレスが得られないという問
題があった。However, if the block address itself is erroneously reproduced, the number of errors will increase. For this reason, block addresses are required to have high reliability. If the block address is incorrect due to dropout or random noise during reproduction, reproduced data will be lost, so conventionally, interpolation is performed using the regularity of the block address. That is, the difference between the previous and current block addresses is taken and the block address is readjusted so that the difference becomes a constant value. In this case, the block address value is determined by detecting the difference without knowing the reliability of the previous block address value itself. Therefore, there was a problem that a reliable block address could not be obtained.
〔発明の目的コ
本発明は上記の点に鑑みてなされたもので、信頼性の＾
いブロックアドレスが得られるブロックアドレス生成回
路を提供することを目的とする。[Purpose of the Invention The present invention has been made in view of the above points, and is intended to improve reliability.
The object of the present invention is to provide a block address generation circuit that can obtain a block address that is easy to use.
［発明の要点］
本発明は、前回のブロックアドレス値に信頼性ピットを
付加し、ブロックアドレス値の規則性と合わせて信頼性
を向上するようにしたものである。[Summary of the Invention] According to the present invention, reliability pits are added to the previous block address value to improve reliability together with the regularity of the block address value.
［発明の実施例］
以下、図面を参照して本発明の一実施例を説明する。ま
ず、第１図により全体の概略構成について説明する。第
１図において１０は再生１１調データ入力端子で、この
再生ｔＩｌｌデータ入力端了１０には、回転ヘッドによ
り再生されたデータが復調回路を介して入力される。す
なわち、上記回転ヘッドは、図示しないが回転ドラムの
周面に１８０°の間隔を保って２個に設けられ、この回
転ドラムには更に磁気テープが９０°ラツプで巻付けら
れる。そして、上記テープ上の各トラックを回転ヘッド
で走査することにより、再生信号が帰られるもので、こ
の再生信号が再生アンプ、復調回路を介して上記再生復
調データ入力端子１０に入力され、更に、フレーム分解
回路１１に入力される。尚、上記テープ上の各トラック
には、第５図に示した１ブロツクがオーディオデータ部
分で１２８ブロツク含まれている。上記フレーム分解回
路１１は、入力される復ｙ４／再生データをフレーム分
解し、ブロックアドレス、ＩＤコード及びパリティデー
タをパリティチェック回路１２、ブロックアドレスをブ
ロックアドレス生成回路１３、オーディオデータをゲー
ト回路１４ａ、１４ｂを介して第ｌＲＡＭ１５ａ、第２
ＲＡＭ１５ｂのデータ入力端子ＩＮに入力する。上記ブ
ロックアドレス生成回路１３は、詳細を後述するように
パリティチェック回路１２がらのパリティ正誤データに
より、その信頼性をチェックしてより信頼性の高いブロ
ックアドレスを作成し、ゲート回路１６ａ、１６ｂを介
して第ｌＲＡＭ１５ａ、第２ＲＡＭ１５ｂのアドレス端
子ＡＤに入力する。上記ゲート回路１４ａ、 １６ａは
、１６．６Ｈ２のＲＡＭ切換信号Ｒ８Ｗにより切換え制
御され、ゲート回路１４ｂ、１６ｂは、インバータ１７
を介して与えられるＲＡＭ切換信号Ｒ８Ｗによりゲート
υ１１１１される。[Embodiment of the Invention] Hereinafter, an embodiment of the present invention will be described with reference to the drawings. First, the overall schematic configuration will be explained with reference to FIG. In FIG. 1, reference numeral 10 denotes a reproduced 11th tone data input terminal, and data reproduced by the rotary head is inputted to this reproduced data input terminal 10 via a demodulation circuit. That is, two rotary heads (not shown) are provided on the circumferential surface of a rotary drum at an interval of 180°, and a magnetic tape is further wound around the rotary drum in a 90° wrap. A reproduction signal is returned by scanning each track on the tape with a rotary head, and this reproduction signal is inputted to the reproduction demodulation data input terminal 10 via a reproduction amplifier and a demodulation circuit, and further, It is input to the frame decomposition circuit 11. It should be noted that each track on the tape includes 128 blocks of audio data, one block shown in FIG. 5. The frame decomposition circuit 11 decomposes the input reproduction data into frames, converts the block address, ID code, and parity data into a parity check circuit 12, blocks the block address into a block address generation circuit 13, and audio data into a gate circuit 14a. 14b, the first RAM 15a, the second
It is input to the data input terminal IN of the RAM 15b. The block address generation circuit 13 checks the reliability of the parity correct/incorrect data from the parity check circuit 12 as will be described in detail later, creates a more reliable block address, and generates a more reliable block address via the gate circuits 16a and 16b. and inputs it to the address terminal AD of the first RAM 15a and the second RAM 15b. The gate circuits 14a and 16a are switched and controlled by the RAM switching signal R8W of 16.6H2, and the gate circuits 14b and 16b are controlled by the inverter 17.
The gate υ1111 is controlled by the RAM switching signal R8W applied via the RAM switching signal R8W.
また、第ｌＲＡＭ１５ａ、第２ＲＡＭ１５ｂ（７）７ｔ
’Ｌ／ス端子ＡＤには、デ・インタリープ回路１８から
のデ・インタリーアドレスがゲート回路１９ａ、１９ｂ
をそれぞれ介して入力される。上記ゲート回路１９ａの
ゲート端子にはＲＡＭ切換信＠ ＲＳ Ｗがインバータ
２０を介して入力され、ゲート回路１９ｂのゲート端子
にはＲＡＭ切換信号Ｒ８Ｗが直接入力される。そして、
上記第ｌＲＡＭ１５ａの読出し／１込みモードは、ＲＡ
Ｍ切換信号Ｒ８Ｗにより制菌され、第２ＲＡＭ１５ｂの
読出し／Ｉ込みモードはインバータ２１を介して与えら
れるＲＡＭ切換信号Ｒ８Ｗにより制御される。上記第ｌ
ＲＡＭ１５ａ、第２ＲＡＭ１５ｂから読出されるデータ
は、それぞれゲート回路２２ａ 、 ２２ｂを介してＤ
／Ａコンバータ２３へ送られる。上記ゲート回路２２ａ
のゲート端子にはＲＡＭ切換信号Ｒ８Ｗがインバータ２
４を介して入力され、ゲート回路２２ｂのゲート端子に
はＲＡＭ切換信号Ｒ８Ｗが直接入力される。上記Ｄ／Ａ
：ｌンバータ２３は、第ｌＲＡＭ１５ａ、第２ＲＡＭ１
５ｂからのデータをアナログデータに変換し、再生デー
タとして端子２５より出力する。In addition, the first RAM 15a, the second RAM 15b (7) 7t
'The de-interleaving address from the de-interleap circuit 18 is sent to the L/s terminal AD by the gate circuits 19a and 19b.
are input via each. The RAM switching signal @RSW is inputted to the gate terminal of the gate circuit 19a via the inverter 20, and the RAM switching signal R8W is directly inputted to the gate terminal of the gate circuit 19b. and,
The read/write mode of the first RAM 15a is
Sterilization is performed by the M switching signal R8W, and the read/I reading mode of the second RAM 15b is controlled by the RAM switching signal R8W applied via the inverter 21. Part 1 above
The data read from the RAM 15a and the second RAM 15b are transferred to the D via gate circuits 22a and 22b, respectively.
/A converter 23. The gate circuit 22a
The RAM switching signal R8W is connected to the gate terminal of inverter 2.
RAM switching signal R8W is input directly to the gate terminal of gate circuit 22b. Above D/A
:The converter 23 has the first RAM 15a and the second RAM 1.
The data from 5b is converted into analog data and output from terminal 25 as reproduced data.
上記の構成において、再生ｖＩ調データ入力端子１０に
入力される再生復調データは、フレーム分解回路１１に
よりフレーム分解され、ブロックアドレス、ＩＤコード
及びパリティデータがパリティチェック回路１２、ブロ
ックアドレスがブロックアドレス生成回路１３、オーデ
ィオデータがゲート回路１４ａ、１４ｔ）を介して第ｌ
ＲＡＭ１５ａ、第２ＲＡＭ１５ｂへ送られる。上記ゲー
ト回路１４ａ、１４ｂは、第２図（ａ）に示す１６．６
Ｈ２のＲＡＭＩ／Ｊ換信号Ｒ８Ｗによりゲートが切換え
られるもので、ゲート信号がハイレベルとなっている時
にオン状態となる。この場合、上記ゲート回路１４ａは
ＲＡＭ切換信＠Ｒ３Ｗにより直接ｌｌＩ＠され、ゲート
回路１４ｂはインバータ１７を介して与えられるＲＡＭ
切換切換信号Ｒ８上り１１１１１１される。従ってＲＡ
Ｍ切換切換信号Ｒ８上イレベルとなっている間（ドラム
１回転）、ゲート回路１４ａがオン、ゲート回路１４ｂ
がオフとなり、フレーム分解回路１１でフレーム分解さ
れたオーディオデータは、ゲート回路１ａを介して第ｌ
ＲＡＭ１５ａに入力される。また、上記第ｌＲＡＭ１５
ａ、第２ＲＡＭ１５ｂは、ＲＡＶＩ切換信号Ｒ３Ｗによ
り読出し／Ｉ込みモードが制御され、ＲＡＪ４切換信号
Ｒ８Ｗがハイレベルとなるタイミングでは、第ｌＲＡＭ
１５ａが書込みモード、第２ＲＡＭ１５ｂが読出しモー
ドとなる。このため上記のようにＲＡＭ切換切換信号Ｒ
８上イレベルとなるタイミングでは、第２図（ｂ）に示
すようにブロックアドレス生成回路１３からのブロック
アドレスに従って第ｌＲＡＭ１５ａにオーディオデータ
が書込まれる。この第ｌＲＡＭ１５ａに１込まれたデー
タは、誤り訂正回路（図示せず）により誤り訂正符号に
基づいて誤りが訂正される。また、このとき第２ＲＡＭ
１５ｂにおいては、デ・インタリープ回路１８からゲー
ト回路１９ｂを介してアドレスデータが与えられ、第２
ＲＡＭ１５ｂの配憶データがデ・インタリーブして読出
される。In the above configuration, the reproduced demodulated data inputted to the reproduced vI modulation data input terminal 10 is decomposed into frames by the frame decomposition circuit 11, and the block address, ID code and parity data are sent to the parity check circuit 12, and the block address is used to generate a block address. circuit 13, the audio data passes through gate circuits 14a, 14t)
The data is sent to the RAM 15a and the second RAM 15b. The gate circuits 14a and 14b are 16.6 shown in FIG. 2(a).
The gate is switched by the H2 RAMI/J switching signal R8W, and is turned on when the gate signal is at a high level. In this case, the gate circuit 14a is directly connected to the RAM switching signal @R3W, and the gate circuit 14b is connected to the RAM switching signal @R3W through the inverter 17.
The switching signal R8 goes up 111111. Therefore R.A.
While the M switching signal R8 is at the upper level (one rotation of the drum), the gate circuit 14a is on and the gate circuit 14b is on.
is turned off, and the audio data decomposed into frames by the frame decomposition circuit 11 is sent to the lth frame decomposition circuit 1a via the gate circuit 1a.
The data is input to the RAM 15a. In addition, the first RAM 15
a, the read/I write mode of the second RAM 15b is controlled by the RAVI switching signal R3W, and at the timing when the RAJ4 switching signal R8W becomes high level, the first RAM
15a is in the write mode, and the second RAM 15b is in the read mode. Therefore, as mentioned above, the RAM switching signal R
At the timing of the 8th high level, audio data is written into the first RAM 15a according to the block address from the block address generation circuit 13, as shown in FIG. 2(b). Errors in the data stored in the first RAM 15a are corrected by an error correction circuit (not shown) based on an error correction code. Also, at this time, the second RAM
15b, address data is applied from the de-interleap circuit 18 via the gate circuit 19b, and the second
The data stored in the RAM 15b is de-interleaved and read out.
また、ＲＡＭ切換切換信号Ｒ８上−レベルとなるタイミ
ングでは、第１ＲＡＭｔ５ａが読出しモー１ ド、第
２ＲＡＭＩＳｂが書込みモードとなり、上記の場合と逆
の動作が行なわれる。そして、上記第１ＲＡＭｔ５ａ、
第２ＲＡＭ１５ｂから読出されるデータがゲート回路２
２ａ、２２ｂを介してＤ／Ａコンバータ２３へ送られ、
アナログ信号に変換されて端子２５より再生出力信号と
して次段のパワーアンプ（図示せず）へ送られる。Further, at the timing when the RAM switching signal R8 becomes high-level, the first RAM t5a is in the read mode 1, the second RAM ISb is in the write mode, and the operation opposite to the above case is performed. and the first RAMt5a,
The data read from the second RAM 15b is transmitted to the gate circuit 2.
2a, 22b to the D/A converter 23,
The signal is converted into an analog signal and sent from the terminal 25 as a reproduced output signal to the next stage power amplifier (not shown).
しかして、ブロックアドレス生成回路１３は、パリティ
チェック回路１２からの正誤データに基づいて再生ブロ
ックアドレスの信頼性を判断して、より信頼性の高いブ
ロックアドレスを生成するもので、以下その詳細につい
て説明する。Therefore, the block address generation circuit 13 determines the reliability of the reproduced block address based on the correct/incorrect data from the parity check circuit 12 and generates a more reliable block address, the details of which will be explained below. do.
第３図はブロックアドレス生成回路１３の詳細を示すも
ので、３１はパリティチェック回路１２からのパリティ
正誤データ（１ビツト）をラッチするラッチ回路、３２
はフレーム分解回路１１からのブロックアドレス（８ビ
ツト）をラッチするラッチ回路である。そして、上記ラ
ッチ回路３１のラッチデータは、アンド回路３３に入力
されると共に、アンド回路３４．３６の反転入力端子、
アンド回路３５に入力される。そして、上記アンド回路
３４．３５の出力は、それぞれスリーステートバッファ
３８．３９のゲートに入力され、アンド回路３６の出力
信号は、オア回路３７を介してスリーステートバッファ
４０のゲートに入力される。上記バッファ３８にはオー
ル″１”信号が入力され、バッファ３９にはラッチ回路
３２のラッチデータが入力され、更にバッフｐ４０には
半加算器４１の出力信号が入力される。そして、バッフ
ァ３８〜４０の出力信号は、ラッチ回路４２に入力され
る。このラッチ回路４２のラッチデータは、半加算器４
１へ送られて「＋１」され、その加算結果がバッファ４
０へ送られると共に一致回路４３へ入力される。この−
数回路４３は、ラッチ回路３２のラッチデータと半加算
器４１の出力とを一致比較し、その一致判定データをア
ンド回路４４に入力する。このアンド回路４４の出力は
、アンド回路３３に入力されると共に、アンド回路３６
の入力端子、アンド回路３４の反転入力端子に入力され
る。そして、上記アンド回路３３の出力が２ビツトのラ
ッチ回路４５の上位ビットに入力され、また、アンド回
路３４の出力がラッチ回路４５の下位ピットに入力され
る。ラッチ回路４５の上位ラッチデータは前回アドレス
信頼性データを示すもので、出力ライン４５ａを介して
上記オア回路３７に入力されると共に、アンド回路３４
〜３６の反転入力端子に入力される。また、ラッチ回路
４５の下位ラッチデータは、前回アドレス不成立データ
を示すもので、出力ライン４５ｂを介して上記アンド回
路４４の反転入力端子に入力される。FIG. 3 shows the details of the block address generation circuit 13, in which 31 is a latch circuit that latches the parity correct/incorrect data (1 bit) from the parity check circuit 12, and 32
is a latch circuit that latches the block address (8 bits) from the frame decomposition circuit 11. The latch data of the latch circuit 31 is input to the AND circuit 33, and the inverting input terminals of the AND circuits 34 and 36,
The signal is input to the AND circuit 35. The outputs of the AND circuits 34 and 35 are input to the gates of three-state buffers 38 and 39, respectively, and the output signal of the AND circuit 36 is input to the gate of the three-state buffer 40 via an OR circuit 37. The all "1" signal is input to the buffer 38, the latch data of the latch circuit 32 is input to the buffer 39, and the output signal of the half adder 41 is input to the buffer p40. The output signals of the buffers 38 to 40 are then input to a latch circuit 42. The latch data of this latch circuit 42 is sent to the half adder 4
1 and is incremented by 1, and the addition result is sent to buffer 4.
0 and is also input to the matching circuit 43. This-
The numerical circuit 43 compares the latch data of the latch circuit 32 and the output of the half adder 41 for coincidence, and inputs the coincidence determination data to the AND circuit 44 . The output of this AND circuit 44 is input to the AND circuit 33, and the AND circuit 36
and the inverting input terminal of the AND circuit 34. The output of the AND circuit 33 is input to the upper bits of the 2-bit latch circuit 45, and the output of the AND circuit 34 is input to the lower pits of the latch circuit 45. The upper latch data of the latch circuit 45 indicates the previous address reliability data, and is input to the OR circuit 37 via the output line 45a, and is also input to the AND circuit 34.
~36 are input to the inverting input terminals. Further, the lower latch data of the latch circuit 45 indicates the previous address failure data, and is inputted to the inverting input terminal of the AND circuit 44 via the output line 45b.
そして、上記バッファ３８〜４０の出力が生成ブロック
アドレスとして、また、アンド回路３４の出力がＲＡＭ
書込み禁止信号として、それぞれ第１図のＲＡＭ１５ａ
、１５ｂへ送られる。The outputs of the buffers 38 to 40 are used as generated block addresses, and the output of the AND circuit 34 is used as the RAM address.
As a write inhibit signal, the RAM 15a in FIG.
, 15b.
上記のように構成されたブロックアドレス生成回路１３
は、第４図に示すようにラッチ回路３１にラッチされる
パリティ正誤データ、−数回路４３から出力される一致
判定データ、ラッチ回路４５の上位ヒツトにラッチされ
た前回アドレス信頼性データ、ラッチ回路４５の下位ビ
ットにラッチされた前回アドレス不成立データに基づい
てブロックアドレスを生成し、あるいはＲＡＭｆｌ込み
禁止信号を発生する。ラッチ回路３１にラッチされた正
誤データが“０”の場合は、アンド回路３３のゲートが
閉じ、ラッチ回路４５の上位ビットに前回アドレス信頼
性データとして“Ｏ” （信頼性無し）が書込まれる。Block address generation circuit 13 configured as above
As shown in FIG. 4, the parity correct/incorrect data latched in the latch circuit 31, the match judgment data output from the minus number circuit 43, the previous address reliability data latched in the upper hit of the latch circuit 45, and the latch circuit A block address is generated based on the previous address failure data latched in the lower bits of 45, or a RAM fl entry inhibit signal is generated. When the correct/incorrect data latched in the latch circuit 31 is “0”, the gate of the AND circuit 33 is closed, and “O” (unreliable) is written to the upper bit of the latch circuit 45 as the previous address reliability data. .
また、ラッチ回路３１にラッチされた正誤データが“１
”の場合、−数回路−４３の出力信号が“１゛°、ラッ
チ回路４５の下位ビットに“Ｏ゛（前回アドレス成立）
がラッチされていれば、アンド回路４４．３３の出力が
“１″となってラッチ回路４５の上位ビットに前回アド
レス信頼性データとして“１”（信頼性有り）が１込ま
れる。上記−数回路４３は、今回のブロックアドレスと
半加碑器４１から出力される「前回ブロックアドレス＋
１」とを−数比較し、「今回−前回＋１」であれば一致
判定データ″１″を出力する。また、上記ラッチ回路３
１にラッチされたパリティ正誤データがＭＯ″′で、−
数回路４３の出力が“Ｏ”、ラッチ回路４５の上位ビッ
トの前回アドレス信頼性データが“０”であれば、アン
ド回路３４の入力信号がオール“Ｏ”となり、アンド回
路３４から“１”信号が出力され、ラッチ回路４５の下
位ビットに前回アドレス不成立データとして“１”（不
成立）がラッチされる。Also, the correct/incorrect data latched in the latch circuit 31 is “1”.
”, the output signal of the -number circuit 43 is “1゛°, and the lower bit of the latch circuit 45 is “O゛ (previous address established)”.
If the address is latched, the output of the AND circuit 44.33 becomes "1", and "1" (reliable) is set in the upper bit of the latch circuit 45 as the previous address reliability data. The minus number circuit 43 outputs the current block address and the “previous block address +
1" by a negative number, and if "this time - previous time + 1", match determination data "1" is output. In addition, the latch circuit 3
The parity correct/incorrect data latched to 1 is MO″′, −
If the output of the number circuit 43 is "O" and the previous address reliability data of the upper bit of the latch circuit 45 is "0", the input signals of the AND circuit 34 are all "O", and the AND circuit 34 outputs "1". A signal is output, and “1” (not established) is latched into the lower bit of the latch circuit 45 as previous address failure data.
しかして、今、ラッチ回路３２にラッチされたブロック
アドレスに誤りが有り、ラッチ回路３１にパリティ正誤
データとして“０″がラッチされた場合において、上記
したように一致回路４３の出力が“Ｏ”で、かつ、ラッ
チ回路４５の上位ビットに前回アドレス信頼性データと
して０”（信頼性無し）がラッチされていた場合、アン
ド回路３４の入力がオール“Ｏ”となり、アンド回路３
４から“１”信号が出力される。このアンド回路３４か
ら出力される“１″信号は、ラッチ回路４５の下位ビッ
トに前回アドレス不正立データとして書込まれると共に
、第１図のＲＡ Ｍ １５ａ、１５ｂへＲＡＭ！込み禁
止信号として送られる。また、アンド回路３４の出力信
号が“１″であった場合、バッファ３８のゲートが開か
れ、オール″１”〈８ビツト）の信号がバッフ？３８を
介してＲＡＭ１５ａ、１５ｂヘプ０ツクアドレスとして
送られる。この場合、ブロックアドレスは、原理的には
不必要であるが、ラインの浮きを防止するためにオール
″１″を与えている。Therefore, if there is an error in the block address latched by the latch circuit 32 and "0" is latched in the latch circuit 31 as parity correct/incorrect data, the output of the match circuit 43 becomes "O" as described above. And if 0" (unreliable) is latched in the upper bit of the latch circuit 45 as the previous address reliability data, the inputs of the AND circuit 34 become all "O", and the AND circuit 3
4 outputs a "1" signal. The "1" signal output from the AND circuit 34 is written to the lower bit of the latch circuit 45 as the previous address invalid data, and is also written to the RAM 15a, 15b in FIG. Sent as a no-access signal. Further, when the output signal of the AND circuit 34 is "1", the gate of the buffer 38 is opened, and the all "1" (8 bits) signal is output from the buffer? 38 to the RAMs 15a and 15b as the address. In this case, the block address is unnecessary in principle, but all "1"s are given to prevent the line from floating.
また、上記のようにラッチ回路３１にパリティ正誤デー
タ″Ｏ″がラッチされた場合、ラッチ回路４５の上位ビ
ットにラッチされている前回アドレス信頼性データが“
１”であれば、そのラッチデータによりバッファ４０の
ゲートが開かれ、ラッチ回路４２に保持されている前回
ブロックアドレスが半加算器４１により「＋１」されて
バッファ４０から出力される。このバッフｙ４０から出
力されるデータは生成ブロックアドレスとしてＲＡ Ｍ
１５ａ、１５ｂへ送られると共に、ラッチ回路４２に
保持される。Furthermore, when the parity correct/incorrect data "O" is latched in the latch circuit 31 as described above, the previous address reliability data latched in the upper bit of the latch circuit 45 is "
1", the gate of the buffer 40 is opened by the latch data, and the previous block address held in the latch circuit 42 is incremented by "+1" by the half adder 41 and output from the buffer 40. The data output from this buffer y40 is stored in RAM as a generated block address.
15a and 15b, and is held in the latch circuit 42.
そして、ラッチ回路３１にパリティ正誤データ″１″が
ラッチされた場合、ラッチ回路４５の上位ビットに“Ｏ
” （信頼性無し）がラッチされていれば、アンド回路
３５の出力が“１′となり、バッファ３９のゲートが開
かれる。このためラッチ回路３２に保持されている今回
ブロックアドレスが、バッファ３９より生成ブロックア
ドレスとして出力される。また、ラッチ回路３１にパリ
ティ正誤データ“１”がラッチされた場合において、ラ
ッチ回路４５の上位ビットに１″ （信頼性有り）がラ
ッチされていれば、バッファ４０のゲートが開かれ、ラ
ッチ回路４２にラッチされている前回ブロックアドレス
が半加算器４１により「＋１コされ、バッファ４０より
生成ブロックアドレスとして出力される。When the parity correct/incorrect data “1” is latched in the latch circuit 31, the upper bit of the latch circuit 45 is set to “O”.
" (unreliable) is latched, the output of the AND circuit 35 becomes "1', and the gate of the buffer 39 is opened. Therefore, the current block address held in the latch circuit 32 is outputted from the buffer 39 as a generated block address. Furthermore, when the parity correct/incorrect data "1" is latched in the latch circuit 31, if 1" (reliable) is latched in the upper bit of the latch circuit 45, the gate of the buffer 40 is opened and the latch circuit The previous block address latched in 42 is incremented by 1 by half adder 41 and outputted from buffer 40 as a generated block address.
以下、同様にしてブロックアドレスの規則性を利用し、
今回再生されたブロックアドレスと前回のブロックアド
レスとを一致回路４３において比較判定することにより
今回のブロックアドレスを補間し、この補間したブロッ
クアドレスデータを今回のブロックアドレスとして生成
する。その際、前回と今回の判定において規則性があっ
た場合、例えばブロックアドレスを「＋１」ずつ歩道す
る場合、「今回−前回＋１」なら規則性が有る訳である
が、この判定時に前回のブロックアドレスが正確であっ
たとは限らず、不正確な前回アドレスにより補間しても
意味がない。本発明では、この規則性判定時に規則性が
あったか否かを示す判断データを次回の判定時までラッ
チ回路４５にラッチしておき、次回の判定時に上記の判
断データから、今回のブロックアドレスが前回のブロッ
クアドレスに対して規則性が有るか、前回のブロックア
ドレス自体に信頼性が有るかということを判断し、第４
図に示すように今回のブロックアドレスを生成して出力
する。Below, using the regularity of block addresses in the same way,
The current block address is interpolated by comparing and determining the currently reproduced block address and the previous block address in the coincidence circuit 43, and this interpolated block address data is generated as the current block address. At that time, if there is a regularity between the previous and current judgments, for example, when moving the block address by ``+1'', if ``this time - previous time + 1'', there is a regularity, but at the time of this judgment, the previous block It does not necessarily mean that the address was accurate, and there is no point in interpolating with an inaccurate previous address. In the present invention, the judgment data indicating whether or not there is regularity at this regularity judgment is latched in the latch circuit 45 until the next judgment, and the current block address is determined from the above judgment data at the next judgment. It is determined whether there is any regularity with respect to the block address, and whether the previous block address itself is reliable.
As shown in the figure, the current block address is generated and output.
なお、上記実施例では、本発明をＤＡＴに実施した場合
について示したが、ＤＡＴ以外に８いても例えばデジタ
ルＶＴＲ等、ブロック単位のデジタルデータを伝送する
装置に適用し得るものである。In the above embodiment, the present invention is applied to a DAT, but the present invention can also be applied to a device other than a DAT, such as a digital VTR, which transmits digital data in blocks.
［発明の効果１
以上詳記したように本発明によれば、データ伝送時にブ
ロックアドレスの規則性を利用し、今回伝送されるブロ
ックアドレスと前回のブロックアドレスとを比較判定す
ることにより今回のブロックアドレスを補間し、この補
間したブロックアドレスを今回のブロックアドレスとし
て生成出力するようにしたので、信頼性の高いブロック
アドレスが得られるブロックアドレス生成回路を提供し
得るものである。[Effect of the invention 1] As detailed above, according to the present invention, the regularity of block addresses is used during data transmission, and the current block address is determined by comparing and determining the currently transmitted block address with the previous block address. Since the address is interpolated and the interpolated block address is generated and output as the current block address, it is possible to provide a block address generation circuit that can obtain a highly reliable block address.
第１図ないし第４図は本発明の一貫施例を示すもので、
第１図は回路構成を示すブロック図、第２図は動作を説
明するためのタイミングチャート、第３図は第１図にお
けるブロックアドレス生成回路の詳細を示すブロック図
、第４図は各種補間データと生成ブロックアドレスとの
関係を示す図、第５図はＤＡＴにおける録音／再生デー
タの１ブロツクのデータ構成を示す図である。
１１・・・フレーム分解回路、１２・・・パリティチェ
ック回路、１３・・・ブロックアドレス生成回路、１４
ａ、＋４ｂ、ｉ６ａ、１６ｂ１１９ａ、１９ｂ、２２ａ
、 ２２ｂ ・・・ゲート回路、１５ａ−・・第１
ＲＡＭ、１５ｂ・・・第２ＲＡＭ。
１８・・・デ・インタリーブ回路、２３・・・Ｄ／Ａコ
ンバータ、３１．３２．４２．４５・・・ラッチ回路、
３８〜４ｏ・・・スリーステートバッファ、４１・・・
半加算器、４２・・・ラッチ回路、４３・・・一致回路
。
出願人代理人 弁理士 鈴 江 武 彦第 ２１
第４図
第５図Figures 1 to 4 show consistent embodiments of the present invention.
Figure 1 is a block diagram showing the circuit configuration, Figure 2 is a timing chart to explain the operation, Figure 3 is a block diagram showing details of the block address generation circuit in Figure 1, and Figure 4 is various interpolation data. FIG. 5 is a diagram showing the data structure of one block of recording/playback data in a DAT. 11... Frame decomposition circuit, 12... Parity check circuit, 13... Block address generation circuit, 14
a, +4b, i6a, 16b119a, 19b, 22a
, 22b...gate circuit, 15a-...first
RAM, 15b...Second RAM. 18... De-interleaving circuit, 23... D/A converter, 31.32.42.45... Latch circuit,
38-4o...three-state buffer, 41...
Half adder, 42...Latch circuit, 43... Match circuit. Applicant's agent Patent attorney Takehiko Suzue 21 Figure 4 Figure 5
Claims (1)
ブロックの順序を示す規則的に変化するブロックアドレ
スを付加するブロックアドレス生成回路において、デー
タ伝送時に今回伝送されるブロックアドレスと前回のブ
ロックアドレスとを比較して今回のブロックアドレスに
規則性が有るか否かを判定する判定手段と、この判定手
段による判定結果データを次回の判定時まで保持するラ
ッチ回路と、上記判定手段によりブロックアドレスの規
則性を判定する際、上記ラッチ回路に保持している前回
判定時の判定結果データを判定参照データとする手段と
、上記判定手段の判定結果に基づいてブロックアドレス
を補間し、この補間したブロックアドレスを今回のブロ
ックアドレスとして生成出力する手段とを具備したこと
を特徴とするブロックアドレス生成回路。In the block address generation circuit that adds regularly changing block addresses indicating the order of each block to digital data transmitted in blocks, the block address transmitted this time and the previous block address are compared during data transmission. a latch circuit that holds the judgment result data of this judgment means until the next judgment; When making a judgment, there is a means for using the judgment result data from the previous judgment held in the latch circuit as judgment reference data, and a block address is interpolated based on the judgment result of the judgment means, and this interpolated block address is used as the current judgment result. A block address generation circuit comprising means for generating and outputting a block address as a block address.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60204825A JP2563897B2 (en) | 1985-09-17 | 1985-09-17 | Block address generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60204825A JP2563897B2 (en) | 1985-09-17 | 1985-09-17 | Block address generation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6265286A true JPS6265286A (en) | 1987-03-24 |
| JP2563897B2 JP2563897B2 (en) | 1996-12-18 |
Family
ID=16497006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60204825A Expired - Lifetime JP2563897B2 (en) | 1985-09-17 | 1985-09-17 | Block address generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2563897B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6431555U (en) * | 1987-08-17 | 1989-02-27 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5877083A (en) * | 1981-10-31 | 1983-05-10 | Sony Corp | Reading method of time code signal |
| JPS58194183A (en) * | 1982-04-26 | 1983-11-12 | Sony Corp | Address signal processing device |
-
1985
- 1985-09-17 JP JP60204825A patent/JP2563897B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5877083A (en) * | 1981-10-31 | 1983-05-10 | Sony Corp | Reading method of time code signal |
| JPS58194183A (en) * | 1982-04-26 | 1983-11-12 | Sony Corp | Address signal processing device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6431555U (en) * | 1987-08-17 | 1989-02-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2563897B2 (en) | 1996-12-18 |
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