JPS626522A - Triangle wave generating circuit - Google Patents
Triangle wave generating circuitInfo
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- JPS626522A JPS626522A JP60145072A JP14507285A JPS626522A JP S626522 A JPS626522 A JP S626522A JP 60145072 A JP60145072 A JP 60145072A JP 14507285 A JP14507285 A JP 14507285A JP S626522 A JPS626522 A JP S626522A
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Abstract
Description
【発明の詳細な説明】
背景技術
モータ等の負荷を駆動する１方式として、ＰＷＭ〈パル
ス幅変調）双方向スイッチング駆動方式が知られている
。当該駆動方式は、損失が少なくかつ消費電力を低減で
きるという優れた特徴を有しており、特にバッテリを電
源とする車載用機器や携帯用機器等におけるモータ等の
負荷の駆動に有用である。DETAILED DESCRIPTION OF THE INVENTION BACKGROUND ART A PWM (Pulse Width Modulation) bidirectional switching drive method is known as one method for driving a load such as a motor. This drive method has excellent features of low loss and reduced power consumption, and is particularly useful for driving loads such as motors in vehicle-mounted devices, portable devices, etc. that use batteries as power sources.
このＰＷＭ駆動回路としては、例えば第１３図に示すよ
うに、互いに同相の２つの三角波信号ａ。For example, as shown in FIG. 13, this PWM drive circuit uses two triangular wave signals a that are in phase with each other.
ｂを生成し、これら三角波信号をその一方ａが他方すに
比して直流バイアスレベルが高い状態で比較回路１００
の上限及び下限の基準入力とし、更に駆動信号Ｃを比較
入力とすることにより、駆動信号の信号レベルに応じた
パルス幅でかつ負荷の駆動方向に対応した一対のパルス
信号ｄ、ｅを得、この一対のパルス信号ｄ、ｅに基づい
て負荷をスイッヂング駆動する構成のものが知られてい
る。The comparator circuit 100 generates the triangular wave signals b and compares the triangular wave signals with one of the triangular wave signals a having a higher DC bias level than the other.
By using the upper and lower limit reference inputs and further using the drive signal C as a comparison input, a pair of pulse signals d and e with a pulse width corresponding to the signal level of the drive signal and corresponding to the drive direction of the load is obtained, A configuration in which a load is driven in a switching manner based on the pair of pulse signals d and e is known.
このＰＷＭ駆動回路には三角波信号を生成する回路が用
いられているが、この三角波生成回路としては、従来、
第１４図に示す様に、一定周期の矩形波信号をオペアン
プ０ＰＩＯ，抵抗Ｒａｏ、Ｒ４＋及びコンデンサＣ１０
からなる積分器１０１によって三角波信号に変換する構
成のものが用いられていた。かかる積分器構成の三角波
生成回路においては、ＩＣ（集積回路）化を考えた場合
、コンデンサＣＩＯを外付けにするためには２つの端子
ビンＰ＋ 、Ｒ２が必要となる。しかし、ＩＣ化に際し
ては、出来る限り端子ビンを少なく出来る回路構成が望
ましい。This PWM drive circuit uses a circuit that generates a triangular wave signal. Conventionally, this triangular wave generating circuit
As shown in Fig. 14, a constant period rectangular wave signal is input to the operational amplifier 0PIO, resistor Rao, R4+ and capacitor C10.
A structure in which the signal is converted into a triangular wave signal by an integrator 101 consisting of the following was used. In such a triangular wave generation circuit having an integrator configuration, when considering integration into an IC (integrated circuit), two terminal pins P+ and R2 are required in order to externally attach the capacitor CIO. However, when converting to an IC, it is desirable to have a circuit configuration that can reduce the number of terminal bins as much as possible.
Ｒ」ＪとＬＬ
本発明は、上述した点に鑑みなされてもので、ＩＣ化す
る場合の端子ビンの削減を可能として三角波生成回路を
提供することを目的とする。R''J and LL The present invention has been made in view of the above-mentioned points, and an object of the present invention is to provide a triangular wave generation circuit that can reduce the number of terminal bins when integrated into an IC.
本発明による三角波生成回路は、第１の定電流源とこの
第１の定電流源の２倍の定電流値の第２の定電流源とを
設番ブ、この第２の定電流源のオン／オフ制御によって
コンデンサ（蓄電手段）を定電流にて充放電することに
より、三角波信号を生成する構成となっている。The triangular wave generation circuit according to the present invention includes a first constant current source and a second constant current source having a constant current value twice that of the first constant current source. The configuration is such that a triangular wave signal is generated by charging and discharging a capacitor (power storage means) with a constant current through on/off control.
実 施 例 以下、本発明の実施例を図に基づいて詳細に説明する。Example Hereinafter, embodiments of the present invention will be described in detail based on the drawings.
第１図において、第１の定電流源１は、トランジスタＱ
＋ 、Ｑ２及び抵抗Ｒ＋ 、Ｒ２からなる電流ミラー回
路によって構成されている。この第１の定電流源１と直
列接続された第２の定電流源２は、互いに並列接続され
たトランジスタＱ３ 、 Ｑ４と、これらトランジスタ
Ｑ３ 、Ｑｓ と抵抗Ｒ３を介してベースが共通接続さ
れたトランジスタＱ５及び各１−ランジスタのエミッタ
抵抗Ｒ４、Ｒｓからなる電流ミラー回路によって構成さ
れており、第１の定電流源１の定電流値ｉｏの２倍の電
流値２ｉｏを吸い込むようになっている。第１及び第２
の定電流源１．２の共通接続点、即ちトランジスタＱ２
及びトランジスタＱ３ 、Ｑａのコレクタ共通接続点と
基準電位点であるアースとの間には、蓄電手段であるコ
ンデンサＣ１が接続されている。In FIG. 1, a first constant current source 1 is a transistor Q
+, Q2 and a current mirror circuit consisting of resistors R+, R2. The second constant current source 2 connected in series with the first constant current source 1 has transistors Q3 and Q4 connected in parallel to each other, and bases of these transistors Q3 and Qs are commonly connected through a resistor R3. It is constituted by a current mirror circuit consisting of a transistor Q5 and emitter resistors R4 and Rs of each transistor, and is adapted to sink a current value 2io that is twice the constant current value io of the first constant current source 1. . 1st and 2nd
The common connection point of the constant current source 1.2, that is, the transistor Q2
A capacitor C1, which is a power storage means, is connected between the common connection point of the collectors of the transistors Q3 and Qa and the ground, which is a reference potential point.
コンデンサＣ１の両端電圧は、コンパレータＣＯＭ Ｐ
＋ 、 ＣＯＭ Ｐ ２からなり当該電圧レベルを監
視する比較回路３の比較入力、即ちコンパレータＣＯ’
ＭＰ＋の反転入力及びＣＯＭ Ｐ ２の非反転入力とな
る。比較回路３の上限及び下限の比較基準レベルＶｕ及
びＶＬは、互いに直列接続された４つの抵抗Ｒ５〜Ｒ８
による基準電源電圧Ｖｒｅｆの分圧によって設定されて
いる。抵抗Ｒ５〜Ｒ８は更に、基準電源電圧Ｖ ｒｅｆ
を略１／２に分圧し、電圧ホロア回路構成のオペアンプ
ＯＰ＋を介して１ ／ ２ Ｖ ｒｅｆとする。比較回
路３の２つの比較出力、即ちコンパレータＣＯＭ Ｐ
＋ 、 ＣＯＭ Ｐ ２の各出力はＲ８−フリップフロ
ップ４のセット（Ｓ）及びリセット（Ｒ）入力となる。The voltage across the capacitor C1 is the comparator COMP
+, COMP 2 and the comparison input of the comparison circuit 3 that monitors the voltage level, that is, the comparator CO'
It becomes the inverting input of MP+ and the non-inverting input of COMP2. The upper and lower comparison reference levels Vu and VL of the comparison circuit 3 are set by four resistors R5 to R8 connected in series with each other.
It is set by dividing the reference power supply voltage Vref by . The resistors R5 to R8 are further connected to the reference power supply voltage V ref
The voltage is divided to approximately 1/2 and the voltage is set to 1/2 V ref via an operational amplifier OP+ having a voltage follower circuit configuration. Two comparison outputs of comparison circuit 3, namely comparator COMP
The outputs of + and COMP2 become set (S) and reset (R) inputs of R8-flip-flop 4.
フリップフロップ（以下単にＦＦの記す）４のｄ出力は
、トランジスタＱ６及び抵抗Ｒ９，ＲＩＯからなり第２
の定電流源２の活性化・非活性化の制御をなす制御回路
５に供給される。この制御回路５は、トランジスタＱ６
がＦＦ４の０出力に応答してオン状態となってトランジ
スタＱ３ 、Ｑ４をオフ状態とすることにより、第２の
定電流源２を非活性化状態とする。The d output of the flip-flop (hereinafter simply referred to as FF) 4 is composed of a transistor Q6 and resistors R9 and RIO, and the second
The constant current source 2 is supplied to a control circuit 5 which controls activation/deactivation of the constant current source 2. This control circuit 5 includes a transistor Q6
turns on in response to the 0 output of FF4, turning off transistors Q3 and Q4, thereby inactivating the second constant current source 2.
第２の定電流ｉｌ！ｉ２におけるエミッタ抵抗Ｒ５の両
端電圧は電圧ボロア回路構成のオペアンプＯＰ２の反転
入力となっている。オペアンプＯＰ２は抵抗ＲＩＩＩＲ
１２による基準電源電圧ｖｒｅｒの分圧によって比較基
準レベルが設定されており、その比較出力によって第１
及び第２の定電流源１，２の定電流値を設定する電流値
設定回路６を構成している。Second constant current il! The voltage across the emitter resistor R5 at i2 serves as an inverting input of an operational amplifier OP2 having a voltage borrow circuit configuration. Opamp OP2 is resistor RIIIR
A comparison reference level is set by dividing the reference power supply voltage vrer by 12, and the first
and a current value setting circuit 6 that sets the constant current values of the second constant current sources 1 and 2.
コンデンサＣ１の両端電圧は電圧ホロア回路構成のオペ
アンプＯＰ３を介して第１相の三角波信号φａになると
共に、オペアンプＯＰ４及び抵抗Ｒ１３，Ｒ１４からな
るインバータ７で位相反転されて第１相の三角波信号φ
ａとは逆相の第２相の三角波信号φｂとなる。これら三
角波信号φａ、φｂには、１ ／ ２ Ｖ ｒｅｆの直
流バイアスが与えられる。The voltage across the capacitor C1 becomes the first phase triangular wave signal φa through the operational amplifier OP3 having a voltage follower circuit configuration, and is phase inverted by the inverter 7 consisting of the operational amplifier OP4 and resistors R13 and R14 to become the first phase triangular wave signal φ.
The second phase triangular wave signal φb is opposite in phase to a. A DC bias of 1/2 V ref is applied to these triangular wave signals φa and φb.
以上により、ピーク値がほぼ等しく互いに逆相の２相の
三角波信号φａ、φｂを発生する三角波生成回路８が構
成されている。かかる三角波生成回路８では、定電流値
１ｏなる第１の定電流源１と定電流値２ｆｏなる第２の
定電流源２とを設け、第２の定電流源２のオン／オフ制
御によってコンデンサＣ１を定電流にて充放電すること
により、三角波を生成する構成となっているので、当該
回路８をＩＣ（集積回路）化する場合には、コンデンサ
Ｃ＋用として端子ビンが１個（第１図における端子８ａ
）で済むという利点がある。As described above, a triangular wave generation circuit 8 is configured that generates two-phase triangular wave signals φa and φb having substantially equal peak values and mutually opposite phases. This triangular wave generation circuit 8 includes a first constant current source 1 with a constant current value of 1o and a second constant current source 2 with a constant current value of 2fo, and controls the capacitor by on/off control of the second constant current source 2. Since the configuration is such that a triangular wave is generated by charging and discharging C1 with a constant current, when converting the circuit 8 into an IC (integrated circuit), one terminal bin (the first Terminal 8a in the figure
).
２相の三角波信号φａ、φｂはコンパレータＣＯＭ Ｐ
３ 、 ＣＯＭ Ｐ ４からなる比較回路９の上限及
び下限の比較基準入力、即ちコンパレータＣＯＭＰ３
、ＣＯＭＰ４の各反転入力となる。比較回路９の比較入
力、即ちコンパレータＣＯＭＰ３ 。The two-phase triangular wave signals φa and φb are sent to the comparator COM P
3. Upper and lower limit comparison reference inputs of the comparator circuit 9 consisting of COMP4, that is, comparator COMP3
, COMP4 are inverted inputs. Comparison input of comparison circuit 9, ie, comparator COMP3.
ＣＯＭ Ｐ ４の各非反転入力として負荷である例えば
モータＭの駆動信号が抵抗Ｒ＋ｓを介して供給される。A drive signal for a load, for example a motor M, is supplied to each non-inverting input of COMP 4 via a resistor R+s.
コンパレータＣＯＭ Ｐ ３ 、 ＣＯＭ Ｐ ４の各
非反転入力端には抵抗Ｒ＋ｓ （Ｒ＋ｓ ＝Ｒ＋６＞を
介して基準電源電圧ｙ ｒｅｒが印加されており、抵抗
Ｒ＋ｓ、Ｒ＋ｓの各抵抗値が等しく設定されていること
で、駆動信号はウィンドコンパレータ９の比較入力とな
る時点で１ ／２ Ｖ ｒａｆにバイアスされることに
なる。寸なわち、駆動信号の信号基準レベルが１／２Ｖ
ｒ＋Ｊとなる。A reference power supply voltage y rer is applied to each non-inverting input terminal of the comparators COM P 3 and COM P 4 via a resistor R+s (R+s = R+6>), and the resistance values of the resistors R+s and R+s are set equal. As a result, the drive signal is biased to 1/2 V raf when it becomes the comparison input of the window comparator 9. In other words, the signal reference level of the drive signal is 1/2 V raf.
It becomes r+J.
これにより、三角波生成回路８の回路基準レベル、即ち
比較回路３の比較基準レベルと駆動信号の直流バイアス
レベル（信号基準レベル）とが共に同一の基準電源電圧
Ｖ ｒｅｆの抵抗分圧によって設定されることになる。As a result, the circuit reference level of the triangular wave generation circuit 8, that is, the comparison reference level of the comparator circuit 3 and the DC bias level (signal reference level) of the drive signal are both set by resistive voltage division of the same reference power supply voltage V ref. It turns out.
従って、電源電圧の変動があっても２相の三角波信号φ
ａ、φｂと駆動信号との相対的な信号レベルが常に一定
に保たれることになるので、Ｎｓ雷電圧変動に拘らず常
に安定した回路動作が行なわれることになる。Therefore, even if there are fluctuations in the power supply voltage, the two-phase triangular wave signal φ
Since the relative signal levels of a, φb and the drive signal are always kept constant, stable circuit operation is always performed regardless of fluctuations in the Ns lightning voltage.
コンパレータＣＯＭ Ｐ ３の比較出力はＡＮＤゲート
１０及びＮＯＲゲート１１の各−人力となり、コンパレ
ータＣＯＭ Ｐ ４の比較出力はＡＮＤゲート１０及び
ＮＯＲゲート１１の各他人力となる。The comparison output of the comparator COM P 3 becomes the output of the AND gate 10 and the NOR gate 11, and the comparison output of the comparator COM P 4 becomes the output of the AND gate 10 and the NOR gate 11.
これにより、ＡＮＤゲート１０及びＮＯＲゲート１１の
各出力端には、モータＭの駆動方向に対応した第１及び
第２のパルス信号が導出されることになる。As a result, first and second pulse signals corresponding to the driving direction of the motor M are derived from each output terminal of the AND gate 10 and the NOR gate 11.
先述した駆動信号は抵抗Ｒ＋ｓを介してコンパレータＣ
ＯＭＰｓの非反転入力ともなっている。コンパレータＣ
ＯＭ Ｐ ｓは１ ／ ２ Ｖ ｒｅｆを反転入力とす
ることで、駆動信号の信号基準レベルに対する極性を判
別する極性判別手段を構成している。The drive signal mentioned above is sent to the comparator C via the resistor R+s.
It also serves as a non-inverting input for OMPs. Comparator C
The OMP s constitutes a polarity determining means that determines the polarity of the drive signal with respect to the signal reference level by using 1/2 V ref as an inverted input.
コンパレータＣＯＭＰｓの判別出力はＤ−ＦＦ１２のデ
ータ（Ｄ＞入力となる。Ｄ−ＦＦ１２は三角波生成回路
８におけるＲ８−ＦＦ４のＱ出力をトリガ（Ｔ）入力と
し、そのＱ、Φ出力はＡＮＤゲート１３．１４の各−人
力となる。ＡＮＤゲート１３．１４はＡＮＤゲート１０
及びＮＯＲゲート１１の各出力、即ち第１及び第２のパ
ルス信号をそれぞれ他人力としており、Ｄ−ＦＦ１２の
Ｑ。The discrimination output of the comparator COMPs becomes the data (D>input) of the D-FF12.The D-FF12 uses the Q output of R8-FF4 in the triangular wave generation circuit 8 as a trigger (T) input, and its Q and Φ outputs are the AND gate 13. .14 each - human power.AND gate 13.14 is AND gate 10
and the outputs of the NOR gate 11, that is, the first and second pulse signals, are respectively inputted, and the Q of the D-FF 12.
ｄ出力に基づいて第１及び第２のパルス信号のうちのい
ずれか一方のみを出力するゲート手段を構成している。A gate means is configured to output only one of the first and second pulse signals based on the d output.
ＡＮＤゲート１３．１４の各出力パルスは、後述するモ
ータドライブ回路１８における逆起電力吸収用ダイオー
ドＤ＋ 、Ｄ２の逆起電力によるエネルギー損失分を補
償する補償回路１５．１６に供給される。補償回路１５
において、ＡＮＤゲート１３の出力パルスが抵抗Ｒ１７
を介してトランジスタＱ７のベース入力となり、このト
ランジスタＱ７はコンデンサＣ２と並列接続されている
。コンデンサＣ２はトランジスタＱ７のオン時に両端が
短絡されて充電電荷がｖｔｒＲに放電され、トランジス
タＱ７がオフになった時点、即ちＡＮＤゲート１３の出
力パルスが消滅した時点から定電流源Ｉａによって充電
が開始される。コンデンサｃ２の両端電圧はコンパレー
タＣＯＭＰｓの反転入力となる。コンパレータＣＯＭＰ
ｓは基準電圧ＥＯを非反転入力とし、コンデンサｃ２の
両端電圧が基準電圧Ｅｏより低いとき高レベルのパルス
信号を発生する。その結果、補償回路１５がらはＡＮＤ
ゲート１３の出力パルスに対し、はぼ一定のパルス幅の
パルスが追加されたパルス信号が出力されることになる
。Each output pulse of the AND gate 13.14 is supplied to a compensation circuit 15.16 that compensates for energy loss due to back electromotive force of back electromotive force absorbing diodes D+ and D2 in a motor drive circuit 18, which will be described later. Compensation circuit 15
, the output pulse of the AND gate 13 is connected to the resistor R17.
It becomes the base input of the transistor Q7 via the capacitor C2, and this transistor Q7 is connected in parallel with the capacitor C2. Both ends of the capacitor C2 are short-circuited when the transistor Q7 is turned on, and the charge is discharged to vtrR, and charging is started by the constant current source Ia when the transistor Q7 is turned off, that is, when the output pulse of the AND gate 13 disappears. be done. The voltage across the capacitor c2 becomes the inverting input of the comparator COMPs. Comparator COMP
s uses the reference voltage EO as a non-inverting input, and generates a high-level pulse signal when the voltage across the capacitor c2 is lower than the reference voltage Eo. As a result, the compensation circuit 15 becomes AND
A pulse signal obtained by adding a pulse having an approximately constant pulse width to the output pulse of the gate 13 is output.
補償回路１６も補償回路１５と同様に、抵抗ＲＩ８、ト
ランジスタＱｓ、コンデンサ（／３ 、定電流源ｒｂ及
びコンパレータＣＯＭ Ｐ ７によって構成されており
、その動作も補償回路１５と全く同じである。Similar to the compensation circuit 15, the compensation circuit 16 also includes a resistor RI8, a transistor Qs, a capacitor (/3), a constant current source rb, and a comparator COMP7, and its operation is exactly the same as that of the compensation circuit 15.
補償回路１５．１６の各出力パルスは、プリドライブ回
路１７を介してモータドライブ回路１８に供給される。Each output pulse of the compensation circuit 15 , 16 is supplied via a predrive circuit 17 to a motor drive circuit 18 .
モータドライブ回路１８において、モータＭはＰＮＰＮ
上形ンジスタＱ９とＮＰＮ形トランジスタＱ ＋ｏ及び
ＰＮＰ形トランジスタＱＩＩとＮＰＮ形トランジスタＱ
１２の各コレクタ共通接続点間に接続されている。トラ
ンジスタＱ９ 、 ＱＩａ 、 Ｑ＋＋ 、 Ｑ１２は
パワートランジスタである。トランジスタＱ９．Ｑｌ＋
の各エミッタは直接電源Ｖ工に接続され、各ベースはそ
れぞれ抵抗ＲＩ９．Ｒ２Ｇを介して電源Ｖｃｃに接続さ
れている。一方、トランジスタＱＩＱ、Ｑ１２各エミッ
タは共に接地され、各ベースはそれぞれ抵抗Ｒ２＋、Ｒ
２２を介して接地されると共にツェナーダイオードＺＤ
＋ 、ＺＤ２を介して各コレクタに接続されている。モ
ータＭの両端は逆起電力吸収用ダイオードＤ＋ 、Ｄ２
を介して電源Ｖｃｃに接続されている。In the motor drive circuit 18, the motor M is PNPN.
Upper transistor Q9 and NPN transistor Q +o and PNP transistor QII and NPN transistor Q
Each of the 12 collectors is connected between the common connection points. Transistors Q9, QIa, Q++, and Q12 are power transistors. Transistor Q9. Ql+
Each emitter is connected directly to the power source V, and each base is connected to a respective resistor RI9. It is connected to the power supply Vcc via R2G. On the other hand, the emitters of transistors QIQ and Q12 are both grounded, and the bases of each transistor are connected to resistors R2+ and R, respectively.
22 and a Zener diode ZD.
+ and connected to each collector via ZD2. Both ends of the motor M are diodes D+ and D2 for absorbing back electromotive force.
It is connected to the power supply Vcc via.
プリドライブ回路１７において、補償回路１５から供給
されるパルス信号は抵抗Ｒ２３，Ｒ２４及びトランジス
タＱ １３からなるプリドライブ段を介してパワートラ
ンジスタＱ９を駆動すると共に、インバータ１９で反転
さ、れた後抵抗Ｒ２５〜Ｒ２７及びトランジスタＱ １
４からなるプリドライブ段を介してパワートランジスタ
Ｑ１２を駆動する。これにより、モータＭには図に実線
で示す矢印方向の電流が流れ、モータＭは正方向に回転
駆動されることになる。また、補償回路１５からのパル
ス信号はインバータ２０を介してトランジスタＱ ＋ｓ
にも供給され、モータＭの正方向駆動の停止時に当該ト
ランジスタＱ ＋ｓをオンせしめる。これにより、パワ
ートランジスタＱ １２のベース・エミッタ間がトラン
ジスタＱ ＋ｓによって短絡されるので、パワートラン
ジスタＱ １２は瞬時にオフ状態となる。このトランジ
スタＱ ＋ｓを設けた理由については、後で詳細に説明
する。トランジスタＱ ＋ｓのベースは抵抗Ｒ２８を介
して電源Ｖｃｃに接続されている。In the pre-drive circuit 17, the pulse signal supplied from the compensation circuit 15 drives the power transistor Q9 through a pre-drive stage consisting of resistors R23, R24 and a transistor Q13, and is inverted by an inverter 19 and then connected to a resistor. R25 to R27 and transistor Q1
The power transistor Q12 is driven through a predrive stage consisting of four. As a result, a current flows through the motor M in the direction of the arrow shown by the solid line in the figure, and the motor M is driven to rotate in the forward direction. Further, the pulse signal from the compensation circuit 15 is passed through the inverter 20 to the transistor Q +s
is also supplied to turn on the transistor Q+s when the motor M stops driving in the forward direction. As a result, the base and emitter of the power transistor Q12 are short-circuited by the transistor Q+s, so that the power transistor Q12 is instantly turned off. The reason for providing this transistor Q +s will be explained in detail later. The base of transistor Q+s is connected to power supply Vcc via resistor R28.
一方、補償回路１６から供給されるパルス信号は抵抗Ｒ
２Ｂ、Ｒ３］及びトランジスタＱ １６からなるプリド
ライブ段を介してパワートランジスタＱＩ＋を駆動する
と共に、インバータ２１で反転された後抵抗Ｒ３１〜Ｒ
３３及びトランジスタＱ １７からなるプリドライブ段
を介してパワートランジスタＱ １０を駆動する。これ
により、モータＭには図に破線で示す矢印方向の電流が
流れ、モータＭは逆方向に回転駆動されることになる。On the other hand, the pulse signal supplied from the compensation circuit 16 is
2B, R3] and the transistor Q16 through a predrive stage, and after being inverted by the inverter 21, the resistors R31 to R3 are inverted.
The power transistor Q 10 is driven through a predrive stage consisting of the transistor Q 33 and the transistor Q 17. As a result, a current flows through the motor M in the direction of the arrow shown by the broken line in the figure, and the motor M is driven to rotate in the opposite direction.
また、補償回路１６からの定電流源はインバータ２２を
介してトランジスタＱ ＋ｓにも供給され、モータＭの
逆方向駆動の停止時に当該トランジスタＱ ＋ｓをオン
せしめる。これにより、パワートランジスタ０１０のベ
ース・エミッタ間がトランジスタＱ＋ａによって短絡さ
れるので、パワートランジスタＱ ＋ｏは瞬時にオフ状
態となる。トランジスタＱＣｓのベースは抵抗Ｒ３４を
介して電源Ｖｃｃに接続されている。Further, the constant current source from the compensation circuit 16 is also supplied to the transistor Q +s via the inverter 22, and turns on the transistor Q +s when the reverse drive of the motor M is stopped. As a result, the base and emitter of the power transistor 010 are short-circuited by the transistor Q+a, so that the power transistor Q+o is instantly turned off. The base of transistor QCs is connected to power supply Vcc via resistor R34.
次に、本発明によるＰＷＭ駆動回路の回路動作について
説明する。Next, the circuit operation of the PWM drive circuit according to the present invention will be explained.
まず、三角波生成回路８の回路動作を第２図の波形図を
参照しつつ説明する。三角波生成回路８において、第２
の定電流８２が非活性化状態にあるとき、即ちトランジ
スタＱ６のオンによりトランジスタＱ３ 、Ｑ４がオフ
状態にあるとき、コンデンサＣ１は第１の定電流源１か
ら供給される定電流により、第２図（ａ＞に示すように
、一定の傾斜角をもって充電される。コンデンサＣＩの
両端電圧が比較回路３の上限基準レベルＶｕに達すると
コンパレータＣＯＭ Ｐ ＋が低レベルのパルス（ｂ）
を発生し、このパルス（ｂ）に応答してＲ８−ＦＦ４の
Φ出力（ｄ）が低レベルに遷移する。First, the circuit operation of the triangular wave generation circuit 8 will be explained with reference to the waveform diagram of FIG. In the triangular wave generation circuit 8, the second
When the constant current 82 of the first constant current source 1 is in an inactive state, that is, when the transistor Q6 is turned on and the transistors Q3 and Q4 are turned off, the capacitor C1 As shown in the figure (a), it is charged with a certain slope angle. When the voltage across the capacitor CI reaches the upper limit reference level Vu of the comparator circuit 3, the comparator COM P + outputs a low level pulse (b)
is generated, and in response to this pulse (b), the Φ output (d) of R8-FF4 transitions to a low level.
これにより、トランジスタＱ６がオフ状態となるので、
第２の定電流源２が活性化状態、即ちトランジスタＱ３
、Ｑ４がオン状態となり、第１の定電流源１の定電流
の２倍の電流の吸い込みを行なう。This turns transistor Q6 off, so
The second constant current source 2 is in an activated state, that is, the transistor Q3
, Q4 are turned on, and a current twice the constant current of the first constant current source 1 is sucked.
その結果、それまで充電状態にあったコンデンサＣＩは
放電状態に移行し、第２図（ａ）に示すように、充電時
と同じ傾斜角をもって放電が行なわれる。続いて、コン
デンサＣ１の両端電圧が比較回路３の下限基準レベルＶ
しに達するとコンパレータＣＯＭ Ｐ ２が低レベルの
パルス（Ｃ）を発生し、このパルス（Ｃ）に応答してＲ
８−ＦＦ４のｄ出力（ｄ）が高レベルに遷移する。これ
により、トランジスタＱ６がオン状態となり、第２の定
電流源２が非活性化状態となるので、再びコンデンサＣ
１は第１の定電流源１から供給される定電流により一定
の傾斜角をもって充電されることになる。As a result, the capacitor CI, which had been in the charging state, shifts to the discharging state, and as shown in FIG. 2(a), the capacitor CI is discharged with the same angle of inclination as during charging. Subsequently, the voltage across the capacitor C1 is set to the lower limit reference level V of the comparator circuit 3.
When the current level is reached, comparator COMP 2 generates a low level pulse (C), and in response to this pulse (C), R
d output (d) of 8-FF4 transitions to high level. As a result, the transistor Q6 is turned on and the second constant current source 2 is deactivated, so that the capacitor C is turned on again.
1 is charged at a constant angle of inclination by a constant current supplied from the first constant current source 1.
このように、第１及び第２の定電流源１．２による定電
流にてコンデンサＣ１の充放電動作が繰り返されること
により、コンデンサＣ１の両端電圧は、第２図（ａ）に
実線で示す如く三角波状に変化し、オペアンプＯＰ３を
介して第１相の三角波信号φａとして出力され、又イン
バータ７′Ｃ−位相反転されることにより、第２図（ａ
）に破線で示す如く第１相の三角波信号φａとピーク値
が等しくかつ逆相の第２相の三角波信号φｂとして出力
されることになる。この２相の三角波信号φａ。In this way, by repeating the charging and discharging operation of the capacitor C1 with the constant current from the first and second constant current sources 1.2, the voltage across the capacitor C1 is as shown by the solid line in FIG. 2(a). The signal changes into a triangular waveform as shown in FIG.
) is output as a second phase triangular wave signal φb having the same peak value as the first phase triangular wave signal φa and having an opposite phase. This two-phase triangular wave signal φa.
φｂは比較回路９の基準入力となる。φb becomes a reference input of the comparator circuit 9.
比較回路９の比較入力としては、１／２Ｖｒｅｆの信号
基準レベルを有するモータＭの駆動信号が供給される。A drive signal for the motor M having a signal reference level of 1/2 Vref is supplied as a comparison input of the comparison circuit 9.
ここで、モータＭが例えばコンパクトディスクを回転駆
動するスピンドルモータである場合には、ディスクから
の再生同期信号と基準同期信号との比較によって得られ
るエラー信号が上記駆動信号となり、このエラー信号に
基づいてスピンドルモータの駆動制御が行なわれること
になる。これがいわゆるスピンドルサーボである。Here, if the motor M is, for example, a spindle motor that rotationally drives a compact disc, the error signal obtained by comparing the reproduction synchronization signal from the disc with the reference synchronization signal becomes the drive signal, and based on this error signal, The drive control of the spindle motor is then performed. This is the so-called spindle servo.
第３図において、２相の三角波信号φａ、φｂのクロス
点が１／２Ｖｒｅｒレベルとなっており、この１ ／
２ Ｖ ｒｅｆレベルに対して駆動信号の信号レベルが
高い場合及び低い場合のＰＷＭ動作について以下に説明
する。In Fig. 3, the cross point of the two-phase triangular wave signals φa and φb is at the 1/2 Vrer level, and this 1/2
The PWM operation when the signal level of the drive signal is high and low with respect to the 2 V ref level will be described below.
比較回路９において、まず、駆動信号の信号レベルが図
（ａ）に一点鎖線で示す如＜１／２Ｖｒｅｆレベルより
高い場合には、コンパレータＣＯＭＰ３の出力（ｂ）は
駆動信号の信号レベルに対し第１相の三角波信号φａの
信号レベルが低くなった時点ｔ！で低レベルから高レベ
ルに遷移し、三角波信号φａの信号レベルが駆動信号の
信号レベルを越える時点ｔ４まで高レベルを維持する。In the comparator circuit 9, first, when the signal level of the drive signal is higher than <1/2Vref level as shown by the dashed line in FIG. Time t when the signal level of the one-phase triangular wave signal φa becomes low! The triangular wave signal φa transitions from a low level to a high level at , and remains at a high level until time t4 when the signal level of the triangular wave signal φa exceeds the signal level of the drive signal.
また、コンパレータＣＯＭ Ｐ ４の出力（Ｃ）は、第
２相の三角波信号φｂの信号レベルが駆動信号の信号レ
ベルを越えた時点ｔ２で高レベルから低レベルに遷移し
、駆動信号の信号レベルより低くなった時点ｔ３で再び
高レベルに遷移する。Furthermore, the output (C) of the comparator COMP4 transitions from high level to low level at time t2 when the signal level of the second phase triangular wave signal φb exceeds the signal level of the drive signal, At time t3 when it becomes low, it changes to high level again.
一方、駆動信号の信号レベルが図（ａ）に二点鎖線で示
す如＜１／２Ｖｒｅｆレベルより低くかつ例えば上記の
場合と同一の絶対値レベルを有する場合には、コンパレ
ータＣＯＭＰ３の出力（ｄ）は第１相の三角波信号φａ
の信号レベルが駆動信号の信号レベルを越えた時点ｔ２
で低レベルから高レベルに遷移し、三角波信号φａの信
号レベルが駆動信号の信号レベルを越える時点ｔ３まで
高レベルを維持する。また、コンパレータＣＯＭＰ４の
出力（ｅ）は、第２相の三角波信号φｂの信号レベルが
駆動信号の信号レベルを越えた時点ｔ１で高レベルから
低レベルに遷移し、駆動信号の信号レベルより低くなっ
た時点ｔ４で再び高レベルに遷移する。On the other hand, if the signal level of the drive signal is lower than <1/2Vref level as shown by the two-dot chain line in Figure (a) and has the same absolute value level as in the above case, the output (d) of the comparator COMP3 is the first phase triangular wave signal φa
Time t2 when the signal level of exceeds the signal level of the drive signal
The triangular wave signal φa transitions from a low level to a high level at , and remains at a high level until time t3 when the signal level of the triangular wave signal φa exceeds the signal level of the drive signal. Further, the output (e) of the comparator COMP4 transitions from high level to low level at time t1 when the signal level of the second phase triangular wave signal φb exceeds the signal level of the drive signal, and becomes lower than the signal level of the drive signal. At time t4, the level changes to high level again.
コンパレータＣＯＭＰ３ 、ＣＯＭＰ４の各出力はＡＮ
Ｄゲート１０及びＮＯＲゲート１１の２人力となってお
り、ＡＮＤゲート１０は２人力が共に高レベルのとき、
即ら駆動信号の信号レベルが１ ／ ２ Ｖ ｒｅｆレ
ベルより高いとき高レベルのパルス（ｆ）を出力し、Ｎ
ＯＲゲート１１は２人力が共に低レベルのとき、即ち駆
動信号の信号レベルが１ ／ ２ Ｖ ｒｅｆレベルよ
り低いとき高レベルのパルス（ｑ）を出力する。従って
、ＡＮＤゲート１０及びＮＯＲゲート１１はモータＭの
駆動方向に対応したパルス信＠（ｆ）、（Ｑ）を出力す
ることになる。なお、ここでは駆動信号の信号レベルが
一定の場合について説明したので、パルス信号（ｆ）、
（ｌのパルス幅が一定となっているが、このパルス幅が
駆動信号の信号レベルに応じて変化することは容易に理
解できる。Each output of comparator COMP3 and COMP4 is AN
The D gate 10 and the NOR gate 11 are powered by two people, and the AND gate 10 is operated by two people when both of them are at a high level.
That is, when the signal level of the drive signal is higher than the 1/2 V ref level, a high level pulse (f) is output, and the N
The OR gate 11 outputs a high level pulse (q) when both of the two input signals are at a low level, that is, when the signal level of the drive signal is lower than the 1/2 V ref level. Therefore, the AND gate 10 and the NOR gate 11 output pulse signals @(f) and (Q) corresponding to the driving direction of the motor M. Note that here we have explained the case where the signal level of the drive signal is constant, so the pulse signal (f),
(Although the pulse width of l is constant, it is easy to understand that this pulse width changes depending on the signal level of the drive signal.
このように、ピーク値が等しくかつ互いに逆相の２相の
三角波信号φａ、φｂを生成し、この２相の三角波信号
φａ、φｂの直線部分を用いてＰＷＭ動作を行なうこと
により、たとえ三角波の先端部分にリンギングがのった
り、いわゆるなまりが生じていても、駆動信号の信号レ
ベルが小なるときのリニアリティの悪化は全くないので
ある。In this way, by generating two-phase triangular wave signals φa and φb with equal peak values and mutually opposite phases, and performing PWM operation using the linear portions of these two-phase triangular wave signals φa and φb, even if the triangular wave Even if ringing or so-called rounding occurs at the tip, there is no deterioration in linearity when the signal level of the drive signal is small.
ここで、基準電源電圧Ｖ ｒｅｆが変動した場合、ＰＷ
Ｍによって生成されるパルス信号のパルス幅が変化し、
このパルス信号による駆動電力が電源電圧の変動に応じ
て変化してしまうことになる。Here, if the reference power supply voltage V ref fluctuates, PW
The pulse width of the pulse signal generated by M changes,
The driving power generated by this pulse signal changes in response to fluctuations in the power supply voltage.
すなわち、第４図（Ａ＞に示すように、駆動信号がある
信号レベルのときのパルス信号のパルス幅をＴｏとする
と、このパルス信号による駆動電力は、そのパルス幅Ｔ
ｏとドライブ電圧Ｖｏ （ＪＪ準電源電圧Ｖｒｅｆ）の
積で定義されるので、電源電圧の変動によりドライブ電
圧Ｖｏが例えば１／２になった場合、駆動電力も斜線で
示す如り１／２になってしまうことになる。That is, as shown in FIG. 4 (A>), if the pulse width of the pulse signal when the drive signal is at a certain signal level is To, the drive power due to this pulse signal is equal to the pulse width T.
o and the drive voltage Vo (JJ quasi-power supply voltage Vref), so if the drive voltage Vo becomes, for example, 1/2 due to fluctuations in the power supply voltage, the drive power will also be reduced to 1/2 as shown by the diagonal line. It will become.
ところが、三角波生成回路８においては、第１及び第２
の定電流源１，２の定電流値を設定する電流値設定回路
６の比較基準レベルが抵抗Ｒ１１゜Ｒ１２による基準電
源電圧Ｖｒｅｆの分圧によって設定されており、当該基
準レベルも電源電圧の変動に応じて変動することになる
ので、電流値設定回路６は電源電圧の変動に応じて第１
及び第２の定電流源１．２の定電流値を制御できること
になる。However, in the triangular wave generation circuit 8, the first and second
The comparison reference level of the current value setting circuit 6 that sets the constant current values of the constant current sources 1 and 2 is set by dividing the reference power supply voltage Vref by resistors R11 and R12, and the reference level is also subject to fluctuations in the power supply voltage. Therefore, the current value setting circuit 6 changes the first value according to the fluctuation of the power supply voltage.
And the constant current value of the second constant current source 1.2 can be controlled.
その結果、第４図（Ｂ）に示すように、三角波の傾斜角
が変化すること、になる。一方、比較回路３の上限及び
下限の比較基準レベルＶＬＪ、ＶＬも抵抗Ｒ５〜Ｒ８に
よる基１１！電源電圧Ｖｒｅ’ｆの分圧によって設定さ
れているので、基準電＆’Ｚ圧ｙｒｅｒが１／２になれ
ば、上限及び下限の比較基準レベルＶＬＩ、ＶＬも１／
２になり、その結果三角波のピーク値Ｖｐが第４図（Ｂ
）に示す如く電源変動前の１／２になる。従って、三角
波の繰返し周期が電源変動前と変動後で同じになるよう
に三角波の傾斜角を設定することにより、変動前の２倍
（２Ｔｏ）のパルス幅を有するパルス信号が生成される
ことになるので、ドライブ電圧ＶＤが１／２になっても
パルス信号による駆動電力は電源変動前と同じになる。As a result, the inclination angle of the triangular wave changes as shown in FIG. 4(B). On the other hand, the upper and lower comparison reference levels VLJ and VL of the comparison circuit 3 are also based on the resistances R5 to R8. Since it is set by dividing the power supply voltage Vre'f, if the reference voltage &'Z voltage yrer becomes 1/2, the comparison reference levels VLI and VL of the upper and lower limits also become 1/2.
2, and as a result, the peak value Vp of the triangular wave is shown in Figure 4 (B
), it becomes 1/2 of what it was before the power supply fluctuation. Therefore, by setting the inclination angle of the triangular wave so that the repetition period of the triangular wave is the same before and after the power fluctuation, a pulse signal with twice (2To) the pulse width before the fluctuation will be generated. Therefore, even if the drive voltage VD becomes 1/2, the drive power generated by the pulse signal remains the same as before the power supply fluctuation.
すなわち、三角波生成回路８においては、三角波のピー
ク値及び傾斜角を電ｍ電圧の変動に応じて制御すること
により、パルス信号による駆動電力を基準電源電圧Ｖｒ
ｅｆの変動に拘らず常に一定にできるのである。なお、
三角波の傾斜角は第１及び第２の定電流源１，２の定電
流値及びコンデンサＣ１の容量によって決定される。That is, in the triangular wave generation circuit 8, by controlling the peak value and slope angle of the triangular wave according to fluctuations in the electric voltage, the driving power generated by the pulse signal is adjusted to the reference power supply voltage Vr.
This means that it can always be kept constant regardless of fluctuations in ef. In addition,
The slope angle of the triangular wave is determined by the constant current values of the first and second constant current sources 1 and 2 and the capacitance of the capacitor C1.
再び第１図において、今、駆動信号の信号レベルが第５
図（ａ）に一点鎖線で示す如く変化したとすると、その
駆動信号の極性及び信号レベルに応じたパルス幅の２つ
のパルス信号（ｂ）、（ｃ）がＡＮＤゲート１０及びＮ
ＯＲゲート１１から出力され、それぞれＡＮＤゲート１
３．１４の各−人力となる。駆動信号はコンパレータＣ
ＯＭＰｓの比較入力ともなって、信号基準レベル１／２
Ｖｒｅｆに対する極性が判別される。このコンパレータ
ＣＯＭＰ５の比較出力（ｄ）をデータ入力とするＤ−Ｆ
Ｆ１２は、三角波生成回路８におけるＲ８−ＦＦ４の口
出力（ｅ）をトリガ入力としており、当該口出力（ｅ）
の立下がりのタイミングでＱ、口出力（ｆ＞、（Ｑ）を
発生ずる。このＱ。In FIG. 1 again, the signal level of the drive signal is now at the fifth level.
If the change occurs as shown by the dashed line in Figure (a), two pulse signals (b) and (c) with pulse widths corresponding to the polarity and signal level of the drive signal will
are output from OR gate 11, and are output from AND gate 1, respectively.
3. Each of 14 - becomes human power. The drive signal is comparator C
It also serves as a comparison input for OMPs, and the signal reference level is 1/2.
The polarity with respect to Vref is determined. D-F which uses the comparison output (d) of this comparator COMP5 as data input.
F12 uses the output (e) of R8-FF4 in the triangular wave generation circuit 8 as a trigger input, and the output (e)
Q output (f>, (Q)) is generated at the falling edge of Q.
０出力（ｆ）、ｌ）はゲート制御信号としてＡＮＤゲー
ト１３．１４に供給される。The 0 output (f), l) is supplied as a gate control signal to an AND gate 13.14.
なお、上記実施例では、Ｒ８−ＦＦ４の口出力（ｅ）を
直接Ｄ−ＦＦ１２のトリガ入力としていたが、口出力（
ｅ）の立上り及び立下りのタイミングでパルスを発生す
るパルス発生器を介してＤ−ＦＦ１２のトリガ入力とす
ることも可能である。これによれば、極性判別の周期が
１／２となり、分解能を２倍にできることになる。In the above embodiment, the mouth output (e) of R8-FF4 was directly used as the trigger input of D-FF12, but the mouth output (e)
It is also possible to use a trigger input of the D-FF 12 via a pulse generator that generates pulses at the rising and falling timings of e). According to this, the period of polarity determination becomes 1/2, and the resolution can be doubled.
Ｄ−ＦＦ１２のＱ、ＣＩ比出力ｆ）、（ｇ＞はモータＭ
の駆動方向を決定する制御信号となり、例えば駆動信号
の信号レベルが小さくかつその極性が正から負に変るタ
イミングでＮＯＲゲート１１から第５図（Ｃ）に示す如
く瞬時に発生した逆方向駆動のパルス信号（第１番目の
パルス）に対しては、その発生時点では口出力（Ｑ）が
低レベルにあるので、ＡＮＤゲート１４はその出力を禁
止する動作をなす。この禁止する理由について以下に説
明する。D-FF12 Q, CI ratio output f), (g> is motor M
For example, when the signal level of the drive signal is small and its polarity changes from positive to negative, the NOR gate 11 generates a reverse drive that occurs instantaneously as shown in FIG. 5(C). As for the pulse signal (first pulse), since the output (Q) is at a low level at the time of generation, the AND gate 14 operates to inhibit its output. The reason for this prohibition will be explained below.
今、駆動信号の信号レベルが小さくかつその極性が正か
ら負に変るタイミングで、ＮＯＲゲート１１から第５図
（Ｃ）に示す如く瞬時に逆方向駆動のパルス信号が発生
じた場合を考えるに、モータドライブ回路１８では、第
５図（ｂ）に示すパルス信号に応答してトランジスタＱ
９．Ｑ１０がオン状態となり、モータＭを正方向に駆動
しているのであるが、第５図（Ｃ）に示き逆方向駆動の
パルス信号が発生することで、トランジスタＱ９゜Ｑ
１２がオフ状態となり、トランジスタＱ＋＋、Ｑ＋。Now, let us consider the case where a reverse drive pulse signal is instantaneously generated from the NOR gate 11 at a timing when the signal level of the drive signal is small and its polarity changes from positive to negative, as shown in FIG. 5(C). , in the motor drive circuit 18, the transistor Q is activated in response to the pulse signal shown in FIG. 5(b).
9. Q10 is turned on and drives the motor M in the forward direction, but as shown in FIG.
12 is in the off state, and transistors Q++, Q+.
がオン状態となってモータＭを逆方向に駆動しようとす
る。turns on and attempts to drive motor M in the opposite direction.
ここで、トランジスタには一般に、第６図に示す如くベ
ース・エミッタ間に容量ＣＯが存在することにより、駆
動パルス（ａ＞に応答してオン状態にあるトランジスタ
がパルス（ａ）の消滅時点からオフ状態に移行するまで
にｔｏＦＦなるディレ一時間を要する特性を有している
。従って、上述のように、第５図（Ｃ）に示す逆方向駆
動のパルス信号が発生することで、トランジスタＱｓ。Here, as shown in FIG. 6, a transistor generally has a capacitance CO between the base and emitter, so that the transistor that is turned on in response to the drive pulse (a) can be turned on from the time when the pulse (a) disappears. It has a characteristic that it requires a delay of one hour to FF before it shifts to the off state.Therefore, as described above, by generating the reverse drive pulse signal shown in FIG. 5(C), the transistor Qs .
Ｑ １２がオフ状態となり、トランジスタＱ１１．ＱＩ
Ｏがオン状態となるはずなのであるが、上記ディレ一時
間ｔＯＦＦによってトランジスタＱＩ２が瞬時にオフ状
態になり得なく、一時的にトランジスタＱ ｕと同時に
オン状態となる期間が生じることになるので、トランジ
スタＱｌｌ、Ｑ１２に大電流が流れ当該トランジスタが
破壊に至る場合が生じることになる。Q12 is turned off and transistors Q11. QI
However, due to the one-time delay tOFF mentioned above, transistor QI2 cannot be turned off instantaneously, and there will be a period in which it is temporarily turned on at the same time as transistor Q. A large current may flow through Qll and Q12, leading to destruction of the transistors.
ところが、本ＰＷＭ駆動回路では、ＡＮＤゲート１３．
１４を設け、これらゲート１３．１４を駆動信号の信号
基準レベルに対する極性判別結果に基づいて制御するよ
うにしたので、上記の例の場合には、第５図（Ｃ）に示
す逆方向駆動のパルス信号の出力をＤ−ＦＦ１２のｄ出
力（０）に応答してＡＮＤゲート１４で禁止できるから
、トランジスタＱ １２がトランジスタＱ ｕと同時に
オン状態となることはないのである。However, in this PWM drive circuit, the AND gate 13.
14, and these gates 13 and 14 are controlled based on the polarity determination result with respect to the signal reference level of the drive signal, so in the above example, the reverse direction drive shown in FIG. Since the output of the pulse signal can be inhibited by the AND gate 14 in response to the d output (0) of the D-FF 12, the transistor Q 12 will not be turned on at the same time as the transistor Q u.
また、パワートランジスタＱ１２ＩＱＩＯのディレ一時
間ｔｏｐＦを小さくするために、プリドライブ回路１７
にはトランジスタＱ ＋ｓ及びＱ ＋ｓが設けられてい
る。これらトランジスタＱ＋ｓ、Ｑ＋ａはパワートラン
ジスタＱ＋ｐ、Ｑ＋ｅの駆動パルスの消滅に応答して瞬
時にオン状態となり、これらトランジスタＱＩ２．０Ｉ
Ｏのベース・エミッタ間を短絡することにより上記ディ
レ一時間ｔＯＦＦを短縮できるのである。トランジスタ
のディレ一時間ｔＯＦＦは一般に１〜２μｓｅｃ位であ
るが、トランジスタＱ＋ｓ及びＱ ＋ｓを設けたことに
よって約１／１０、即ち１００ｎＳｅＣ程度に短縮が可
能となる。In addition, in order to reduce the delay time topF of the power transistor Q12IQIO, the predrive circuit 17
are provided with transistors Q +s and Q +s. These transistors Q+s and Q+a instantaneously turn on in response to the disappearance of the drive pulses of power transistors Q+p and Q+e, and these transistors QI2.0I
By short-circuiting the base and emitter of O, the delay time tOFF can be shortened. The delay time tOFF of a transistor is generally about 1 to 2 μsec, but by providing the transistors Q+s and Q+s, it can be shortened to about 1/10, that is, about 100 nSeC.
上述したパワートランジスタの同時ＯＮ防止のための他
の実施例を第７図に示す。本図において、先述した如く
モータＭの駆動方向に対応した第１及び第２のパルス信
号（ａ）がＡＮＤゲート１０及びＮＯＲゲート１１から
出力され、これらパルス信号はそれぞ、れ遅延回路２３
．２４で所定時間τ０だけ遅延される。これら遅延出力
（ｂ）はそれぞれ３ステートバッファ２５．２６に供給
される。また、第１及び第２のパルス信号（ａ）はワン
ショットマルチバイブレータ２７．２８にもそれぞれ供
給される。ワンショットマルチバイブレータ２７．２８
は第１及び第２のパルス信号の発１生時点からその消滅
後一定時間、好ましくは遅延回路２３．２４の遅延時間
τ０の２倍の時間（２τ○）だけ経過するまでの間低レ
ベルの出力（Ｃ）を発生し、バッファ２６．２５に供給
して遅延回路２４．２３から出力される第２及び第１の
パルス信号の次段への供給を禁止する。Another embodiment for preventing the above-mentioned power transistors from turning on simultaneously is shown in FIG. In this figure, as described above, the first and second pulse signals (a) corresponding to the driving direction of the motor M are output from the AND gate 10 and the NOR gate 11, and these pulse signals are sent to the delay circuit 23, respectively.
．． 24, it is delayed by a predetermined time τ0. These delayed outputs (b) are supplied to three-state buffers 25 and 26, respectively. The first and second pulse signals (a) are also supplied to one-shot multivibrators 27 and 28, respectively. One shot multi vibrator 27.28
is at a low level for a certain period of time from the time of generation of the first and second pulse signals to their extinction, preferably until a time (2τ○) twice the delay time τ0 of the delay circuits 23 and 24 has elapsed. An output (C) is generated and supplied to the buffer 26.25 to inhibit the second and first pulse signals outputted from the delay circuit 24.23 from being supplied to the next stage.
第８図は第７図の回路の動作波形図であり、図中（ａ）
〜（Ｃ）は第７図の各部信号（ａ）〜（Ｃ）の各波形を
それぞれ対応して示している。FIG. 8 is an operating waveform diagram of the circuit in FIG. 7, and (a)
-(C) show the waveforms of the signals (a) to (C) in FIG. 7, respectively.
この波形図を参照して第７図の回路動作を例えばＡＮＤ
ＮＯゲート１１関して説明するならば、パルス信号（ａ
）は遅延回路２３で時間τ０だけ遅延されてモータＭの
駆動パルス（ｂ）となるのであるが、このときワンショ
ットマルチバイブレータ２７から出力される低レベルの
禁止信号（Ｃ）に応答してバッファ２６が他方の駆動パ
ルスの出力ラインを遮断状態とする。これにより、駆動
パルス（ｂ）の発生前及び発生後の一定期間（時間τ０
）の間地方の駆動パルスの出力が禁止されることになる
ので°、時間τ０を先述したパワートランジスタＱＩ２
．０ＩＯのディレ一時間ｔｏＦＦよりも長く設定するこ
とにより、パワートランジスタＱ９とＱＩＯ（又はＱ
ｕとＱ１？）が同時にオン状態となることはないのであ
る。Referring to this waveform diagram, the circuit operation in FIG.
To explain the NO gate 11, a pulse signal (a
) is delayed by a time τ0 in the delay circuit 23 and becomes the drive pulse (b) for the motor M. At this time, in response to the low level inhibition signal (C) output from the one-shot multivibrator 27, the buffer 26 cuts off the output line of the other drive pulse. As a result, a certain period (time τ0
), the output of the local drive pulse is prohibited, so the time τ0 is the power transistor QI2 mentioned above.
．． By setting the delay time toFF of 0IO longer than the delay time toFF, power transistors Q9 and QIO (or Q
u and Q1? ) are never in the on state at the same time.
なお、先述したように、トランジスタのディレ一時間ｔ
ｏＦＦは一般に１〜２μｓｅｃ位であるから、時間τ０
を５μＳｅＣ程度に設定するのが望ましい。As mentioned earlier, the delay time t of the transistor
Since oFF is generally about 1 to 2 μsec, the time τ0
It is desirable to set it to about 5 μSeC.
第１図において、ＡＮＤゲート１３．１４から出力され
るモータＭの駆動方向に対応した第１及び第２のパルス
信号は補償回路１５．１６にそれぞれ供給される。これ
ら補償回路１５．１６はモータドライブ回路１８におけ
る逆起電力吸収用ダイオードＤ＋ 、Ｄ２でのエネルギ
ー損失分を補償するためのものである。逆起電力吸収用
ダイオードＤ＋ 、Ｄ２でのエネルギー損失はほぼ一定
であり、パルス信号のパルス幅が大きいときには無視し
得る程度のものであるが、パルス幅が小さいときは損失
の比率が大きくなってくる。従って、第９図に破線で示
すように、パルス信号のパルス幅が小なる領域でゲイン
が低下することになるので、パルス幅が小さいときに逆
起電力吸収用ダイオードＤＩ、Ｄ２でのエネルギー損失
分を補償してやれば良いのである。In FIG. 1, first and second pulse signals corresponding to the driving direction of the motor M output from the AND gate 13.14 are respectively supplied to a compensation circuit 15.16. These compensation circuits 15 and 16 are for compensating for energy loss in the back electromotive force absorbing diodes D+ and D2 in the motor drive circuit 18. The energy loss in the back electromotive force absorption diodes D+ and D2 is almost constant and can be ignored when the pulse width of the pulse signal is large, but when the pulse width is small, the loss ratio increases. come. Therefore, as shown by the broken line in Fig. 9, the gain decreases in the region where the pulse width of the pulse signal is small, so when the pulse width is small, energy loss occurs in the back electromotive force absorbing diodes DI and D2. It would be better to compensate them for that.
ここで、ｉ！Ｉｔｉ（８回路１５の回路動作について第
１０図の波形図を参照しつつ説明づるならば、コンデン
サＣ２は定電流源１ａにより定電流にて充電されており
、入力パルス（ａ＞に応答してトランジスタＱ７がオン
状態となることによってコンデンサＣ２の充電電荷が瞬
時に放電され、入力パルス（ａ）が消滅した時点から再
びコンデンサＣ２は定電流にて充電される。従って、コ
ンデンサＣ２の両端電圧は第１０図（ｂ）に示す如く変
化する。この両端電圧（ｂ）はコンパレータＣＯＭＰ７
で基準電圧Ｅ○と比較され、その結果コンパレータＣＯ
Ｍ Ｐ ７の出力端には入力パルス（ａ）の発生時から
その消滅後一定時間Ｔａだけ経過するまでの時間のパル
ス幅を有するパルス信号（Ｃ）が得られることになる。Here, i! Iti(8) To explain the circuit operation of the circuit 15 with reference to the waveform diagram in FIG. When the transistor Q7 turns on, the charge in the capacitor C2 is instantly discharged, and from the time when the input pulse (a) disappears, the capacitor C2 is charged again with a constant current. Therefore, the voltage across the capacitor C2 is The voltage changes as shown in Fig. 10(b).The voltage (b) across the comparator
is compared with the reference voltage E○, and as a result, the comparator CO
At the output end of the M P 7, a pulse signal (C) is obtained having a pulse width corresponding to the period from the generation of the input pulse (a) to the elapse of a predetermined time Ta after the input pulse (a) disappears.
すなわち、入力パルス（ａ）に対して一定のパルス幅Ｔ
ａが追加されたことになり、この追加されたパルス幅Ｔ
ａ分に相、当するエネルギーによって逆起電力吸収用ダ
イオードＤ＋ 、Ｄ２でのエネルギー損失分を補償でき
るのである。In other words, a constant pulse width T with respect to the input pulse (a)
a has been added, and this added pulse width T
The energy loss in the back electromotive force absorbing diodes D+ and D2 can be compensated for by the energy corresponding to the amount a.
第１１図には補償回路１５．１６の入出力特性、即ち入
力パルスのパルス幅と追加されるパルス幅との関係が示
されており、コンデンサＣ２の両端電圧がコンパレータ
ＣＯＭ Ｐ ｙの基準電圧Ｅｏまで低下し得ない程度の
入力パルスのパルス幅領域■ではパルス幅の追加はなく
、基準電圧Ｅｏ以下零レベルになるまでの領域■では追
加パルス幅が比例的に変化し、零レベルに達した以降の
領域■では追加されるパルス幅が固定幅となる。すなわ
ち、入力パルスのパルス幅が極めて小さい領域■。FIG. 11 shows the input/output characteristics of the compensation circuits 15 and 16, that is, the relationship between the pulse width of the input pulse and the added pulse width. In the pulse width region (■) of the input pulse where the input pulse cannot drop to the level where it cannot be lowered, no pulse width is added, but in the region (■) where the input pulse reaches zero level below the reference voltage Eo, the additional pulse width changes proportionally and reaches the zero level. In the subsequent region ■, the pulse width added is a fixed width. In other words, region ■ where the pulse width of the input pulse is extremely small.
■ではパルス幅の追加が無かったり、追加パルス幅が比
例的に変化するが、これは入力パルスの立上り及び立下
りが急峻ではなく実際にはなだらかであることに起因す
るものであり、その結果領域■の範囲では第９図に実線
で示す如くゲインを向上できることになる。In case (2), there is no addition of pulse width or the additional pulse width changes proportionally, but this is due to the fact that the rise and fall of the input pulse are not steep but actually gentle; In the region (2), the gain can be improved as shown by the solid line in FIG.
補償回路１５．１６としては、上記実施例の構成のもの
に限定されることなく、例えば第１２図に示すように、
入力パルスの立上りエツジに応答して一定のパルス幅Ｔ
ｂを有するパルス信号を発生するパルス発生回路２９と
、このパルス発生回路２９の出力パルスと入力パルスと
の論理和をとるＯＲゲート３０とからなる構成のもので
あっても良い。かかる構成においては、入力パルスのパ
ルス幅が上記パルス幅Ｔｂより小なるときには、常時当
該パルス幅Ｔｂを有するパルス信号がＯＲゲート３０か
ら出力されることにより、入力パルスのパルス幅が小さ
いときの逆起電力吸収用ダイオードＤ＋ 、Ｄ２でのエ
ネルギー損失分の補償が行なわれ、入力パルスのパルス
幅が上記パルス幅Ｔｂより大なるときには入力パルスに
対するパルス幅の変更は行なわれない。The compensation circuits 15 and 16 are not limited to the configurations of the above embodiments, but may include, for example, as shown in FIG.
Constant pulse width T in response to the rising edge of the input pulse
The pulse generating circuit 29 may be configured to include a pulse generating circuit 29 that generates a pulse signal having a pulse signal having a value of b, and an OR gate 30 that calculates the logical sum of the output pulse of the pulse generating circuit 29 and the input pulse. In this configuration, when the pulse width of the input pulse is smaller than the pulse width Tb, a pulse signal having the pulse width Tb is always output from the OR gate 30, so that the pulse width of the input pulse is the opposite of that when the pulse width is small. The energy loss in the electromotive force absorbing diodes D+ and D2 is compensated for, and when the pulse width of the input pulse is greater than the pulse width Tb, the pulse width of the input pulse is not changed.
なお、上記実施例では、コンパクトディスクを回転駆動
するスピンドルモータの駆動回路に適用した場合につい
て説明したが、これに限定されるものではなく、ピック
アップを駆動するキャリッジモータ、ピックアップにお
ける情報読取光のフォーカスやトラッキングの制御をな
すフォーカスアクチュエータやトラッキングアクチュエ
ータの駆動回路にも適用可能であり、又コンパクトディ
スクプレーヤのみならず種々の機器における各種負荷の
駆動回路にも広く適用できるものである。In the above embodiment, a case has been described in which the application is applied to a drive circuit of a spindle motor that rotationally drives a compact disc, but the application is not limited to this, but is applicable to a carriage motor that drives a pickup, a focus of information reading light in a pickup, etc. It can also be applied to drive circuits for focus actuators and tracking actuators that control tracking, and can be widely applied not only to compact disc players but also to drive circuits for various loads in various devices.
ｌ１匹１１
以上説明したように、本発明による三角波生成回路によ
れば、第１の定電流源とこの第１の定電流源の２倍の定
電流値の第２の定電流源とを設け、この第２の定電流源
のオン／オフ制御によってコンデンサ（蓄電手段）を定
電流にて充放電することにより、三角波信号を生成する
構成となっており、コンデンサの一端を基準電位点に接
続すれば良い回路構成であるので、ＩＣ化に際してコン
デンサを外付けするための端子ビンが１個で済み、ＩＣ
化する場合の端子ビンの削減が可能となる。As explained above, according to the triangular wave generation circuit according to the present invention, a first constant current source and a second constant current source having a constant current value twice that of the first constant current source are provided. The structure is such that a triangular wave signal is generated by charging and discharging a capacitor (power storage means) with a constant current by on/off control of this second constant current source, and one end of the capacitor is connected to a reference potential point. Since it is a circuit configuration that can be easily configured by
It is possible to reduce the number of terminal bins when
第１図は本発明の一実施例を示す回路図、第２図は第１
図における三角波生成回路の回路動作を説明するための
各部波形図、第３図はＰＷＭ動作による負荷の駆動方向
に対応した２つのパルス信号の生成動作を説明するため
の各部波形図、第４図（Ａ＞、（Ｂ）は電源電圧の変動
に対応して三角波の傾斜角及びピーク値を変化せしめる
動作を説明するための波形図、第５図はトランジスタの
ｔＯＦＦディレ一時間に起因するドライブ段のパワトラ
ンジスタの同時ＯＮ防止回路の回路動作を説明するため
の各部波形図、第６図はトランジスタのｔｏＦＦディレ
一時間について説明するための図、第７図は同時ＯＮ防
止回路の他の実施例を示すブロック図、第８図は第７図
の回路動作を説明するための各部波形図、第９図は逆起
電力吸収用ダイオードでの逆起電力によるエネルギー損
失に起因するゲインの変化を示す図、第１０図は逆起電
力吸収用ダイオードでの逆起電力によるエネルギー損失
分を補償する補償回路の回路動作を説明するための波形
図、第１１図はかかる補償回路の入出力特性を示す図、
第１２図はかかる補償回路の他の実施例を示すブロック
図、第１３図は従来のＰＷＭの動作を説明するための図
、第１４図は三角波生成回路の従来例を示す回路図であ
る。
主要部分の符号の説明
１・・・・・・第１の定電流源
２・・・・・・第２の定電流源
３．９・・・・・・比較回路
８・・・・・・三角波生成回路Fig. 1 is a circuit diagram showing one embodiment of the present invention, and Fig. 2 is a circuit diagram showing an embodiment of the present invention.
Figure 3 is a waveform diagram of each part to explain the circuit operation of the triangular wave generation circuit in the figure. Figure 3 is a waveform diagram of each part to explain the operation of generating two pulse signals corresponding to the drive direction of the load by PWM operation. (A>, (B) are waveform diagrams to explain the operation of changing the slope angle and peak value of the triangular wave in response to fluctuations in the power supply voltage. Figure 5 is a waveform diagram for explaining the operation of changing the slope angle and peak value of the triangular wave in response to fluctuations in the power supply voltage. Figure 6 is a diagram for explaining the circuit operation of the simultaneous ON prevention circuit for power transistors, Figure 6 is a diagram for explaining the toFF delay time of the transistor, Figure 7 is another embodiment of the simultaneous ON prevention circuit. Fig. 8 is a waveform diagram of each part to explain the circuit operation of Fig. 7, and Fig. 9 shows the change in gain due to energy loss due to back electromotive force in the back electromotive force absorption diode. Figure 10 is a waveform diagram for explaining the circuit operation of a compensation circuit that compensates for energy loss due to back electromotive force in a back electromotive force absorption diode, and Figure 11 shows the input/output characteristics of such a compensation circuit. figure,
FIG. 12 is a block diagram showing another embodiment of such a compensation circuit, FIG. 13 is a diagram for explaining the operation of a conventional PWM, and FIG. 14 is a circuit diagram showing a conventional example of a triangular wave generating circuit. Explanation of symbols of main parts 1...First constant current source 2...Second constant current source 3.9...Comparison circuit 8... Triangular wave generation circuit
Claims (1)
かつ前記第１の定電流源の２倍の電流を吸い込む第２の
定電流源と、前記第１及び第２の定電流源の共通接続点
と基準電位点との間に接続された蓄電手段と、前記蓄電
手段の出力レベルを監視する比較回路と、前記比較回路
の出力に基づいて前記第２の定電流源を活性化する制御
手段とを備え、前記蓄電手段の出力信号を三角波信号と
して出力することを特徴とする三角波生成回路。a first constant current source; a second constant current source that is connected in series with the first constant current source and sinks twice as much current as the first constant current source; and the first and second constant current sources. a power storage means connected between a common connection point of the current source and a reference potential point; a comparison circuit for monitoring the output level of the power storage means; and a power storage means for controlling the second constant current source based on the output of the comparison circuit. A triangular wave generation circuit, comprising: a control means for activating the power storage means, and outputs an output signal of the power storage means as a triangular wave signal.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145072A JPS626522A (en) | 1985-07-02 | 1985-07-02 | Triangle wave generating circuit |
| EP86305141A EP0208508B1 (en) | 1985-07-02 | 1986-07-02 | Pulse-width modulation drive circuit |
| US06/881,540 US4823056A (en) | 1985-07-02 | 1986-07-02 | Pulse-width modulation drive circuit |
| EP91200593A EP0441459A1 (en) | 1985-07-02 | 1986-07-02 | Pulse-width modulation drive circuit |
| DE86305141T DE3689210T2 (en) | 1985-07-02 | 1986-07-02 | Pulse width modulation drive circuit. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60145072A JPS626522A (en) | 1985-07-02 | 1985-07-02 | Triangle wave generating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS626522A true JPS626522A (en) | 1987-01-13 |
Family
ID=15376728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60145072A Pending JPS626522A (en) | 1985-07-02 | 1985-07-02 | Triangle wave generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS626522A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0334619A (en) * | 1989-06-29 | 1991-02-14 | Nec Corp | Cr oscillator circuit |
| US5055307A (en) * | 1988-12-29 | 1991-10-08 | Asahi Kagaku Kogyo Kabushiki Kaisha | Slow release drug delivery granules and process for production thereof |
| US6350462B1 (en) | 1990-12-26 | 2002-02-26 | Olympus Optical Co., Ltd. | Hollow porous ceramic carrier for embedding in patient for sustained medicament release and method of preparation thereof |
| JP2008306356A (en) * | 2007-06-06 | 2008-12-18 | Nec Electronics Corp | Triangle wave generator |
| JP2010171726A (en) * | 2009-01-22 | 2010-08-05 | Sanyo Electric Co Ltd | Triangle wave generating circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS53144650A (en) * | 1977-05-23 | 1978-12-16 | Mitsubishi Electric Corp | Saw-tooth wave generator |
| JPS5995723A (en) * | 1982-11-25 | 1984-06-01 | Sony Corp | Triangle wave oscillator |
-
1985
- 1985-07-02 JP JP60145072A patent/JPS626522A/en active Pending
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