JPS6265077A - Pattern conversion system - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はフレームメモリ内のイメージパターンをフォ
ントメモリからのフォント情報を利用して変更するパタ
ーン変換方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a pattern conversion method for changing an image pattern in a frame memory using font information from a font memory.

［発明の背景］ フォントメモリからフォント情報を利用してフレームメ
モリ内のパターンを変形（腸ｏｄ　ｉ　ｆ２）する場合
、その変形は大きく分けて２種類の変形、ないし変換よ
り成っていると考えることができる。[Background of the Invention] When a pattern in a frame memory is transformed (intestine od i f2) using font information from a font memory, the transformation can be broadly divided into two types of transformations or conversions. I can do it.

ひとつは位置に関するものでありもうひとつは内容に関
するものである０位置に関する変換とは。One is about position and the other is about content. What is the transformation regarding 0 position?

フォントメモリに入ってフォント情報の位置とフレーム
メモリに入っているパターンとの位近間の調整に関する
ことであり、これは（イ）中心変換と（ａ）ピットバウ
ンダリ調整（ビットシフト変換）に分けられる。中心変
換とは、フォントメモリに入っているフォント情報（例
えばフォント文字Ｂ）の中心位置を保持した形で変換し
たものがフレームメモリに入るようにすることで、例え
ばフォント文字Ｂを回転させた形（例“の”）や裏を向
けた形（例″８″）でフレームメモリに占き込むのに必
要な変換である。ピットバウンダリ調整というのは、フ
レームメモリのアクセス単位と関係している。一般に、
読出速度等の理由からフレームメモリはビットアクセス
ではなくワード単位でしかアクセスできないように構成
されている。It is related to the adjustment of the proximity between the position of font information stored in font memory and the pattern stored in frame memory, and this is divided into (a) center conversion and (a) pit boundary adjustment (bit shift conversion). It will be done. Center conversion is to convert the font information (for example, font character B) stored in the font memory so that the center position of the font information (for example, font character B) is maintained and enter the frame memory. This is a necessary conversion to fill in the frame memory with a shape (for example, "no") or a face-down shape (for example, "8"). Pit boundary adjustment is related to the frame memory access unit. in general,
For reasons such as read speed, the frame memory is configured so that it can only be accessed in units of words rather than in bits.

したがって、フレームメモリ内のあるワードの途中から
ワード間の境界を越えてデータを書き込もうとする場合
には予めデータをビットシフトさせて置く必要がある。Therefore, when attempting to write data from the middle of a certain word in the frame memory across the boundary between words, it is necessary to bit-shift the data in advance.

これをピットバウンダリ調整と［Ｉｆぶ。This is called pit boundary adjustment [If Bu].

内容の変形とはフレームメモリに入っている旧情報とフ
ォントメモリからの新情報を合成するしかたに関するも
ので、例えばＯＲ論理で合成すれば旧情報に新情報を重
ねたパターンが得られ、旧情報をａｌビｌ”の新情報と
ＥＯＲ論理で合成すれば、ポジからネガというふうに旧
情報を反転したものが得られる。その他、使用する論理
を変えることで異なる合成が得られる。Content transformation refers to the method of synthesizing old information in the frame memory and new information from the font memory. For example, if they are synthesized using OR logic, a pattern in which new information is superimposed on old information is obtained, and the old information By combining the new information of ``albi'' with EOR logic, you can obtain an inversion of the old information from positive to negative.Other than that, different combinations can be obtained by changing the logic used.

ところで従来技術においては、上記の３種類の変換、す
なわち（１）中心変換（２）ビー、トへウンダリ調整（
３）論理変換を全く別のハードウェアにより、独立して
実行している。この結果、回路構成が複雑で部品数も多
くなるという欠点があった。By the way, in the prior art, the above three types of conversion are performed, namely (1) center conversion (2) bee and toe round adjustment (
3) Logical conversion is executed independently by completely different hardware. As a result, there was a drawback that the circuit configuration was complicated and the number of parts increased.

例えば、中心変換についていえば、フォントメモリより
取り出したパターンを変換部ごとに異なる変換ＲＯＭ等
の変換回路を用いて行っており、中心変換ずみのパター
ンをバッファに一時的に格納させている。For example, regarding center conversion, a pattern retrieved from a font memory is performed using a conversion circuit such as a conversion ROM, which is different for each converter, and the center-converted pattern is temporarily stored in a buffer.

また、ビットバウンダリ調整と論理変換については、特
公昭５８−３１５９１号に記載されるものが知られてい
るが、これによれば、フォントメモリからのフォント文
字の１ドツトライン分のデータ長より少なくともフレー
ムメモリのアクセス単位であるｌツー１分長いシフトレ
ジスタ（加工レジスタと読んでいる）とフレームメモリ
の少なくとも２ワードの長さを有するレジスタ（オール
ドレジスタと読んでいる）を使用している。実際には両
レジスタの大きさは等しく、上記の両条ヂ１を満たす長
さをもつ、動作において、加工レジスタには、フォント
文字の１ドツトライン分のデータ（新情報）がロードさ
れる。一方オールドレンスタ（Ｎ個のワードレジスタ）
にはフレームメモリ内の連続する番地にある各ワードが
オールドレジスタの各ワードレジスタに格納される０次
に加工レジスタ上において、ピットバウンダリ調整のた
めにビットシフトが実行される。シフト完了後、オール
ドレジスタと加工レジスタの内容は論理変換部（図から
はＯＲ論理変換以外の変換は認められない）を通って第
３の１ワードレジスタに格納される。順次フレームメモ
リはアドレスを指定され第３のワードレジスタに入って
いるデータが指定場所に書き込まれる。この先行技術は
ピットバウンダリ調整を保証するものではあるが、上述
の記述からもわかるように、ビットバウンダリの調整（
ビットシフト処理）と論理変換とが独立して行なわれて
おり、加工レジスタ上でピットバウンダリ調整を完了し
た後、論理変換を行なっている。また、Ｎワードのレジ
スタが必要であり。Regarding bit boundary adjustment and logic conversion, the method described in Japanese Patent Publication No. 58-31591 is known, but according to this, the data length of one dot line of font characters from font memory is at least one frame It uses a shift register (pronounced as a processing register) that is 1 to 1 minutes long, which is a memory access unit, and a register that has a length of at least two words in the frame memory (pronounced as an old register). In reality, both registers have the same size and have a length that satisfies both conditions 1 above.In operation, data (new information) for one dot line of a font character is loaded into the processing register. On the other hand, Old Rensta (N word registers)
In order to adjust the pit boundary, a bit shift is performed on the 0th order processing register in which words at consecutive addresses in the frame memory are stored in each word register of the old register. After the shift is completed, the contents of the old register and the modified register are stored in the third one-word register through a logic converter (the figure shows no conversion other than OR logic conversion). Sequentially, the frame memory is addressed and the data contained in the third word register is written to the designated location. Although this prior art guarantees pit boundary adjustment, as can be seen from the above description, bit boundary adjustment (
Bit shift processing) and logic conversion are performed independently, and the logic conversion is performed after pit boundary adjustment is completed on the processing register. Also, an N-word register is required.

これにＩ！！連してＡｄｄｌ、　Ａｄｄ２、・・・・・
・ＡｄｄＮ、で各ワードレジスタにフレームメモリの内
容を読み出した後、　Ａｄｄｌ、　Ａｄｄ２、・・・・
・・ＡｄｄＮで論理変！！！！後のワードをフレームメ
モリに占き込むことが必要でアドレッシングが複雑であ
る。結果として、回路構Ｊ＆数が多く、構成も複雑とな
る。I love this! ! Addl, Add2, etc. in succession.
・After reading the contents of the frame memory into each word register with AddN, Addl, Add2, etc.
...Logic changes with AddN! ! ! ! Addressing is complicated because it is necessary to allocate subsequent words to the frame memory. As a result, the number of circuit structures J& becomes large and the configuration becomes complicated.

ｃ発１４の目的］ この発明は上述した事情に鑑みてなされたもので、中心
変換、ピットバウンダリ調整、論理変換を有機的に結合
した形式で行うことができ、しかも構成の簡単なパター
ン変換方式を提供することをその目的とする。Purpose of Part C 14] This invention was made in view of the above-mentioned circumstances, and provides a pattern conversion method that can organically combine center conversion, pit boundary adjustment, and logical conversion, and that has a simple configuration. Its purpose is to provide.

［発明の要点］ この発明は上記の目的を達成するために、フォント情報
を１文字分記憶するビ多ト単位でアクセス可１＠なメモ
リと、このメモリから取り出されるフォント情報がフォ
ントメモリに記憶されるフォント情報を中心変換したフ
ォーマットとなるように、このメモリへの７ドレツシン
グの順序を変更制御する第１制御手段と、フレームメモ
リと１ワードデータのやりとりに用いるｌワードレジス
タと、この１ワードレジスタの内容をシフトさせながら
上記メモリよりビットバウンダリ調！ｆｆｉだけずらし
て１ビットずつ呼び出す第２制御手段と、この第２制御
手段の制御の下に上記メモリと上記シフトレジスタより
出力されるデータをｌビー、トずつシリアルに演算して
その結果を１ワードレジスタに人力する演算手段とを有
することを特徴とするものである。[Summary of the Invention] In order to achieve the above object, the present invention has a memory that stores font information for one character and can be accessed in units of bits, and font information retrieved from this memory is stored in the font memory. a first control means for changing and controlling the order of seven dressings to this memory so that the font information to be stored is in a format that is mainly converted; an l word register used for exchanging one word data with the frame memory; Bit boundary style than the above memory while shifting the contents of the register! a second control means that shifts by ffi and reads one bit at a time; and under the control of this second control means, the data output from the memory and the shift register is serially operated one by one, and the result is It is characterized by having arithmetic means manually input to the word register.

［実施例］ 以下、図面を参照してこの発明の一実施例を説明する。[Example] Hereinafter, one embodiment of the present invention will be described with reference to the drawings.

第１図は実施例の構成ブロック図である。このＪＡｉｉ
！Ｉの目的はフォントメモリｌに入っているフォント情
報を利用してフレームメモリｚ内のパターンを占′！ｌ
換え、最終的に出来上ったパターンをプリンタ等の出力
装置に出力することである。フォントメモリｌは３２行
×３２列のドツトマトリクス構成のフォント文字を多数
記憶するものである。変換ＲＡＭ３はフォントメモリｌ
からの１文字分のフォント情報を記憶するビット中位で
アクセス可能なメモリで、フォントメモリｌからのデー
タ取り込みは３２ビット構成のＰ−３変換レジスタ４（
シフトレジスタ）を介して行なわれる。一方、フレーム
メモリ２は１６ビットのワード単位でアクセス可能なメ
モリであり、記憶データパターンの書き変えのため、１
６ビット構成のＰ−８変換レジスタ５（シフトレジスタ
）と１ワードのデータのやりとりが行なわれる。すなわ
ちＰ−３変換レジスタ５にはいったん、フレームメモリ
２内の１ワードデータ（旧データ）がロードされる。そ
の後、このデータと変換ＲＡＭ３内の新データとがｌビ
ットずつ取り出され、演算回路６で論理演算され、その
結果がＰ−３変換レジスタ５に戻される。１巡のシフト
完了後。FIG. 1 is a block diagram of the configuration of the embodiment. This JAii
! The purpose of I is to use the font information stored in font memory l to predict the pattern in frame memory z! l
Instead, the final pattern is output to an output device such as a printer. The font memory l stores a large number of font characters arranged in a dot matrix of 32 rows by 32 columns. Conversion RAM3 is font memory l
This is a medium-bit accessible memory that stores font information for one character from the font memory l. Data fetching from the font memory l is carried out using the 32-bit P-3 conversion register 4 (
(shift register). On the other hand, frame memory 2 is a memory that can be accessed in 16-bit word units, and in order to rewrite the stored data pattern,
One word of data is exchanged with a 6-bit P-8 conversion register 5 (shift register). That is, one word data (old data) in the frame memory 2 is once loaded into the P-3 conversion register 5. Thereafter, this data and the new data in the conversion RAM 3 are taken out one bit at a time, subjected to a logical operation in the arithmetic circuit 6, and the result is returned to the P-3 conversion register 5. After completing the first shift.

Ｐ−３変ｐレジスタ５の内容はフレームメモリ２に戻さ
れ、■クー１分のパターン書さ換えが達成される。なお
、演算回路６はＯＲ，ＥＯＲｌＡＮＤその他の複数種の
論理ゲートで構成され、動作の際はＣＰＵより与えられ
る演算種の指定信号により所定のゲートが動作可能とな
る０例えばＯＲゲートを指定することにより重ね書きが
実行される。The contents of the P-3 change p register 5 are returned to the frame memory 2, and the pattern rewriting for 1 is accomplished. The arithmetic circuit 6 is composed of multiple types of logic gates such as OR, EORlAND, and when operating, a predetermined gate can be operated by a signal specifying the type of operation given by the CPU.For example, an OR gate can be specified. Overwriting is executed by

タイミング制御回路７はＣＰＵと制御信号のやりとりを
行い、パターン変換の処理段階に応じて、上記のフォン
ト情報の経路を構成する素子及びそれらと関連する素子
に各種タイミンク信号を与えるものである。The timing control circuit 7 exchanges control signals with the CPU, and provides various timing signals to the elements constituting the font information path and the elements related thereto, depending on the processing stage of pattern conversion.

より詳細に述べると、タイミング制御回路７の発生する
ＣＷ信号−は上記Ｐ−３変換レジスタ４のシフト信号と
して使用され、これによりＰ−５変換レジスタ４内の３
２ビットデータは１ビットずつ取り出される。このＣＷ
＠号は、書込アドレスカウンタ８へのクロック信号とし
ても作用され、書込アドレスカウンタ８はこのクロック
信号を計数し、計数データを書込変換ＲＯＭ９に４えて
Ｌ記変換ＲＡＭ３の書込アドレスを生成させる。また、
タイミング制御回路７の発生するＣＲ信号は上記Ｐ−３
変換レジスタ５に対するシフト信１）として用いられる
とともに、１６ｃカウンタ１０に対するクロック信号と
して用いられる。この１０から１６までの要素は変換Ｒ
ＡＭ３への読出アドレッシング回路を構成するものであ
る。レジスタ１１には、ピットバウンダリ調整のため、
ｃｐｕより、所定の移動量（ビットシフト量）のデータ
が１文字ごとに設定される。一致回路１２は１６Ｃカウ
ンタｌＯからの計数データがレジスタ１１に設定された
データと一致するときを検出するためのもので、その検
出出力はフリップフロップ１３をセットして、ＡＮＤゲ
ー）１４をイネーブルするとともに、ゲー）１７をイネ
ーブルして上記変換ＲＡＩ’１４３からのデータが演算
回路６に供給されるようにするのに用いられる。ＡＮＤ
ゲー）１４がイネーブルしている間はタイミング制御回
路７からの上記ＣＲ信号がこのＡＮＤゲート１４を通っ
て読出アドレスカウンタ１５をインクリメントする。読
出アドレスカウンタ１５は３２個のＣＲ信号をカウント
するごとにキャリイ信号すを出力し、この信号は上記フ
リップフロップ１３をリセットするのに用いられる。フ
リップ７０．プ１３のリセット状態においては、ＡＮＤ
ゲート１４がディスエーブル状態となって読出アドレス
カウンタ１５の動作が停止するとともに、ゲート１７も
禁止され変換ＲＡＭ３からのデータは演算回路６に供給
されなくなる。読出アドレスカウンタ１５のカウンタ出
力は読出変換ＲＯＭ１６により変換ＲＡＭ３への読出ア
ドレスに変換される。More specifically, the CW signal - generated by the timing control circuit 7 is used as a shift signal for the P-3 conversion register 4, and thereby the CW signal - generated by the timing control circuit 7 is used as a shift signal for the P-3 conversion register 4.
The 2-bit data is extracted bit by bit. This CW
The @ symbol also acts as a clock signal to the write address counter 8, and the write address counter 8 counts this clock signal, transfers the counted data to the write conversion ROM 9, and writes the write address in the L conversion RAM 3. Generate. Also,
The CR signal generated by the timing control circuit 7 is the above-mentioned P-3.
It is used as a shift signal 1) for the conversion register 5 and as a clock signal for the 16c counter 10. These elements from 10 to 16 are transformed into R
This constitutes a read addressing circuit for AM3. In register 11, for pit boundary adjustment,
Data of a predetermined movement amount (bit shift amount) is set for each character by the CPU. The matching circuit 12 is for detecting when the count data from the 16C counter IO matches the data set in the register 11, and its detection output sets the flip-flop 13 and enables the AND gate 14. It is also used to enable the gate 17 so that the data from the conversion RAI' 143 is supplied to the arithmetic circuit 6. AND
While the AND gate 14 is enabled, the CR signal from the timing control circuit 7 passes through the AND gate 14 and increments the read address counter 15. The read address counter 15 outputs a carry signal every time it counts 32 CR signals, and this signal is used to reset the flip-flop 13. Flip 70. In the reset state of step 13, AND
The gate 14 is disabled and the operation of the read address counter 15 is stopped, and the gate 17 is also disabled and data from the conversion RAM 3 is no longer supplied to the arithmetic circuit 6. The counter output of the read address counter 15 is converted into a read address to the conversion RAM 3 by the read conversion ROM 16.

読出変換ＲＯＭ１６は複数種のＲＯＭ１例えば。The read conversion ROM 16 may be a plurality of types of ROM 1, for example.

９０度右回転、９０度左回転、１８０度回転等のフォン
ト文字の中心変換アドレス生Ｉ＆ＲＯＭより構成され、
特定のＲＯＭの指定はＣＰＵの出力する変換種信号によ
りなされる０例えば書込変換ＲＯＭ９と同一の７ドレツ
シングをするＲＯＭが指定された場合は、フォントメモ
リｌに記憶されるフォント文字と同じ向きのフォント文
字が変換ＲＡＭ３より取り出されるため、無変換となる
。Consists of 90 degree right rotation, 90 degree left rotation, 180 degree rotation, etc. of font character center conversion address raw I & ROM,
The designation of a specific ROM is done by the conversion type signal output by the CPU. For example, if a ROM that performs the same 7 dressing as the write conversion ROM 9 is specified, the font characters stored in the font memory l are Since the font characters are taken out from the conversion RAM 3, no conversion is performed.

Ｒ／Ｗはタイミング制御回路７より変換ＲＡＭ３に与え
られるリード／ライト信号で変換ＲＡＭ３にデータを入
力する場合にはＲ／Ｗはライトとなり出力する場合には
リードとなる。The R/W is a read/write signal given to the conversion RAM 3 by the timing control circuit 7. When inputting data to the conversion RAM 3, the R/W becomes a write, and when outputting data, the R/W becomes a read.

また、Ｒ信号はタイミング制御回路７よリフレームメモ
リ２に４えられるリード信号であり、Ｗ信号は同じタイ
ミング制御回路７よリフレームメモリ２に与えられるリ
ード信号であり、Ｗは同じタイミング制御回路７よりフ
レームメモリ２に与えられるライト信号である。Further, the R signal is a read signal given to the reframe memory 2 from the timing control circuit 7, the W signal is a read signal given to the reframe memory 2 from the same timing control circuit 7, and W is the read signal given to the reframe memory 2 from the same timing control circuit 7. This is a write signal given to the frame memory 2 from 7.

アドレス制御回路１８と初期レジスタ１９はフレームメ
モリ２のアドレスを生成するための１回路で初期レジス
タ１９には予め、ｃｐｕより、フレームメモリ２をアク
セスする最初のアドレスデータ（Ｘｌ、Ｙｌ）が設定さ
れる。アドレス制＃回路１８はこの初期データより初め
て、タイミング制御回路７よりのＣＫ信号に従ってアド
レスをインクリメントする。アドレス制御回路１８はＣ
ＰＵからのＷ／Ｒモード信号がライトを指定していると
きは、１文字分のアドレッシングをフレームメモリ２に
対して行なった後、１文字のライト終了信号をＣＰＵへ
送出し、Ｗ／Ｒモード信号がリードを指定してい各とき
はフレームメモリ２の全体（ページ）を７ドレツシング
してプリンタに出力させた後、ページリード終了信号を
ＣＰＵへ送出する。The address control circuit 18 and the initial register 19 are one circuit for generating the address of the frame memory 2, and the initial address data (Xl, Yl) for accessing the frame memory 2 is set in the initial register 19 by the CPU in advance. Ru. Starting from this initial data, the address system # circuit 18 increments the address in accordance with the CK signal from the timing control circuit 7. The address control circuit 18 is C
When the W/R mode signal from the PU specifies write, after addressing one character to the frame memory 2, a one character write end signal is sent to the CPU, and the W/R mode is set. When the signal specifies read, the entire frame memory 2 (pages) is dressed seven times and outputted to the printer, and then a page read end signal is sent to the CPU.

ここで、ピットバウンダリ調整について第２図を参照し
て説明する０図中、Ｘｉ、Ｘ２、ｘ３・・・・・・はフ
レームメモリ２のＸ方向の番地を、Ｙｌ、Ｙ２．Ｙ３・
・・・・・はＹ方向の番地を示している。ひとつの（ｘ
、ｙ）の組により、フレームメモリ２内の特定の記憶場
所が指定される。各記憶場所は一ワード、ここでは！６
ビットのデータを記憶するため、フレームメモリ２への
アクセスはこのワード単位でしか行なえない、いいかえ
ればフレームメモリ２は第２図における縦方向の点線で
示すようなワードバウンダリを有する。このため、この
ワードバウンダリとずれるようなデータを取り込むため
には、そのデータをフレームメモリ２外でビットシフト
調整しておく必要がある。Here, pit boundary adjustment will be explained with reference to FIG. 2. In FIG. 0, Xi, X2, x3, . . . represent addresses in the X direction of the frame memory 2, Yl, Y2, . Y3・
. . . indicates an address in the Y direction. One (x
, y) specifies a specific storage location within the frame memory 2. Each memory location is one word, here! 6
Since bit data is stored, frame memory 2 can only be accessed in units of words; in other words, frame memory 2 has a word boundary as shown by the vertical dotted line in FIG. Therefore, in order to capture data that deviates from this word boundary, it is necessary to perform bit shift adjustment on the data outside the frame memory 2.

例えば第２図に示すようにフォントメモリ１の１文字分
のフォント情報ＫＣＧをワードバウンダリから１３ビッ
トずれた位置に取り込むには１３ビット分シフト調整を
行う必要がある。For example, as shown in FIG. 2, in order to import the font information KCG for one character in the font memory 1 to a position shifted by 13 bits from the word boundary, it is necessary to perform shift adjustment by 13 bits.

第３図は、この１３ビットのシフト調整を行う場合のタ
イミングチャートを示したもので、その詳細は後述する
動作説明のところで行う。FIG. 3 shows a timing chart for performing this 13-bit shift adjustment, and the details will be explained later in the explanation of the operation.

上述した構成の動作について、以下説ＩＩする。The operation of the above-described configuration will be explained below.

フォントメモリｌより１文字分のデータを取り出し、こ
れをフレームメモリ２に変形した１Ｓ様で書き込むまで
の動作は３つのフェイズ、すなわち２ＣＰＵによる初期
設定フェイズ、フォントメモリ１より変換ＲＡＭ３への
１文字分のフォントデータの転送フェイズ、変換ＲＡＭ
３よりフォントメモリｌへの１文字分のフォントデータ
の重速フェイズより成っている。そこでこの順序に従っ
て説明を行う。The operation from extracting one character's worth of data from font memory 1 to writing it into frame memory 2 using the transformed 1S system involves three phases: an initial setting phase by 2 CPUs, and 1 character's worth of data from font memory 1 to conversion RAM 3. font data transfer phase, conversion RAM
3, the font data for one character is transferred to the font memory l in a slow phase. Therefore, the explanation will be given in this order.

（１）初期設定フェイズ このフェイズではＣＰＵは次のような設定を行う、まず
ＣＰＵは１文字分のフォントデータをフレームメモリ２
に書キ込む場合のフレームメモリ２の初期アドレス（Ｘ
ｌ、Ｙｌ）を初期レジスタ１９に設定する。さらに、Ｃ
ＰＵは、フレームメモリ２のＸ方向のビット単位の書込
位置を指定するためレジスタ１１に対し、所定の移ｌｈ
量データを設定する。第２図に例示するように、ワード
バウンダリから１３ビットずれた位置にフォントメモリ
ｌからのフォントデータを書き込む場合には、１３の数
ｆメデータをレジスタｌｌに設定する（以下、この設定
を想定して説明する）、ざらにＣＰＵは、フォントデー
タの中心変換を指定するため、変換種信号を出力して読
出変換ＲＯＭ１６内の変換ＲＯＭを特定する。また、Ｃ
ＰＵはフォントメモリｌからの新データとフレームメモ
リ２内の旧データの論理合成のしかたを指定するため演
算種信号を出力してｙ４算回路６内の演算論理を固定す
る。ざらにＣＰＵはアドレス制御回路１８へのＷ／Ｒを
ライト指定する。このライト指定に対してはＰ−３変換
レジスタ５はタイミング制御回路７より与えられるクロ
ック信号（（ｉｉｉ）のフエ・Ｃズで発生する）に従っ
て、（Ｘｉ、Ｙｌ）。(1) Initial setting phase In this phase, the CPU performs the following settings. First, the CPU stores the font data for one character in the frame memory 2.
The initial address of frame memory 2 (X
l, Yl) in the initial register 19. Furthermore, C
The PU inputs a predetermined shift lh to the register 11 in order to specify the write position in bit units in the X direction of the frame memory 2.
Set the amount data. As illustrated in Figure 2, when writing font data from font memory l to a position 13 bits away from the word boundary, set the number f medata of 13 in register l (hereinafter, this setting is assumed). In general, the CPU specifies the conversion ROM in the read conversion ROM 16 by outputting a conversion type signal in order to designate the central conversion of the font data. Also, C
The PU fixes the arithmetic logic in the y4 arithmetic circuit 6 by outputting an arithmetic type signal to designate a method of logically synthesizing the new data from the font memory 1 and the old data in the frame memory 2. Roughly, the CPU specifies writing of W/R to the address control circuit 18. For this write designation, the P-3 conversion register 5 performs (Xi, Yl) in accordance with the clock signal (generated at Hue/Cs in (iii)) given by the timing control circuit 7.

（Ｘ２、Ｙｌ）、（Ｘ３、Ｙｌ）、（Ｘｌ、Ｙ２）　・
・・−・・（Ｘ　ｌ　、　Ｙ　３２）、（Ｘ２、Ｙ３２
）。(X2, Yl), (X3, Yl), (Xl, Y2) ・
...-...(Xl, Y32), (X2, Y32
).

（Ｘ３．Ｙ３２）という範囲及び順序でフレームメモリ
２を７ドレツシングする（第２図参照）。The frame memory 2 is dressed 7 times in the range and order of (X3.Y32) (see FIG. 2).

（ｉｉ）フォントメモリｌよりｌＪ９ＲＡＭ３への転送
フェイズ この７エイズでは、（ａ）まずＣＰＵが指定したフォン
ト文字の第１行データをアドレス指定する。（ｂ）次に
このアドレス指定された場所のデータがＰ−５変換レジ
スタ４にロードされる。(ii) Transfer phase from font memory 1 to 1J9RAM3 In this 7 AIDS step, (a) First, the CPU addresses the first line data of the specified font character. (b) Next, the data at this addressed location is loaded into the P-5 conversion register 4.

（ｃ）次にタイミング制御回路７のｃｗ信号により、１
ビット単位でフォントメモリｌの内容が変換ＲＡＭ３に
書き込まれる。より詳しくいうと、タイミング：ＦＡ御
回路７は変換ＲＡＭ３に対しＲ／Ｗをライト指定し、そ
の状態下でｃｗ＠号を３２個出力する。これにより、゛
書込アドレスカウンタ８．１込変換ＲＯＭ９を介して変
換ＲＡＭ３のアドレスが順次インクリメントされるとと
もに、Ｐ−５変換レジスタ４より１ビットずつデータが
シフト出力され、アドレス指定された場所に書き込まれ
る。（ｄ）タイミング制御回路７は変換ＲＡＭ３に対す
る１行分のデータ書込を完了するとその旨をＣＰＵへ伝
える。（ｅ）これを受けてＣＰＵは次の行データを指定
し、以下、上記のくり返しにより、フォントメモリｌ内
の１文字分のフォントデータ（３２行×３２列）を変換
ＲＡＭ３に写しとる。(c) Next, by the cw signal of the timing control circuit 7, 1
The contents of the font memory l are written into the conversion RAM 3 bit by bit. More specifically, the timing: FA control circuit 7 designates R/W write to the conversion RAM 3, and outputs 32 cw@ signals under that state. As a result, the address of the conversion RAM 3 is sequentially incremented via the write address counter 8.1 conversion ROM 9, and the data is shifted out one bit at a time from the P-5 conversion register 4, and is placed in the designated location. written. (d) When the timing control circuit 7 completes writing one row of data into the conversion RAM 3, it notifies the CPU of this fact. (e) In response to this, the CPU specifies the next line data, and by repeating the above, one character's worth of font data (32 rows x 32 columns) in the font memory I is copied to the conversion RAM 3.

（ｉｉｉ）Ｒ換ＲＡＭ３よリフレームメモリ２への書込
フェイズ このフェイズにおいて、フォント文字の中心変換、ピッ
トバウンダリ調整、及び内容変換（論理演算）が一体的
に実行されて、その結果がフレームメモリ２に書き込ま
れる。(iii) Write phase from R conversion RAM 3 to reframe memory 2 In this phase, font character center conversion, pit boundary adjustment, and content conversion (logical operations) are executed integrally, and the results are written to the frame memory. Written to 2.

（ａ）まずフレームメモリ２より１６ビットのワードを
Ｐ−５変換レジスタ５にロードする。すなわち、アドレ
ス制御回路１８によりアドレスが指定された状態でタイ
ミング制御回路７よりフレームメモリ２に対しＲ信号が
与えられ、またＰ−３変換レジスタ５に対しロード信号
（図示せず）が与えられてフレームメモリ２内の指定さ
れたアドレスのワードデータがＰ−Ｓ変換レジスタ５に
取り込まれる（ｆ３３図参照）　、　（ｂ）次にタイミ
ング制御回路７はＣＲ信号を１６発出力して。(a) First, a 16-bit word is loaded from the frame memory 2 into the P-5 conversion register 5. That is, with the address specified by the address control circuit 18, the timing control circuit 7 gives the R signal to the frame memory 2, and also gives the P-3 conversion register 5 a load signal (not shown). The word data at the specified address in the frame memory 2 is taken into the P-S conversion register 5 (see figure f33). (b) Next, the timing control circuit 7 outputs 16 CR signals.

Ｐ−３変換レジスタ５のシフト動作と変換ＲＡＭ３の読
み出しを同期させて実行する。第２１１ｇ、　ｆｉ４３
図を参照してさらに詳しく述べると、Ｐ−５変換レジス
タ５にフレームメモリ２の（Ｘｌ、Ｙｌ）のワードデー
タが入りているとすると、タイミング制御回路７からの
ＣＲ信号により、　　Ｐ−３変換レジスタ５は１ビット
ずつデータをシフト出力する。一方、ＣＲ信号は１６Ｃ
カウンタｌＯやＡＮＤゲー）１４にも供給される。しか
し、一致回路１２が一致出力をだすまではＡＮＤゲート
１４とゲート１７は閉じているため、変換ＲＡＭ３への
アドレスは停ｒｋ−，しており、変換ＲＡＭ３からのデ
ータは演算回路６に供給されず、Ｐ−３変換レジスタ５
からのシフト出力は演算回路６を素通りしてＰ−５変換
レジスタ５の他端に戻される。The shift operation of the P-3 conversion register 5 and the readout of the conversion RAM 3 are executed in synchronization. No. 211g, fi43
To explain in more detail with reference to the figure, if the P-5 conversion register 5 contains word data (Xl, Yl) of the frame memory 2, the CR signal from the timing control circuit 7 performs P-3 conversion. Register 5 shifts and outputs data bit by bit. On the other hand, the CR signal is 16C
It is also supplied to the counter IO and AND game) 14. However, since the AND gate 14 and gate 17 are closed until the match circuit 12 outputs a match output, the address to the conversion RAM 3 is stopped, rk-, and the data from the conversion RAM 3 is not supplied to the arithmetic circuit 6. P-3 conversion register 5
The shift output from the P-5 conversion register 5 passes through the arithmetic circuit 6 and is returned to the other end of the P-5 conversion register 5.

ＣＲ信号が１３個発生すると、１６ＣカウンタｌＯの計
数データとレジスタ１１の設定データが一致し、ブリッ
プフロップ１３はセットされる。これにより、ＡＮＤゲ
ート１４とゲート１７がイネーブルそれ、１４発０から
のＣＲ信号が読出アドレスカウンタ１５にクロック信号
ａとして入力される。このため、読出変換ＲＯＭ１６の
指定する変換ＲＡＭ３内の最初のアドレス、２Ｍ目、３
番目のアドレスに入っている各ビットデータが、ＣＲ信
号の発生ごとに出力され、これと同期してＰ−３変換レ
ジスタ５より１ビットずつされるデータが、演算回路６
において論理演算され、その結果がＰ−３ｆ検レジスタ
５の他端に戻される。When 13 CR signals are generated, the count data of the 16C counter IO and the setting data of the register 11 match, and the flip-flop 13 is set. As a result, AND gate 14 and gate 17 are enabled, and the CR signal from 14 to 0 is input to read address counter 15 as clock signal a. Therefore, the first address in the conversion RAM 3 specified by the read conversion ROM 16, the 2Mth address, the 3rd address,
Each bit data contained in the th address is output every time a CR signal is generated, and in synchronization with this, the data that is converted bit by bit from the P-3 conversion register 5 is transferred to the arithmetic circuit 6.
A logical operation is performed at the P-3f detection register 5, and the result is returned to the other end of the P-3f detection register 5.

タイミング制御回路７が１６発のＣＲ信号を出し終った
時点でＰ−５変換レジスタ５には、その第１ビットから
第１３ビットまではフレームメモリ？より先に取り出し
たビットパターンと等しいものが第１４ビットから第１
６ビー２１までは、フレームメモリ２より珈り出したビ
ットパターンを、変換種に従って変換ＲＡＭ３より取り
出したパターンと演算回路６で論理合成したパターンが
記憶される。（Ｃ）次に、Ｐ−５変換レジスタ５の内容
はフレームメモリ２内の元の場所に戻される。すなわち
タイミング制御回路７はＷ信号を指定し。When the timing control circuit 7 finishes outputting 16 CR signals, the P-5 conversion register 5 stores the 1st to 13th bits as frame memory? The bit pattern that is the same as the one extracted earlier is the 14th bit to the 1st bit pattern.
Up to 6B 21, a pattern logically synthesized by the arithmetic circuit 6 with a bit pattern extracted from the frame memory 2 and a pattern extracted from the conversion RAM 3 according to the type of conversion is stored. (C) Next, the contents of the P-5 conversion register 5 are returned to the original location in the frame memory 2. That is, the timing control circuit 7 specifies the W signal.

アドレス１１ｍ回路１８の指定している元のアドレスに
Ｐ−３変換レジスタ５内のｌワードデータを占き込む、
（ｄ）次にタイミング制御回路７はＣＫ信号を発生して
アドレス制御回路１８の生成するアドレスを更新する。Interpreting the l word data in the P-3 conversion register 5 to the original address specified by the address 11m circuit 18,
(d) Next, the timing control circuit 7 generates a CK signal to update the address generated by the address control circuit 18.

市のアドレスが（Ｘｌ、Ｙｌ）なら（Ｘ２、Ｙｌ）が更
新後のアドレスとなる（ｆｊＳ３図参照）、上記（ａ）
から　（ｄ）までの処理がこの更新されたフレームメモ
リ２のアドレスについて行なわれ、以下、変換ＲＡＭ３
内の１文字分のフォントデータがフレームメモリ２にす
べて古き込まれるまでくり返される。アドレス制御回路
１８は１文字分の書キ込みのエンドアドレス（Ｘ３．Ｙ
３２）発生後、１文字のライト終了信号をＣＰＵへ送る
。これを受けてＣＰＵは初期設定フェイズへ戻り、次の
文字を選択する。If the city address is (Xl, Yl), (X2, Yl) will be the updated address (see figure fjS3), (a) above.
The processes from to (d) are performed on this updated address of the frame memory 2, and hereinafter, the conversion RAM 3
This process is repeated until all the font data for one character in the frame memory 2 is old. The address control circuit 18 controls the write end address (X3.Y) for one character.
32) After generation, send one character write end signal to CPU. Upon receiving this, the CPU returns to the initial setting phase and selects the next character.

上記の（ｂ）での処理について、Ｐ−３変換レジスタ５
にフレームメモリ２の（ｘ２、Ｙｌ）のワードデータが
入っている場合と、（Ｘ３、Ｙｌ）のワードデータが入
っている場合を説１！シなかったので以下説明する。３
回の（ｂ）の処理により、変換ＲＡＭ３内の１ライン分
のデータが取り出される。フレームメモリ２に（ｘ２、
Ｙｌ）のワードデータが入るのは、（Ｘｌ、Ｙｌ）のデ
ータ処理の次である。このため、フリップフロップ１３
は七−２ト状態にある。したがって、タイミング制御回
路７からＣＲ信号は読出アドレスカウンタ１５をインク
リメントし続けて変換ＲＡＭ３より順次、１ビットずつ
データが取り出され、一方Ｐ−３変換レジスタ５よりｌ
ビットずつ（Ｘ２、Ｙｌ）に入っていたデータが取り出
され演算回路６を介して演算されその結果がＰ−３変換
レジスタ５の他端に戻される。この結果、タイミング制
御回路７がＣＲ信号を１６発すなわちフレームメモリ２
の１ワ一ド分のパルスを出し終えたとき、つまりＰ−３
変換レジスタ５が一巡のシフトを完ｒしたとき、Ｐ−３
変換レジスタ５の第１ビットから第１６ビットまでのビ
ットパターンは、フレームメモリ２の元のビットパター
ンを、変換ＲＡＭ３における指定されたラインの第４番
目から第１９番目までのビットパターンと演算回路６に
より論理合成したものとなる。つぎに。Regarding the process in (b) above, P-3 conversion register 5
Theory 1! contains word data of (x2, Yl) in frame memory 2 and word data of (X3, Yl) in frame memory 2. Since this is not the case, I will explain it below. 3
Through the process in step (b), one line of data in the conversion RAM 3 is extracted. In frame memory 2 (x2,
The word data of Yl) is entered after the data processing of (Xl, Yl). Therefore, the flip-flop 13
is in a state of 7-2. Therefore, the CR signal from the timing control circuit 7 continues to increment the read address counter 15, and data is sequentially taken out bit by bit from the conversion RAM 3, while l from the P-3 conversion register 5.
The data stored in (X2, Yl) bit by bit is taken out and operated through the arithmetic circuit 6, and the result is returned to the other end of the P-3 conversion register 5. As a result, the timing control circuit 7 sends 16 CR signals, that is, the frame memory 2
When the pulse for one word of P-3 is finished, that is, P-3.
When the conversion register 5 completes one round of shifting, P-3
The bit pattern from the 1st bit to the 16th bit of the conversion register 5 is obtained by combining the original bit pattern of the frame memory 2 with the bit pattern from the 4th bit to the 19th bit of the designated line in the conversion RAM 3 and the arithmetic circuit 6. It is logically synthesized by next.

（Ｘ３、Ｙｌ）のデータ処理の場合には、タイミング制
御回路７よりＣＲ信号が出力されるうち、読出アドレス
カウンタ１５内の３２１ｉカウンタが“３２”を計数し
、変換ＲＡＭ３内の指定された１ライン分の７ドレツシ
ングが完了したことを検出する。これにより読出アドレ
スカウンタ１５よリキャリイ信号すが出力され、　フリ
ップフロップ１３はリセットされる。このため、以降の
ＣＲ信号は変換１’ｌＡＭ３に対しては作用せず、デー
タは出力されない、この結果、１６発口のＣＲ信号が出
力された後、Ｐ−５変換レジスタ５には、フレームメモ
リ２の元の１６ビットパターンのうち。In the case of data processing of (X3, Yl), the 321i counter in the read address counter 15 counts "32" while the CR signal is output from the timing control circuit 7, and the specified 1 in the conversion RAM 3 It is detected that seven lines of dressing have been completed. As a result, the read address counter 15 outputs a carry signal, and the flip-flop 13 is reset. Therefore, the subsequent CR signals do not act on the conversion 1'lAM3, and no data is output.As a result, after 16 CR signals are output, the P-5 conversion register 5 stores the frame. Of the original 16-bit pattern in memory 2.

最初の１３ビットパターンが変換ＲＡＭ３内の指定ライ
ンの最後の１３ビットパターンと演算回路６により論理
合成されたものが記憶され、残りの３ビットパターンは
元のままの形で記憶された状態となる。The first 13-bit pattern is logically synthesized with the last 13-bit pattern of the specified line in the conversion RAM 3 by the arithmetic circuit 6, and the remaining 3-bit pattern is stored in its original form. .

なお、上記実施例では、読出変換ＲＯＭ１６を複数の変
換ＲＯＭで構成し、変換ＲＯＭの指定をＣＰＵからの変
換種信号によって行なっているが、この代りに読出変換
ＲＯＭ１６を単−ＲＯＭとし、書込変換ＲＯＭ９の方を
複数の変換ＲＯＭで構成してもよい、いずれにしても、
フォント文字の中心変換は変換ＲＡＭ３において行なわ
れるのに変わりはなく、変換ＲＡＭにより読み出される
ものはフォントメモリｌ内のフォント文字を中心変換し
たフォーマットを有する。In the above embodiment, the read conversion ROM 16 is composed of a plurality of conversion ROMs, and the conversion ROM is designated by a conversion type signal from the CPU. The conversion ROM 9 may be composed of a plurality of conversion ROMs; in any case,
The center conversion of font characters is still performed in the conversion RAM 3, and what is read out by the conversion RAM has a format obtained by center conversion of the font characters in the font memory 1.

［発明の効果］ 以上の説明かられかるように、この発明によればフォン
トメモリのフォント情報を利用してフレームメモリ内の
パターンを変形する場合に必要とされる３種類の変換、
すなわち、フォント文字の中心変換、ピットバウンダリ
調整、内容変換（論理合Ｉ＆）が一体的に行なわれる。[Effects of the Invention] As can be seen from the above description, according to the present invention, three types of conversion are required when transforming a pattern in a frame memory using font information in a font memory.
That is, center conversion of font characters, pit boundary adjustment, and content conversion (logical sum I&) are performed integrally.

具体的な効果を例示すると、（イ）メモリ（１，２，３
）への７ドレツシングは単なるインクリメントでよい、
このためアドレッシングの構成が簡単になる。（０）フ
ォント文字の中心変換、ピットバウンダリ調整、内容変
換が同時に実行される。To give an example of a specific effect, (a) memory (1, 2, 3
) can be simply incremented,
This simplifies the addressing configuration. (0) Font character center conversion, pit boundary adjustment, and content conversion are executed simultaneously.

すなわち、変換ＲＡＭより中心変換したデータが１ビッ
トずつ出力される際、Ｐ−３変換レジスタより１ビット
ずつ同期してフレームメモリの旧データが取り出され、
演算回路で論理合成される。That is, when the data that has been centrally converted is output from the conversion RAM one bit at a time, the old data from the frame memory is taken out from the P-3 conversion register in synchronization one bit at a time.
Logic is synthesized by an arithmetic circuit.

このため可及的に構成が簡単となる。（ハ）ピットバウ
ンダリの調整は変換ＲＡＭのデータ取り出しをその量だ
けずらして行うことでなされる。したがって従来のよう
な調整用のシフトレジスタは不要となる。This makes the configuration as simple as possible. (c) The pit boundary is adjusted by shifting data retrieval from the conversion RAM by that amount. Therefore, there is no need for a conventional shift register for adjustment.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の一実施例を示す構成ブロック図、第
２図はピットバウンダリ調整を説明するための図、第３
図は第１図の変換ＲＡＭよりフレームメモリに１ライン
分のデータを書き込む場合作用される主な信号のタイミ
ングチャートである。 ｌ・・・・・・フォントメモリ、２・・・・・・フレー
ムメモリ、３・・・・・・変換ＲＡＭ、５・・・・・・
Ｐ−３変換レジスタ（ｌワードシフトレジスタ）、６・
・・・・・演算回路、７・・・・・・タイミング制御回
路。FIG. 1 is a configuration block diagram showing one embodiment of the present invention, FIG. 2 is a diagram for explaining pit boundary adjustment, and FIG. 3 is a diagram for explaining pit boundary adjustment.
The figure is a timing chart of the main signals that are applied when writing one line of data from the conversion RAM of FIG. 1 to the frame memory. l... Font memory, 2... Frame memory, 3... Conversion RAM, 5...
P-3 conversion register (l word shift register), 6.
... Arithmetic circuit, 7... Timing control circuit.

Claims (1)

【特許請求の範囲】[Claims] ワード単位でアクセス可能なフレームメモリ内に、フォ
ントメモリより取り出したフォント情報を、中心変換可
能な形式でかつフレームメモリ内のデータパターンとビ
ットバウンダリ調整した形式で書き込むためのパターン
変換方式において、上記フォント情報を１文字分記憶す
るビット単位でアクセス可能なメモリと、このメモリか
ら取り出されるフォント情報が上記フォントメモリに記
憶されるフォント情報を中心変換したフォーマットとな
るように制御する第１制御手段と、上記フレームメモリ
と１ワードデータのやりとりに用いるシフトレジスタと
、上記シフトレジスタの内容をシフトさせながら上記メ
モリよりビットバウンダリ調整量だけずらして１ビット
ずつ読みだす第２制御手段と、この第２制御手段の制御
の下に上記メモリと上記シフトレジスタより出力される
データを、１ビットずつシリアルに演算する演算手段と
を有することを特徴とするパターン変換方式。In the pattern conversion method for writing font information retrieved from the font memory into a frame memory that can be accessed in word units in a format that allows center conversion and in which bit boundaries are adjusted with the data pattern in the frame memory, the above font a memory that stores information for one character and can be accessed in bit units; a first control means that controls the font information retrieved from the memory to have a format that is a central conversion of the font information stored in the font memory; a shift register used for exchanging one word data with the frame memory; a second control means for shifting the contents of the shift register from the memory by a bit boundary adjustment amount and reading out one bit at a time; and the second control means. 1. A pattern conversion system comprising: arithmetic means for serially calculating data output from the memory and the shift register bit by bit under the control of the above-mentioned memory and the shift register.