JPS6257398A - Multi-dimensional speed time division channel - Google Patents

Abstract

PURPOSE:To reduce the redundant load of a control system or a channel by constituting a time slot exchanging memory element by a redundant bank, giving a calling speed to the channel as a speed discriminating signal, selecting the number of the banks, selecting an address signal according to a speed and performing an exchange connection. CONSTITUTION:Respective time slots of a call A of 64kb/s, a call B of 32kb/s, a call C of 16kb/s and D are sequentially inputted from A0, B0, A1, C0, A2, B1, A3 and D0, and then A of time slots 0, 2, 4, 6 of an input side data high way is written in banks 1-4 by a writing permitting signal generating circuit 5. A random address signal from a holding memory 7 through a selecting circuit 12 is predetermined, and outputted by time slots 1, 3, 5, 7 of an output side highway according to a signal from a reading permitting signal generating circuit 6. Similarly, the call B enters the banks 1, 2 by the time slots 1, 5 and is outputted by the time slots 2, 6 and the calls C, D are inputted to the banks 3, 4 by the time slots 3, 7 and outputted to the time slots 0, 4.

Description

【発明の詳細な説明】 本発明は、電話交換機における時分割通話路に関するも
のであり、更に詳しくは、情報速度の異なる何種類かの
呼びを同時に交換接続することのできる時分割通話路、
いわゆる多元速度時分割通話路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a time-division communication path in a telephone exchange, and more specifically, a time-division communication path that can simultaneously exchange and connect several types of calls with different information speeds;
This relates to a so-called multi-speed time-division channel.

〔従来の技術〕[Conventional technology]

第５図は従来の多元速度時分割交換機の概念を示す説明
図である。同図において、２１は基本速度の通話路、２
２は速度変換回路、２３は制御系である。FIG. 5 is an explanatory diagram showing the concept of a conventional multi-speed time division switch. In the figure, 21 is a basic speed communication path;
2 is a speed conversion circuit, and 23 is a control system.

同図に見られるように、従来の多元速度時分割交換機は
、通話路２１自体は、成る基本速度の呼びを接続する機
能しか持たず、基本速度より高速の呼びについては、そ
のことを検出した制御系２３によって基本速度の通話チ
ャネルを複数割り当てて、いわゆるマルチスロット接続
を行い、低速の呼びについては、ビット繰り返し等の方
法により、速度変換回路２２を用いて低速の呼びを基本
速度のそれに変換してから交換を行うものであったため
、高速の呼びに対しては、一つの呼び当たりの制御が複
雑になり、そのため制御系に冗長な負荷がかかり、接続
遅延の増大をまねくという、また低速の呼びに対しては
、通話路の前後に速度変換をする装置を置く必要がある
上に、通話路を基本速度の呼びとの速度比の逆数倍の冗
長さで使用することになるという欠点があった。As can be seen in the figure, in the conventional multi-speed time division switch, the communication path 21 itself only has the function of connecting calls at the basic speed, and calls at a speed higher than the basic speed are detected. The control system 23 allocates a plurality of communication channels at the basic speed to create a so-called multi-slot connection, and the speed conversion circuit 22 converts the low-speed calls to those at the basic speed using a method such as bit repetition. As a result, for high-speed calls, the control for each call becomes complicated, which places a redundant load on the control system and increases connection delay. For calls, it is necessary to install speed conversion equipment before and after the communication path, and the communication path is used at a redundancy equal to the reciprocal of the speed ratio of the call at the basic speed. There were drawbacks.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

本発明は、多元速度時分割通話路において、上述の如き
従来技術において見られた欠点を除去することを解決す
べき問題点としており、従って本発明は、上述の如き欠
点をもたない多元速度時分割通話路を提供することを目
的とする。SUMMARY OF THE INVENTION The problem to be solved by the present invention is to eliminate the disadvantages observed in the prior art as described above in a multi-speed time-division communication channel. The purpose is to provide time-division communication channels.

〔問題点を解決するための手段および作用〕上記目的を
達成するため、本発明では、タイムスロット入れ換えメ
モリ素子を冗長なバンク構成で使用することにより、基
本速度の概念が存在しない多元速度通話路を構成するこ
とを特徴とし、高速な呼びについては一つの呼び当たり
の制御系の負担の増大を回避しつつマルチスロット接続
と同等な接続機能を実現し、低速な呼びについては前後
での速度変換を不要としかつ通話路の冗長な使用を軽減
するようにしている。[Means and effects for solving the problem] In order to achieve the above object, the present invention uses time slot interchangeable memory elements in a redundant bank configuration to create a multi-speed communication path in which the concept of basic speed does not exist. The feature is that for high-speed calls, it achieves a connection function equivalent to a multi-slot connection while avoiding an increase in the burden on the control system per call, and for low-speed calls, it allows speed conversion before and after. This eliminates the need for communication channels and reduces redundant use of communication paths.

第６図は本発明による多元速度時分割通話路の概念説明
図である。同図に見られるように、本発明による多元速
度時分割通話路２５は、上述の通り、タイムスロット入
れ換えメモリ素子を冗長なバンク構成で構成しておき、
制御系２６が検出する呼びの速度を速度識別信号として
該通話路２５に与え、速度に応じて所要のバンク数を選
び、該バンクに対して供給するアドレス信号も速度に応
じて予め定められたものの中から選択し、速度毎に、各
速度に対応した交換接続を実行するようにしている。FIG. 6 is a conceptual explanatory diagram of a multi-rate time-division communication path according to the present invention. As can be seen in the figure, the multi-speed time division communication path 25 according to the present invention has time slot interchangeable memory elements configured in a redundant bank configuration as described above.
The speed of the call detected by the control system 26 is given to the communication path 25 as a speed identification signal, the required number of banks is selected according to the speed, and the address signal supplied to the bank is also predetermined according to the speed. For each speed, an exchange connection corresponding to each speed is executed.

〔実施例〕〔Example〕

次に図を参照して本発明の詳細な説明する。 The present invention will now be described in detail with reference to the drawings.

第１図は本発明の一実施際を示すブロック図である。FIG. 1 is a block diagram showing one implementation of the present invention.

同図において、ＨＷＩは入力側データハイウェイ、ＨＷ
２は出力側データハイウェイ、１〜４はそれぞれバンク
構成のＴスイッチである（Ｔスイッチは一般にＮ個接続
されるが、本実施例ではＮ＝４の場合を示す）。In the same figure, HWI is the input side data highway,
2 is an output side data highway, and 1 to 4 are T-switches each having a bank configuration (generally N T-switches are connected, but in this embodiment, N=4 is shown).

なお、ここでは並列な各ビットの情報速度がＸＫ　ｂ　
／　ｓの呼びを多重度Ｍで交換できるタイムスロット入
れ換えメモリ素子をＴスイッチと呼ぶことにする。そし
て一つのＴスイッチは一つのバンクを構成する。Note that here, the information speed of each parallel bit is XK b
A time slot interchangeable memory element that can exchange calls of /s at a multiplicity of M is called a T-switch. One T switch constitutes one bank.

５は書き込み許可信号発生回路、つまり入力側データハ
イウェイＨＷＩ上を伝送されてくる多重呼信号の各タイ
ムスロット毎の情報速度の検出結果を図示せざる制御系
により与えられ、それが最低速度のに倍であるときは、
Ｎ個のデータバッファメモリ・バンクのうちのに個を選
択して書き込み許可を与える書き込み許可信号発生回路
である。Reference numeral 5 denotes a write permission signal generation circuit, in other words, a control system (not shown) gives the detection result of the information speed for each time slot of the multiple call signal transmitted on the input side data highway HWI, and the result is determined by the control system (not shown). When it is double,
This is a write permission signal generation circuit that selects one of N data buffer memory banks and gives write permission to it.

６は読み出し許可信号発生回路、つまり上述の書き込み
許可信号発生回路５と全く同様にして、Ｎ個のデータバ
ッファメモリ・バンクのうちのに個を選択して読み出し
許可を与える読み出し許可信号発生回路、である。Reference numeral 6 denotes a read permission signal generation circuit, that is, a read permission signal generation circuit that selects one of the N data buffer memory banks and grants read permission in exactly the same manner as the write permission signal generation circuit 5 described above; It is.

７は６０　Ｋ　ｂ　／　ｓ用の保持メモリである。つま
り、本実施例では、入力側データハイウェイＨＷｌ上を
伝送されてくる呼びの最高速度を６０Ｋｂ／Ｓと想定し
ているので、そのときは、書き込み許可信号発生回路５
または読み出し許可信号発生回路６は、１〜４の４個の
バンク（Ｔスイッチ）を全部選択することになっており
、その際、該保持メモリ７から、６０　Ｋ　ｂ　／　ｓ
の速度の呼びを交換接続するのに用いるランダムアドレ
ス信号を選択回路１２を介して、バンク１〜４へ供給す
るようになっているわけである。7 is a holding memory for 60 K b/s. In other words, in this embodiment, it is assumed that the maximum speed of calls transmitted on the input side data highway HWl is 60 Kb/S, so in that case, the write permission signal generation circuit 5
Alternatively, the read permission signal generation circuit 6 is supposed to select all four banks 1 to 4 (T switches), and at that time, from the holding memory 7, 60 K b / s
A random address signal used for switching and connecting calls at a speed of 1 is supplied to banks 1 to 4 via a selection circuit 12.

８は３２　Ｋ　ｂ　／　ｓ用の保持メモリである。つま
り、ハイウェイＨＷＩ上を伝送されてくる呼びの速度が
３２　Ｋ　ｂ　／　ｓであるときは、書き込み許可信号
発生回路５または読み出し許可信号発生回路６は、１〜
４の４個のバンクのうち、２個を選択して許可信号を与
えるようになっているので、その際、３２　Ｋ　ｂ　／
　ｓの速度の呼びを交換接続するのに用いるランダムア
ドレス信号を、該保持メモリ８から選択回路１２を介し
て当該２個のバンクへ供給するようになっているわけで
ある。8 is a holding memory for 32 K b/s. In other words, when the speed of calls transmitted on the highway HWI is 32 Kb/s, the write permission signal generation circuit 5 or the read permission signal generation circuit 6
Since two of the four banks of 4 are selected and a permission signal is given, at that time,
Random address signals used for switching and connecting calls of speed s are supplied from the holding memory 8 to the two banks via the selection circuit 12.

同様に、１６　Ｋ　ｂ　／　ｓ用の保持メモリ９は、呼
びの速度が１６　Ｋ　ｂ　／　ｓであるとき、書き込み
許可信号発生回路５また読み出し許可信号発生回路６が
４個のバンクのうちの１個を選択して許可信号を与える
ようになっているので、それがバンク３であるとき、１
６Ｋｂ／ｓの速度の呼びを交換接続するのに用いるラン
ダムアドレス信号を、該保持メモリ９から選択回路１２
を介して当該バンク３へ供給するようになっている。Similarly, in the holding memory 9 for 16 K b/s, when the call speed is 16 K b/s, the write permission signal generation circuit 5 or the read permission signal generation circuit 6 selects one of the four banks. Since it is designed to select one bank and give a permission signal, when it is bank 3, 1
A selection circuit 12 selects from the holding memory 9 a random address signal used for switching and connecting calls at a speed of 6 Kb/s.
The data is supplied to the bank 3 via the bank 3.

全く同様に、１６　Ｋ　ｂ　／　ｓ用の保持メモリ１０
は、呼びの速度が１６　Ｋ　ｂ　／　ｓであるときに、
４個のバンクの中から選択された１個の）ＸＩンク４に
対して、１６　Ｋ　ｂ　／　ｓの速度の呼びを交換接続
するのに用いるランダムアドレス信号を当該バンク４へ
供給するようになっている。In exactly the same way, retention memory 10 for 16 K b / s
is when the nominal speed is 16 K b/s,
One (1) XI link 4 selected from among the four banks is supplied with a random address signal for use in switching and connecting a call at a rate of 16 Kb/s to that bank 4. ing.

１１は、呼び情報速度出力メモリであって、入力側デー
タハイウェイＨＷＩ上を伝送されてくる多重呼信号の各
タイムスロット毎の情報速度の検出結果を図示せざる制
御系により与えられ、それに従って、保持メモリ７〜Ｉ
Ｏの何れか一つからのランダムアドレス信号が、所定の
バンクへ供給されるように、選択回路１２を制御する信
号を出力するための呼び情報速度出力メモリである。Reference numeral 11 denotes a call information rate output memory, which is given by a control system (not shown) the detection result of the information rate for each time slot of the multiple call signal transmitted on the input side data highway HWI, and according to the information rate output memory. Holding memory 7-I
This is a call information rate output memory for outputting a signal to control the selection circuit 12 so that a random address signal from any one of the banks is supplied to a predetermined bank.

交換接続の動作方法は、バンク１なら１を例にとると、
入力データハイウェイＨＷＩからの呼びのタイムスロッ
トを、書き込み許可信号発生回路５からの書き込み許可
がＷＥ　（ライト・イネーブル）端子に加えられたとき
、選択回路１２を介して供給されるランダムアドレス信
号を用いてバンク１にランダムに書き込んでおき、次に
読み出し許可信号発生回路６からの読み出し許可がＯＥ
（アウトプット・イネーブル）端子に加えられたとき、
該バンク１から、内蔵のカウンタなどにより発生される
順次アドレスを用いてＯ番地から順に読み出すことによ
りスロット変換（交換接続）を行なう方法とか、或いは
バンク１に書き込むときに、内蔵のカウンタなどにより
発生される順次アドレスを用いて順番に書き込み、読み
出すときに、選択回路１２を介して供給されるランダム
アドレス信号を用いてランダムに読み出すことによりス
ロット変換（交換接続）を行なう方法などが知られてい
る。The way the exchange connection works is as follows, taking bank 1 as an example.
The time slot of the call from the input data highway HWI is selected using the random address signal supplied via the selection circuit 12 when write permission from the write permission signal generation circuit 5 is applied to the WE (write enable) terminal. Then, the read permission from the read permission signal generation circuit 6 is set to OE.
(output enable) terminal,
There is a method of performing slot conversion (exchange connection) by sequentially reading from address O using sequential addresses generated by a built-in counter, etc., from bank 1, or when writing to bank 1, generated by a built-in counter, etc. A method is known in which slot conversion (exchange connection) is performed by sequentially writing and reading using the sequential addresses provided, and reading at random using a random address signal supplied via the selection circuit 12. .

更に馬体的に説明すると、バンク１からバンクＮまでの
Ｎ個のＴスイッチ全部に同一のランダムアドレ信号を与
え、またＮ個のＴスイッチ全部を同一のデータハイウェ
イに接続し、書き込み許可および読みだし許可信号をい
ずれもバンク１．２．３・・・Ｎ、１゛、２・・・の順
に周期的に一回につき（Ｘ掛ける１０００掛けるＭ掛け
るＮ）分の一秒ずつ与えて動作させたとき、全体しては
Ｘ掛けるＮＫｂ／Ｓの呼びを多重度Ｍで交換できるタイ
ムスロット入れ換えメモリと等価な動作をすることにな
る。To explain further, the same random address signal is given to all N T-switches from bank 1 to bank N, and all N T-switches are connected to the same data highway to enable writing and reading. However, the permission signal is applied periodically to banks 1, 2, 3, . In this case, the overall operation is equivalent to a time slot exchange memory that can exchange calls of X times NKb/S with a multiplicity of M.

このようにＴスイッチを冗長に設けておき、一つのＴス
イッチにより交換できる呼びより大きな情報速度をもつ
呼びを交換する通話路を構成すること自体は、従来より
冗長バッファ方式として考案されていた。The concept of providing redundant T-switches in this manner and constructing a communication path for exchanging calls having a higher information rate than calls that can be exchanged by one T-switch has been conventionally devised as a redundant buffer system.

本発明による多元速度通話路では、冗長バッファ型通話
路の書き込み許可および読みだし許可信号の与えがたを
何通りか変えられるように許可信号を発生させる回路を
変更した時に、その許可信号の与え方によって交換でき
る呼びの情報速度が変化するという動作を利用する。例
えば、バンクｌにＭ回、バンク２にＭ回を交互に繰り返
してバンク３からＮには与えないように変えると、バン
ク１と２のみで、２掛けるＸ　Ｋ　ｂ　／　ｓの呼びを
多重度Ｍで交換できるようになる。In the multi-speed communication path according to the present invention, when the circuit that generates the permission signal is changed so that the application of the write permission and read permission signals of the redundant buffer type communication path can be changed in several ways, the application of the permission signal is changed. It takes advantage of the fact that the information speed of calls that can be exchanged changes depending on the call direction. For example, if you alternately repeat M times for bank l and M times for bank 2, but do not apply it to banks 3 to N, the multiplicity will be 2 times X K b / s only for banks 1 and 2. You can exchange it with M.

さらにこで許可信号の発生回路を１タイムスロツト毎に
許可信号の与えかたを切り替えられるようにし、同時に
Ｔスイッチ１〜４においてそのタイムスロット入れ換え
動作の入・出タイムスロツト間の対応を、タイムスロッ
ト毎にそのタイムスロットの呼びの速度別に切り替え可
能なように、保持メモリを７〜１ｏの如く複数もち、切
り替えケート（選択回路１２）を通して所要のランダム
アドレス信号が供給されるようにすると、タイムスロッ
ト毎に情報速度の異なる入力（呼び）、すなわち多元入
力（多元速度の呼び）の交換を制御系によるマルチスロ
ット接続、速度変換のいずれも行なわずに実現できるわ
けである。Furthermore, the way in which the permission signal is given to the permission signal generation circuit can be switched for each time slot, and at the same time, the correspondence between the input and output time slots of the time slot switching operation is controlled by the T switches 1 to 4. By having a plurality of holding memories such as 7 to 1o so that each slot can be switched according to the call speed of that time slot, and supplying the required random address signal through the switching gate (selection circuit 12), the time Inputs (calls) having different information speeds for each slot, that is, exchanging multiple inputs (multiple speed calls) can be realized without performing either multi-slot connection or speed conversion by the control system.

第１図に示したものは、１６Ｋｂ／ｓの呼びを多重度２
で交換できるＴスイッチを１〜４の如く４面用いて６４
Ｋｂ／ｓ、３２Ｋｂ／ｓ　、１６Ｋｂ／ｓの３種類の呼
びを交換可能とした実施例である。The one shown in Figure 1 is a 16 Kb/s call with a multiplicity of 2.
64 by using four T-switches like 1 to 4 that can be replaced with
This is an embodiment in which three types of calls, Kb/s, 32Kb/s, and 16Kb/s, can be exchanged.

この通話路に、第２図に示すような、０〜７の８タイム
スロツトをもつ多元速度の呼びが入力したとする。Assume that a multi-speed call having eight time slots from 0 to 7, as shown in FIG. 2, is input to this communication path.

なお、第２図において、Ａは６４　Ｋ　ｂ　／　ｓの呼
びを示し、従ってＡＯ，Ａ１．Ａ２．Ａ３の４タイムス
ロツトを占有し、Ｂは３２　Ｋ　ｂ　／　ｓの呼びを示
し、従ってＢＯ，Ｂ１の２タイムスロツトを占有し、Ｃ
，Ｄはそれぞれ１６　Ｋ　ｂ　／　ｓの呼びを示し、従
ってＣＯ，Ｄｏの各１タイムスロツトを占有している。In addition, in FIG. 2, A indicates the designation of 64 K b / s, and therefore AO, A1 . A2. occupies 4 time slots of A3, B indicates a call of 32 K b/s, thus occupies 2 time slots of BO, B1, and C
, D each represent a 16 K b/s call and thus occupy one time slot each of CO and Do.

このように、６４　Ｋ　ｂ　／　ｓの呼びＡ、３２Ｋｂ
／Ｓの呼びＢ、１６Ｋｂ／ｓの呼びＣ，Ｄの各タイムス
ロットが順にへ〇、ＢＯ，ＡＩ、Ｃｏ、へ２．Ｂ１．Ａ
３．Ｄｏと入力したとする。入力側データハイウェイの
タイムスロット０，２．４．６に於いてはＡが６４Ｋｂ
　／　ｓの呼びであることから、書き込み許可信号発生
回路５によって、バンク１，２，３．４に書き込み許可
が与えられる。Thus, a nominal A of 64 K b/s, 32 Kb
/S call B, 16 Kb/s call C and D time slots go to 〇, BO, AI, Co, 2. B1. A
3. Assume that you input Do. In time slots 0, 2, 4, and 6 of the input data highway, A is 64Kb.
/s, write permission is given to banks 1, 2, and 3.4 by write permission signal generation circuit 5.

各Ｔスイッチは、６４　Ｋ　ｂ　／　ｓの呼びに対して
は入タイムスロット０で入った信号は出タイムスロット
１で出力するように、選択回路１２を介して６０　Ｋ　
ｂ　／　ｓ用の保持メモリ７がら供給されるランダムア
ドレス信号が定まっているものとる。Each T-switch receives a 60 K b/s signal via a selection circuit 12 such that for a 64 K b/s call, a signal that enters in incoming time slot 0 is output in outgoing time slot 1.
It is assumed that the random address signal supplied from the b/s holding memory 7 is fixed.

読みだし許可信号は、読み出し許可信号発生回路６から
出力側ハイウェイのタイムスロット１，３゜５．７でバ
ンク０，１．２．３に与えられ、呼びＡの各タイムスロ
ットは第３図に示した如きスロット順をとって出力され
る。The read permission signal is given from the read permission signal generation circuit 6 to banks 0, 1, 2, and 3 at time slots 1, 3° 5.7 of the output highway, and each time slot of call A is shown in FIG. The slots are output in the slot order shown.

３２　Ｋ　ｂ　／　ｓの呼びＢは、入力側ハイウェイ上
のタイムスロット１．５でバンク１．２に入り、出力側
ハイウェイ上のタイムスロット２．６で出力される。つ
まり、そのように、３２　Ｋ　ｂ　／　ｓ用の保持メモ
リ８から供給されるランダムアドレス信号が定められて
いるわけである。１６　Ｋ　ｂ　／　ｓの呼びＣ，Ｄの
各１個のタイムスロットはそれぞれ入力側ハイウェイ上
のタイムスロット３．７でバンク３．４に（または３に
２回でもよい）入り、出力側ハイウェイのタイムスロッ
ト０．４に出力される。つまり、保持メモリ９．１０か
ら供給されるランダムアドレス信号がそのように定めら
れているわけである。Call B of 32 K b/s enters bank 1.2 in time slot 1.5 on the input highway and exits in time slot 2.6 on the output highway. In other words, the random address signal supplied from the holding memory 8 for 32 K b/s is determined in this way. One time slot each of 16 K b/s designations C and D enters bank 3.4 (or even twice in 3) at time slot 3.7 on the input highway, and enters bank 3.4 (or even twice in 3) on the output highway. Output at time slot 0.4. In other words, the random address signal supplied from the holding memory 9.10 is determined in this way.

以上のように、この通話路では従来のものと異なり、ど
の速度の呼びが基本速度の呼びであるということなしに
交換をおこなうことができる。As described above, unlike the conventional communication path, exchange can be performed without determining which speed call is the basic speed call.

第４図は、Ｔスイッチの動作を定めたもの、すなわち保
持メモリの内容を示した説明図である。FIG. 4 is an explanatory diagram showing what defines the operation of the T-switch, that is, the contents of the holding memory.

これについては、改めて説明の要はないであろう以上説
明した本発明の一実施例の動作において通話路に於いて
交換しようとする呼びのすべてか最低速度の呼びの２の
べき乗倍であるときには、バンクの半数を最高速の呼び
とその半分の情報速度をもつ呼びに共用させ、残りのバ
ンクの半数を最高速の呼びとその４分の１の情報速度を
もつ呼びに共用させ、以下同様な配分を繰り返し残りの
バンクについて適用すれば最高速以外の呼び同志の呼量
が大きくかけ離れていない限りは、各バンクのデータバ
ッファメモリが均等に使用されるため通話路の使用効率
がよくなる。There is no need to explain this further.In the operation of the embodiment of the present invention described above, if all the calls to be exchanged on the communication path are a power of 2 times the call with the lowest speed, , half of the banks are shared by the fastest call and a call with half the information rate, half of the banks are shared by the fastest call and a call with a quarter of the information rate, and so on. If this allocation is repeated and applied to the remaining banks, the data buffer memory of each bank will be used equally, so that the efficiency of use of the communication path will be improved, as long as the call volumes of calls other than the highest speed are not significantly different.

〔発明の効果〕〔Effect of the invention〕

以上で説明したように、本発明による通話路は、速度変
換、マルチスロット接続のいずれも必要とせずに多元速
度交換を行なえるので、先に述べたような従来の多元速
度変換機の、呼の情報速度により制御系又は通話路のい
ずれかに冗長な負荷がかかるという欠点を除くのに有効
であると云える。As explained above, the communication path according to the present invention is capable of performing multi-speed switching without requiring either speed conversion or multi-slot connections. This can be said to be effective in eliminating the drawback that redundant loads are placed on either the control system or the communication path due to the information speed.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示すブロック図１、　　第
２図は第１図における久方側データハイウェイ上の多元
速度呼び信号のタイムスロ７）順を示す説明図、第３図
は第１図における出力側データハイウェイ上の同様なタ
イムスロット順を示す説明図、第４図は保持メモリの内
容を示した説明図、第５図は従来の多元速度時分割交換
機の概念を示す説明図、第６図は本発明による多元速度
時分割通話路の概念説明図、である。 符号説明 １〜４・・・データバッファメモリ・バンク（Ｔスイッ
チ）、５・・・書き込み許可信号発生回路、６・・・読
み出し許可信号発生回路、７〜１ｏ・・・保持メモリ、
１１・・・呼び情報速度出力メモリ、１２・・・選択回
路 代理人　弁理士　並　木　昭　夫 代理人　弁理士　松　崎　　　清 ｇ菫１１（１ １Ｉ　２　図 人カイ１リクｉグツ１イシｚ’ｘイ奮号Ｍ３　囚 出、０釦すテ一クハ１つπ１９１話 第　４　図FIG. 1 is a block diagram 1 showing one embodiment of the present invention, FIG. 2 is an explanatory diagram showing the time slot 7) order of multi-speed call signals on the far side data highway in FIG. 1, and FIG. An explanatory diagram showing a similar time slot order on the output side data highway in Fig. 1, Fig. 4 an explanatory diagram showing the contents of the holding memory, and Fig. 5 an explanatory diagram showing the concept of a conventional multi-speed time division switch. , FIG. 6 is a conceptual explanatory diagram of a multi-speed time-division communication path according to the present invention. Description of symbols 1 to 4... Data buffer memory bank (T switch), 5... Write permission signal generation circuit, 6... Read permission signal generation circuit, 7 to 1o... Holding memory,
11...Call information speed output memory, 12...Selection circuit agent Patent attorney Akio Namiki Agent Patent attorney Kiyoshi Matsuzaki Sumire 11 (1 1I 2 191st episode 4 Figure

Claims (1)

【特許請求の範囲】 １）最高の情報速度をもつ呼びの情報速度が、最低の情
報速度をもつ呼びの情報速度のＮ倍（但しＮは自然数）
であるような多元速度の呼びを、入力側データハイウェ
イを介して入力され、出力側データハイウェイに向けて
交換接続する時分割通話路において、 前記入力側データハイウェイと出力側データハイウェイ
との間に、互いに並列に接続された少なくもＮ個のデー
タバッファメモリ・バンクと、前記入力側データハイウ
ェイ上を伝送されてくる多重呼信号の各タイムスロット
毎における信号の情報速度の検出結果を与えられ、それ
が最低速度のＫ倍（但しＫは自然数）であるときは、前
記Ｎ個のデータバッファメモリ・バンクのうちのＫ個を
選択して書き込み許可を与える書き込み許可手段と、 同じく前記入力側データハイウェイ上を伝送されてくる
多重呼信号の各タイムスロット毎における信号の情報速
度の検出結果を与えられ、それが最低速度のＫ倍である
ときは、前記Ｎ個のデータバッファメモリ・バンクのう
ちのＫ個を選択して読み出し許可を与える読み出し許可
手段と、同じく前記入力側データハイウェイ上を伝送さ
れてくる多重呼信号の各タイムスロット毎における信号
の情報速度の検出結果を与えられ、それが最低速度のＫ
倍であるときは、それに応じて交換接続に必要な所定の
アドレス信号を選択して、前記書き込み許可手段による
書き込み許可の際、或いは前記読み出し許可手段による
読み出し許可の際、該書き込み許可手段或いは読み出し
許可手段によって許可された前記Ｋ個のデータバッファ
メモリ・バンクに対して供給することにより、呼びの情
報速度に応じた交換接続を行う手段と、を具備したこと
を特徴とする多元速度時分割通話路。 ２）特許請求の範囲第１項記載の多元速度時分割通話路
において、交換すべき呼びの情報速度が呼びの最低速度
の２のべき乗倍であるとき、前記データバッファメモリ
・バンクの半数を最高速度の呼びとその２分の１の情報
速度の呼び用に共用し、該バンクの残りの更に半数を最
高速度の呼びとその４分の１の情報速度の呼び用に共用
し、以下、順次、残りのバンクの半数ずつを同様に割当
てるように前記書き込み許可手段或いは読み出し許可手
段が前記データバッファメモリ・バンクに対して許可を
与えるようにしたことを特徴とする多元速度時分割通話
路。[Claims] 1) The information rate of the call with the highest information rate is N times the information rate of the call with the lowest information rate (N is a natural number)
In a time-sharing communication path in which calls of multiple speeds such as , at least N data buffer memory banks connected in parallel to each other, and a detection result of the information rate of the signal in each time slot of the multiple call signal transmitted on the input side data highway, When the speed is K times the lowest speed (where K is a natural number), write permission means selects K of the N data buffer memory banks and provides write permission; Given the detection result of the signal information rate for each time slot of the multiple call signal transmitted on the highway, and when the information rate is K times the lowest rate, one of the N data buffer memory banks read permission means for selecting K pieces of K and giving read permission; minimum speed K
If the address signal is twice as large, a predetermined address signal necessary for exchange connection is selected accordingly, and when the write permission means writes permission, or the read permission means reads permission, the write permission means or read A multi-speed time division call characterized by comprising: means for performing switching connection according to the information rate of the call by supplying data to the K data buffer memory banks permitted by the permission means. Road. 2) In the multi-rate time-division communication path as claimed in claim 1, when the information rate of the call to be exchanged is a power of two times the lowest rate of the call, half of the data buffer memory banks are The remaining half of the bank is shared for the maximum speed call and the information speed call that is one-fourth of the speed call, and the remaining half of the bank is used for the maximum speed call and the information speed call that is one-fourth of the same. , wherein the write permission means or the read permission means grants permission to the data buffer memory banks so that half of the remaining banks are allocated in the same manner.