JPS6254900A - プログラム可能な読出し専用メモリ - Google Patents
プログラム可能な読出し専用メモリInfo
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- JPS6254900A JPS6254900A JP61096592A JP9659286A JPS6254900A JP S6254900 A JPS6254900 A JP S6254900A JP 61096592 A JP61096592 A JP 61096592A JP 9659286 A JP9659286 A JP 9659286A JP S6254900 A JPS6254900 A JP S6254900A
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- row
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- decoder
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、プログラム可能な読出し専用メモリ（ＦＲＯ
Ｍ）に関するものである。更に詳細には、フローティン
グゲート及び制御ゲートの２つのゲートのトランジスタ
を有す乞メモリセルを備えるメモリに関するものである
。メモリのプログラミングは、そのフローティングゲー
トを充電して行われる。電荷は、フローティングゲート
に閉じ込められる。充電されたかされなかったかに応じ
て、電気パルスが制御ゲートに人力される際、メモリセ
ルのトランジスタは、開回路もしくは閉回路として作動
する。この時トランジスタは、論理状態“１”もしくは
論理状態“０”をとる。
Ｍ）に関するものである。更に詳細には、フローティン
グゲート及び制御ゲートの２つのゲートのトランジスタ
を有す乞メモリセルを備えるメモリに関するものである
。メモリのプログラミングは、そのフローティングゲー
トを充電して行われる。電荷は、フローティングゲート
に閉じ込められる。充電されたかされなかったかに応じ
て、電気パルスが制御ゲートに人力される際、メモリセ
ルのトランジスタは、開回路もしくは閉回路として作動
する。この時トランジスタは、論理状態“１”もしくは
論理状態“０”をとる。
プログラム可能な読出し専用メモ’Ｊ （ＦＲＯＭ）は
、通常数値計算機能を果たすものとして使用される。ア
ドレス信号として入力され一連の電気パルスに、メモリ
は反応してパルス形式で数値情報を出力する。これらの
数値情報はメモリセルに記憶された情報及び当該機能に
対応する。従って、このようなメモリは、元来、何か１
つの機能を果たすべく考案されたものであり、ユーザの
要望に応じてその適用が固定される。ユーザの要望は、
記憶された情報が二度と変更されないことである。
、通常数値計算機能を果たすものとして使用される。ア
ドレス信号として入力され一連の電気パルスに、メモリ
は反応してパルス形式で数値情報を出力する。これらの
数値情報はメモリセルに記憶された情報及び当該機能に
対応する。従って、このようなメモリは、元来、何か１
つの機能を果たすべく考案されたものであり、ユーザの
要望に応じてその適用が固定される。ユーザの要望は、
記憶された情報が二度と変更されないことである。
このようなメモリは消失抑止装置を備えて、書込まれた
プログラム機能が消失する°ことを回避する。
プログラム機能が消失する°ことを回避する。
実際には、フローティングゲートに閉じ込められた電荷
が放出されて、メモリの消失が起きる。電荷の放出は、
メモリに紫外線を照射してなされる。
が放出されて、メモリの消失が起きる。電荷の放出は、
メモリに紫外線を照射してなされる。
上記消失抑止装置は、製造の際、単にメモリのメモリセ
ル基板上に設置される不透過性遮蔽板から構成される。
ル基板上に設置される不透過性遮蔽板から構成される。
この不透過性遮蔽板は、完全密封されたパッケージから
なる。消去可能で再プログラミング可能なメモリと異な
り、上記パッケージはクォーツウィンドウを備えていな
い。
なる。消去可能で再プログラミング可能なメモリと異な
り、上記パッケージはクォーツウィンドウを備えていな
い。
上記従来技術によって製作された集積回路は、市販され
る前にテストされなければならない。実施するテストの
なかには、メモリの販売価格と密接に開運するテストが
ある。そうしたテストの１つは、応答速度のソーティ゛
ングテストである。読出し命令パルスからメモリに記憶
された情報の有効出力までの応答時間に応じて、様々な
ロフトで製作された様々なメモリを区分することである
。
る前にテストされなければならない。実施するテストの
なかには、メモリの販売価格と密接に開運するテストが
ある。そうしたテストの１つは、応答速度のソーティ゛
ングテストである。読出し命令パルスからメモリに記憶
された情報の有効出力までの応答時間に応じて、様々な
ロフトで製作された様々なメモリを区分することである
。
応答速度のソーティングは、実物大で行わ−なければな
らない。すなわら、テストは、プログラミングされたメ
モリセルに関するものでなければならない。
らない。すなわら、テストは、プログラミングされたメ
モリセルに関するものでなければならない。
ところが、上記技術的構想によれば、−回限りプログラ
ム可能なＲＯＭは、未使用のまま使用者に販”売されな
ければならない。従って、このソーティングを確実に行
うために、メモリセル基板上においてプログラミングさ
れた補足メモリセルを製作することになる。この補足メ
モリセルについて製作きれたメモリの特徴を明らかにす
るために、力゛プセル封じの後テストを行う。 ″製作
の際には、メモリのメモリセルは、行及び列（ピすな゛
わちマトリクス状に配置される。この時、補足メモリセ
ルは、行もしくは列に沿って直線上に配置される。解決
すべき問題は、プログラムを行い、応答速度ソーティン
グ−を行うための補足行にアクセスすることである。メ
モリのメモリセルへのアクセスは、デコード回路すなわ
ちデコーダを使用して行われる。これらのデコーダはア
ドレス信号を受けて、目的のメモリセルに達する列及び
行との接続を行う。ｎビットのアドレス信号によって、
基板上に配置された２″個のメモリセルの中から一つの
メモリセルをｉｇ＋Ｊ−することができる。言い換えれ
ば、メモリ容量はメモリを機能させるアドレス指定信号
のビット数に依存する。
ム可能なＲＯＭは、未使用のまま使用者に販”売されな
ければならない。従って、このソーティングを確実に行
うために、メモリセル基板上においてプログラミングさ
れた補足メモリセルを製作することになる。この補足メ
モリセルについて製作きれたメモリの特徴を明らかにす
るために、力゛プセル封じの後テストを行う。 ″製作
の際には、メモリのメモリセルは、行及び列（ピすな゛
わちマトリクス状に配置される。この時、補足メモリセ
ルは、行もしくは列に沿って直線上に配置される。解決
すべき問題は、プログラムを行い、応答速度ソーティン
グ−を行うための補足行にアクセスすることである。メ
モリのメモリセルへのアクセスは、デコード回路すなわ
ちデコーダを使用して行われる。これらのデコーダはア
ドレス信号を受けて、目的のメモリセルに達する列及び
行との接続を行う。ｎビットのアドレス信号によって、
基板上に配置された２″個のメモリセルの中から一つの
メモリセルをｉｇ＋Ｊ−することができる。言い換えれ
ば、メモリ容量はメモリを機能させるアドレス指定信号
のビット数に依存する。
補足メモリセル行にアクセスするためには、２つの技術
が考えられる。第１の技術は、デコーダの容量を増大さ
せることである。すなわち、ｎ千１個ビットを処理する
ことができれば、補足メモリセルの行もしくは列にアク
セスすることができるのである。この解決策によれば、
デコーダの容量を２倍にし、必ずしも必要でないより長
いアドレス指定信号でメモリを動作させることにる。も
う１つの解決策は、補足メモリセル行に達する専用接続
を行うことである。この補足接続及び行デコーダによっ
てプログラミングを行った後、補足メモリセル行のテス
トを実施することが可能である。この場合、応答速度ソ
ーティングに関する問題が起こる。専用接続による補足
行の選択は、メモリが通常機能と同一の速度では行われ
ない。
が考えられる。第１の技術は、デコーダの容量を増大さ
せることである。すなわち、ｎ千１個ビットを処理する
ことができれば、補足メモリセルの行もしくは列にアク
セスすることができるのである。この解決策によれば、
デコーダの容量を２倍にし、必ずしも必要でないより長
いアドレス指定信号でメモリを動作させることにる。も
う１つの解決策は、補足メモリセル行に達する専用接続
を行うことである。この補足接続及び行デコーダによっ
てプログラミングを行った後、補足メモリセル行のテス
トを実施することが可能である。この場合、応答速度ソ
ーティングに関する問題が起こる。専用接続による補足
行の選択は、メモリが通常機能と同一の速度では行われ
ない。
実際、通常動作では、指定された行を選択する前にアド
レス信号パルスが行デコーダを介して転送される。行デ
コーダの通過時間は、専用接続による制御シミュレーシ
ョンより時間がかかる。言い換えれば、この方法で実施
される応答速度ソーティングでは、行デコーダの性能を
考慮せずに応答時間を評価することとなる。従って、こ
の点でテストされたメモリの本当の品質は確かではない
。
レス信号パルスが行デコーダを介して転送される。行デ
コーダの通過時間は、専用接続による制御シミュレーシ
ョンより時間がかかる。言い換えれば、この方法で実施
される応答速度ソーティングでは、行デコーダの性能を
考慮せずに応答時間を評価することとなる。従って、こ
の点でテストされたメモリの本当の品質は確かではない
。
本発明は、上記の問題点を解決することを目的とし、上
記従来のメモリと同タイプで、真の応答時間が計測され
ており、アドレス指定の際補足ビットを備える必要のな
いメモリを提供する。本発明に従うと、単にメモリセル
補足行に、メモリセル基板上の他のメモリセル行と同一
な行アドレスを割当ればよい。この補足行のプログラミ
ング及びテストの際は、通常通り行デコーダを使用して
、前述の２つの行を選択する。一方、専用接続によって
、補足行の選択が可能化となり、この補足行と一対をな
す通常行の選択を不能化する。
記従来のメモリと同タイプで、真の応答時間が計測され
ており、アドレス指定の際補足ビットを備える必要のな
いメモリを提供する。本発明に従うと、単にメモリセル
補足行に、メモリセル基板上の他のメモリセル行と同一
な行アドレスを割当ればよい。この補足行のプログラミ
ング及びテストの際は、通常通り行デコーダを使用して
、前述の２つの行を選択する。一方、専用接続によって
、補足行の選択が可能化となり、この補足行と一対をな
す通常行の選択を不能化する。
すなわち、本発明に従うと、マトリクス状に配置されて
プログラムされるメモリセルと、アドレス指定信号をデ
コードし、それらの出力に接続された行接続手段群と列
接続手段群を介して該メモリセルにアクセスする行デコ
ーダ及び列デコーダと、前記メモリセルの補足行にアク
セスするための少なくとも１つの補足接続手段と、他の
行を排除して補足行のみを選択する装置とを備えるメモ
リであって、前記行デコーダの出力の１つから分岐し、
前記補正行のための出力と、該分岐出力及゛び前記補足
行に接続する補足セレクタと、該補足セレクタを可能化
する装置を有する前記補足行を選択するための装置とを
備えることを特徴とするメモリが提供される。
プログラムされるメモリセルと、アドレス指定信号をデ
コードし、それらの出力に接続された行接続手段群と列
接続手段群を介して該メモリセルにアクセスする行デコ
ーダ及び列デコーダと、前記メモリセルの補足行にアク
セスするための少なくとも１つの補足接続手段と、他の
行を排除して補足行のみを選択する装置とを備えるメモ
リであって、前記行デコーダの出力の１つから分岐し、
前記補正行のための出力と、該分岐出力及゛び前記補足
行に接続する補足セレクタと、該補足セレクタを可能化
する装置を有する前記補足行を選択するための装置とを
備えることを特徴とするメモリが提供される。
本発明は、以下の説明及び添付図面を参照して、より明
らかとなるであろう。但し、以下の説明及び添付図面は
例示的なものであり、本発明の範囲を何ら限定するもの
ではない。
らかとなるであろう。但し、以下の説明及び添付図面は
例示的なものであり、本発明の範囲を何ら限定するもの
ではない。
添付図面は、マ） ＩＪフックス状配置されたメモリセ
ル１からなるメモリを示す。行デコーダ２及び行デコー
ダ３において、アドレス指定信号４をデコードして、こ
れらのメモリセルにアクセスすることができる。アドレ
ス指定信号は、直列もしくは並列でデコーダに入力され
る。実施例では、アドレス指定信号は、Δ０乃至Ａ１４
で示す１５ビツトで表わされる。デコーダ２．３は、そ
れぞれ行接続５及び列接続６を介してメモリセルにアク
セスすることができる。
ル１からなるメモリを示す。行デコーダ２及び行デコー
ダ３において、アドレス指定信号４をデコードして、こ
れらのメモリセルにアクセスすることができる。アドレ
ス指定信号は、直列もしくは並列でデコーダに入力され
る。実施例では、アドレス指定信号は、Δ０乃至Ａ１４
で示す１５ビツトで表わされる。デコーダ２．３は、そ
れぞれ行接続５及び列接続６を介してメモリセルにアク
セスすることができる。
本実施例では、行デコーダ２をポストデコーダ７が補足
する。このようなアーキテクチャを採用するのは、デコ
ーダ２の容量に依存する。実際行デコーダ２が、Δ６乃
至Ａ１２の６ビツトしかデコードしない場合でも、出力
を識別するためのメモリ導入に必要な電圧レベルＨは、
メモリ基板８上で第１１行乃至１４行の４行のメモリセ
ルが占める電圧レベルにほぼ対応する。該４行のメモリ
セルは、Ａ１３及びＡ１４の２つのピッ′トと対応する
。すなわち、２つのビットの組合わせは、４つの出力を
識別する４種の数値００．０１．１０．１１に対応する
からである。したがって、ポストデコーダ７は、Ａ１３
及びＡ１４の２つのビットをデコードする。
する。このようなアーキテクチャを採用するのは、デコ
ーダ２の容量に依存する。実際行デコーダ２が、Δ６乃
至Ａ１２の６ビツトしかデコードしない場合でも、出力
を識別するためのメモリ導入に必要な電圧レベルＨは、
メモリ基板８上で第１１行乃至１４行の４行のメモリセ
ルが占める電圧レベルにほぼ対応する。該４行のメモリ
セルは、Ａ１３及びＡ１４の２つのピッ′トと対応する
。すなわち、２つのビットの組合わせは、４つの出力を
識別する４種の数値００．０１．１０．１１に対応する
からである。したがって、ポストデコーダ７は、Ａ１３
及びＡ１４の２つのビットをデコードする。
また、行デコーダ２の各出力９の下流には、セレクタ１
０が設置される。セレクタ１０は、ポストデコーダ７か
ら選択命令を受ける。この選択信号は１１乃至１４の４
つの出力のいずれか一つに転送される。
０が設置される。セレクタ１０は、ポストデコーダ７か
ら選択命令を受ける。この選択信号は１１乃至１４の４
つの出力のいずれか一つに転送される。
ポストデコーダ７は、Ｒｏ乃至Ｒ３・で示す４つの出力
を備えており、常に前記出力のうちいずれか１つの出力
のみが、１の状態となって、セレクタ１０の対応する出
力を可能化する。他の出力は０の状態にあり、セレクタ
１０の対応する他の出力は不能化する。従って、セレク
タ１０は４つのＡＮＤゲートを備えており、セレクタ１
０に対応するデコーダの出力９から送信された信号は４
つに分岐して、それぞれ前記４つのＡＮＤゲートの入力
の１つに接続する。前記４つのＡＮＤゲトーのもう１つ
の入力には、それぞれポストデコーダ７のＲ９乃至Ｒ３
の４つの出力の各々から発信される信号を受ける。
を備えており、常に前記出力のうちいずれか１つの出力
のみが、１の状態となって、セレクタ１０の対応する出
力を可能化する。他の出力は０の状態にあり、セレクタ
１０の対応する他の出力は不能化する。従って、セレク
タ１０は４つのＡＮＤゲートを備えており、セレクタ１
０に対応するデコーダの出力９から送信された信号は４
つに分岐して、それぞれ前記４つのＡＮＤゲートの入力
の１つに接続する。前記４つのＡＮＤゲトーのもう１つ
の入力には、それぞれポストデコーダ７のＲ９乃至Ｒ３
の４つの出力の各々から発信される信号を受ける。
本メモリは、さらに補足接続１５を備えており、メモリ
セルの補足行１６にアクセスすることができる。専用接
続１７を用いて補足接続１５の選択が可能となる。上述
の従来技術では、専用接続１７及び補足接続１５は、点
線１８で余す接続形式によって接続される。本発明では
、この接続は削除されている。
セルの補足行１６にアクセスすることができる。専用接
続１７を用いて補足接続１５の選択が可能となる。上述
の従来技術では、専用接続１７及び補足接続１５は、点
線１８で余す接続形式によって接続される。本発明では
、この接続は削除されている。
本発明の特徴の１つは、デｂ−ダ２が、分岐され、第１
６行用の出力１９を備えていることである。補足セレク
タ２０は、出力１９により発信された選択命令及び専用
接続１７により発信された可能化信号を受ける。こうし
て、ＡＮＤゲート３０が開き、可能化したセレクタ２０
は、補足接続１５を選択する。
６行用の出力１９を備えていることである。補足セレク
タ２０は、出力１９により発信された選択命令及び専用
接続１７により発信された可能化信号を受ける。こうし
て、ＡＮＤゲート３０が開き、可能化したセレクタ２０
は、補足接続１５を選択する。
出力１９は、デコーダ２のデコード基本回路の出力であ
る。デコーダ２の各出力は、それぞれ同じ型式ではある
が、デコード機能において相違する。
る。デコーダ２の各出力は、それぞれ同じ型式ではある
が、デコード機能において相違する。
本発明の好ましい一実施例では、補足行１６に入力され
る出力１９は、補足デコード基本回路２１の出力である
。補足デコード回路２１の機能は、例えば隣接して設置
される別のデコード回路２２のデコード機能と同一であ
る。
る出力１９は、補足デコード基本回路２１の出力である
。補足デコード回路２１の機能は、例えば隣接して設置
される別のデコード回路２２のデコード機能と同一であ
る。
しかし、補足デコード回路２１は必要不可欠ではなく、
補足行１６に入力されるデコーダ２１の出力１９は、デ
コード回路２２の出力２３と共通とすることができる。
補足行１６に入力されるデコーダ２１の出力１９は、デ
コード回路２２の出力２３と共通とすることができる。
つまり、重要なのは、デコード回路２２に対応する所定
のアドレスに対して補足行１６及び通常行２４の２つの
列を選択することができることである。
のアドレスに対して補足行１６及び通常行２４の２つの
列を選択することができることである。
このように、出力２３及び出力１９によっであるいは点
線２５で示す分岐が補足セレクタ２０に達する出力２３
によって２行を選択して、専用接続１７を使用してセレ
クタ２０の機能を可能化し、且つ出力の１つが一連のメ
モリセル２４を°選択するセレクタ２６の機能を不能化
することにる。従来技術で既に周知であるような不能化
装置２７を利用して、上記操作を行うこともできる。装
置２７は、ポストデコーダ７とデコーダ２のセレクタの
間にカスケードに配置された４つのＡＮＤゲートを備え
ている。これらのＡＮＤゲートは、その人力の１つにセ
レクタ２０の可能化命令と相補的な不能化命令を受け、
もう１つの入力にポストデコーダ７のＲ８乃至Ｒ３の出
力の１つを受ける。不能化命令は、該ポストデコーダの
出力のいずれか１つに“１”の状態を転送するのを防止
する。こうして、デコーダの通常のセレクタは、すべて
不能化する。接続１７によって可能化されて選択命令は
、補足セレクタ２０に転送される。
線２５で示す分岐が補足セレクタ２０に達する出力２３
によって２行を選択して、専用接続１７を使用してセレ
クタ２０の機能を可能化し、且つ出力の１つが一連のメ
モリセル２４を°選択するセレクタ２６の機能を不能化
することにる。従来技術で既に周知であるような不能化
装置２７を利用して、上記操作を行うこともできる。装
置２７は、ポストデコーダ７とデコーダ２のセレクタの
間にカスケードに配置された４つのＡＮＤゲートを備え
ている。これらのＡＮＤゲートは、その人力の１つにセ
レクタ２０の可能化命令と相補的な不能化命令を受け、
もう１つの入力にポストデコーダ７のＲ８乃至Ｒ３の出
力の１つを受ける。不能化命令は、該ポストデコーダの
出力のいずれか１つに“１”の状態を転送するのを防止
する。こうして、デコーダの通常のセレクタは、すべて
不能化する。接続１７によって可能化されて選択命令は
、補足セレクタ２０に転送される。
従って、本発明の装置では、応答の速度ソーティングに
従って、アドレス信号４は、デコーダ２を通過し補足行
１６を選択する。この通過時間がデコーダ２の性能につ
いての真の情報を与える。ゆえに、本発明の装置を用い
ると、製作されたメモリを選別して作動速度の等しいメ
モリのグループに組分けすることができる。
従って、アドレス信号４は、デコーダ２を通過し補足行
１６を選択する。この通過時間がデコーダ２の性能につ
いての真の情報を与える。ゆえに、本発明の装置を用い
ると、製作されたメモリを選別して作動速度の等しいメ
モリのグループに組分けすることができる。
本メモリの通常の機能において、セレクタ２０の可能化
命令は、装置２７の不能化命令と同様に反転される。こ
れらの相補的な２つの命令は、任意の装置によって、例
えば本メモリの外部接続端子によってさえも与えること
ができる。好ましくはこれら２つの相補的命令は、コン
パレータ２８によって送信される。
命令は、装置２７の不能化命令と同様に反転される。こ
れらの相補的な２つの命令は、任意の装置によって、例
えば本メモリの外部接続端子によってさえも与えること
ができる。好ましくはこれら２つの相補的命令は、コン
パレータ２８によって送信される。
コンパレータ２８は、２つの入力と２つの出力を備えて
いる。２つの出力は互いに補足し合い、不能化及び可能
化命令を送信する。コンパレータ２８は、第１の入力に
参照番号■７１で示す電圧を受ける。この電圧の大きさ
が閾値となる。コンパレータ２８は、もう一方の入力に
アドレス信号４のビットのうち１つのビットを受ける。
いる。２つの出力は互いに補足し合い、不能化及び可能
化命令を送信する。コンパレータ２８は、第１の入力に
参照番号■７１で示す電圧を受ける。この電圧の大きさ
が閾値となる。コンパレータ２８は、もう一方の入力に
アドレス信号４のビットのうち１つのビットを受ける。
補足行を選択するためには、アドレス指定信号４０ビツ
トは、通常のレベルを上回るレベルでコンパレータ２８
に入力される。例えば、アドレス指定ビットが０ボルト
もしくはＶＣＣの値をとる場合、特殊ビットはアクティ
ブな方のビットでなければならず、ＶＣＣを上回る電圧
値を有する。比較電圧Ｖ ｒ ｅ ｆは、電圧ＶＣＣと
特殊ビットの大きな電圧との中間値である。従って、コ
ンパレーク２８は、閾値の変化を探知して開き、可能化
命令及び不能化命令を出力する。特殊ビットは、補足行
１６及び通常行２４に共通するアドレスの有効ビットの
１つでなければならない。要するに、アドレス信号が通
常のレベルのビットで人力された場合には、本メモリは
通常通りに機能して通常行２４を選択する。反対に、こ
のアドレス信号の特殊ビットが通常を上回るレベルで入
力された場合、補足行１６のみが選択される。
トは、通常のレベルを上回るレベルでコンパレータ２８
に入力される。例えば、アドレス指定ビットが０ボルト
もしくはＶＣＣの値をとる場合、特殊ビットはアクティ
ブな方のビットでなければならず、ＶＣＣを上回る電圧
値を有する。比較電圧Ｖ ｒ ｅ ｆは、電圧ＶＣＣと
特殊ビットの大きな電圧との中間値である。従って、コ
ンパレーク２８は、閾値の変化を探知して開き、可能化
命令及び不能化命令を出力する。特殊ビットは、補足行
１６及び通常行２４に共通するアドレスの有効ビットの
１つでなければならない。要するに、アドレス信号が通
常のレベルのビットで人力された場合には、本メモリは
通常通りに機能して通常行２４を選択する。反対に、こ
のアドレス信号の特殊ビットが通常を上回るレベルで入
力された場合、補足行１６のみが選択される。
本発明の範囲は、ここに示す実施例に何ら限定されるも
のではない。事実、ポストデコーダ７及びセレクタ１０
もしくは出力２３とデコーダ２のアーキテクチャとして
は、これと異なるものも可能である。本発明の本質的な
特徴は、セレクタ２０を備えてその入力に、通常行１６
及び補足行２４に共通のデコーダ２の出力と専用接続１
７からの可能化命令とを受けることにある。さらに、テ
ストの際、不能化命令は、従来技術と同様に、メモリ基
板のメモリセルの通常行を不能化する。
のではない。事実、ポストデコーダ７及びセレクタ１０
もしくは出力２３とデコーダ２のアーキテクチャとして
は、これと異なるものも可能である。本発明の本質的な
特徴は、セレクタ２０を備えてその入力に、通常行１６
及び補足行２４に共通のデコーダ２の出力と専用接続１
７からの可能化命令とを受けることにある。さらに、テ
ストの際、不能化命令は、従来技術と同様に、メモリ基
板のメモリセルの通常行を不能化する。
添付図面は、本発明によるメモリの構造を示す図である
。 （主な参照番号） １・・メモリセル、 ２・・行デコーダ、３・・列
デコーダ、 ４・・アドレス指定信号、 ７・・ポストデコーダ、 ９・・出力、１０・・セレク
タ、 １１〜１４・・出力、１５・・補足接続、 １
６・・メモリセル補足行、１７・・専用接続、 １９・
・出力、 ２０・・補足セレクタ、 ２１・・補足デコーダ、２２
・・デコーダ、 ２３・・出力、２６・・セレクタ、
２８・・コンパレータ、３０・ ・ＡＮＤゲート、 ２４・・メモリセル通常行
。 （主な参照番号） １・・メモリセル、 ２・・行デコーダ、３・・列
デコーダ、 ４・・アドレス指定信号、 ７・・ポストデコーダ、 ９・・出力、１０・・セレク
タ、 １１〜１４・・出力、１５・・補足接続、 １
６・・メモリセル補足行、１７・・専用接続、 １９・
・出力、 ２０・・補足セレクタ、 ２１・・補足デコーダ、２２
・・デコーダ、 ２３・・出力、２６・・セレクタ、
２８・・コンパレータ、３０・ ・ＡＮＤゲート、 ２４・・メモリセル通常行
Claims (4)
- （１）マトリクス状に配置されてプログラムされるメモ
リセル１と、アドレス指定信号４をデコードし、それら
の出力９、２３に接続された行接続手段群５と列接続手
段群６を介して該メモリセルにアクセスする行デコーダ
２及び列デコーダ３と、前記メモリセルの補足行１６に
アクセスするための少なくとも１つの補足接続手段１５
と、他の行を排除して補足行１６のみを選択する装置１
７、１８、２７及び２８とを備えるメモリにおいて、 前記行デコーダの出力１９、２５の１つから分岐する、
前記補正行のための出力と、該分岐出力及び前記補足行
に接続する補足セレクタ２０と、該補足セレクタを可能
化する装置３０を有する前記補足行を選択するための装
置とを備えることを特徴とする一回限りプログラム可能
な読出し専用メモリ。 - （２）上記行デコーダはポストデコーダ７に補足され、
該ポストデコーダはセレクタ１０、２６を制御し、該セ
レクタの各々は、当該セレクタが接続し、且つセレクタ
に接続する行デコーダの出力９に関する行接続手段１１
乃至１４を選択することを特徴とする特許請求の範囲第
１項に記載のメモリ。 - （３）上記行デコーダは、出力２３を有するデコード回
路２２と、上記補足セレクタに接続された補足デコード
回路１９とを備え、該補足デコード回路は他の所定の出
力に対応するデコード回路と同一構造を有し且つ同一機
能を果たすことを特徴とする特許請求の範囲第２項に記
載のメモリ。 - （４）上記した補足行を選択する装置は、前記補足行に
対応するアドレス信号の一部が所定の参照電圧Ｖ＿ｒ＿
ｅ＿ｆより高い電圧で前記デコーダに入力される際、前
記補足行選択の可能化命令を発する電圧コンパレータ２
８を備えることを特徴とする特許請求の範囲第１頁乃至
第３項のいずれか１項に記載のメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8506444A FR2587531B1 (fr) | 1985-04-26 | 1985-04-26 | Memoire morte programmable electriquement une seule fois |
| FR8506444 | 1985-04-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6254900A true JPS6254900A (ja) | 1987-03-10 |
| JP3019974B2 JP3019974B2 (ja) | 2000-03-15 |
Family
ID=9318749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9659286A Expired - Lifetime JP3019974B2 (ja) | 1985-04-26 | 1986-04-25 | 一回限りプログラム可能な読出し専用メモリ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0206844B1 (ja) |
| JP (1) | JP3019974B2 (ja) |
| DE (1) | DE3676359D1 (ja) |
| FR (1) | FR2587531B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2603205B2 (ja) * | 1987-03-16 | 1997-04-23 | シーメンス、アクチエンゲゼルシヤフト | 多段集積デコーダ装置 |
| US4967394A (en) * | 1987-09-09 | 1990-10-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a test cell array |
| FR2629248B1 (fr) * | 1988-03-25 | 1992-04-24 | Sgs Thomson Microelectronics | Procede de test de memoire a programmation unique et memoire correspondante |
| JP2773271B2 (ja) * | 1989-07-26 | 1998-07-09 | 日本電気株式会社 | 半導体記憶装置 |
| FR2655737B1 (fr) * | 1989-12-08 | 1992-06-12 | Sgs Thomson Microelectronics | Detecteur de variation rapide d'alimentation de circuit integre. |
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| JPS57179998A (en) * | 1981-04-25 | 1982-11-05 | Toshiba Corp | Memory device having redundancy |
| JPS6059599A (ja) * | 1983-09-13 | 1985-04-05 | Nec Corp | 不揮発性半導体メモリ |
| JPS6134800A (ja) * | 1984-07-25 | 1986-02-19 | Nec Corp | 読出し専用半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5914838B2 (ja) * | 1978-11-25 | 1984-04-06 | 富士通株式会社 | フィ−ルドプログラマブル素子 |
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| DE3232215A1 (de) * | 1982-08-30 | 1984-03-01 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierte digitale halbleiterschaltung |
-
1985
- 1985-04-26 FR FR8506444A patent/FR2587531B1/fr not_active Expired - Lifetime
-
1986
- 1986-04-22 EP EP19860400870 patent/EP0206844B1/fr not_active Expired - Lifetime
- 1986-04-22 DE DE8686400870T patent/DE3676359D1/de not_active Expired - Fee Related
- 1986-04-25 JP JP9659286A patent/JP3019974B2/ja not_active Expired - Lifetime
Patent Citations (3)
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|---|---|---|---|---|
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| JPS6134800A (ja) * | 1984-07-25 | 1986-02-19 | Nec Corp | 読出し専用半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2587531B1 (fr) | 1991-04-26 |
| DE3676359D1 (de) | 1991-02-07 |
| EP0206844B1 (fr) | 1991-01-02 |
| EP0206844A1 (fr) | 1986-12-30 |
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| JP3019974B2 (ja) | 2000-03-15 |
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