JPS6254350A - スイツチング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、複数の送信元と複数の受信元とを接続するの
に使用されるスイッチング装置に関する。

（従来技術） 従来、情報を送信する多数の送信元と、その情報を受信
する多数の受信元とを接続する場合がある。例えば中央
処理装置とメモリとを有する情報処理装置においては、
ベクトルデータのような複数の並列データを中央処理装
置からメモリに送出するために、複数のメモリアドレス
がアクセスされることがある。

同様な動作は複数の処理アレイとこれらを制御する制御
用計算機との間においても行なわれる。

両者いずれの場合でも、送信元と受信元との間には、ス
イッチング装置が設けられている。

この種のスイッチング装置、即ち、ネットワークの一例
がＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏｍ
ｐｕｔｅｒｓ、　Ｖｏｌ。

Ｃし、４，屋１２．ＰＰ１１４５−１１５５に記載の°
’ＡＣＣＥＳＳＡＮＤ　ＡＬＩＧ犯伍ＮＴ　ＯＦ　ＤＡ
ＴＡ　ＩＮハＡＲＲＡＹ　ＰＲＯＣＥＳＳＯＲ”と題す
る論文に開示されている。この論文には、多段接続のク
ロスパ回路を用いて、送るべき情報に送出ポート番号お
よび受信ポート番号を付加情報として付加して各クロス
バ回路に供給し、各クロスバ回路においては付加情報と
クロスバ回路の位置とからその出力を選択する構成が示
されている。

また、同時に複数の入力が同一の出力から出ようとする
とパス競合が発生するので、いずれか一つの入力のみを
通過させ他の入力は待合わさせるという制御を各クロス
バ回路が行なっている。このように、上記したスイッチ
ング装置では、各クロスバ回路に種々の制御機能が分散
して与えられている。

（発明が解決しようとする問題点） 上述した従来のネットワークには、接続すべき線の数が
増大するにつれて、個々のクロスバ回路の機能が複雑に
なシ、多大のハードウェアを必要とするという欠点があ
る。

本発明の目的は必要なハードウェアの量を低減できるス
イッチング装置を提供することである。

本発明の他の目的は各スイッチ回路を簡略化できるスイ
ッチング装置を提供することである。

本発明の更に他の目的はベクトルデータのような並列デ
ータを同時的に分配するのに適したスイッチング装置を
提供することである。

本発明の他の目的は並列データを高速で分配できるスイ
ッチング装置を提供することである。

（問題点を解決するだめの手段） 本発明によれば、連続的に付されたアドレスを少なくと
も一つそれぞれ割り当てられている複数のユニットを結
合され、前記アドレスから選択された複数の選択アドレ
スをアクセスするのに使用されるスイッチング装置にお
いて、前記選択アドレスのうちの基準アドレス及び前記
選択アドレス間の距離を参照して制御信号を生成する制
御回路。

と、前記制御信号に応答して、内部経路を形成し。

前記選択アドレスを接続する経路形成手段とを有するこ
とを特徴とするスイッチング装置が得られる。

更に２本発明によれば２番号が連続的に付された一組の
入力ポートと、同様に番号が連続的に付された一組の出
力ポートを備え、各入力ポートが内部に形成される接続
経路を介して、前記出力ポートのいずれとも接続できる
ように構成されたスイッチネットワークを有し、前記一
組の入力ポート及び前記一組の出力ポートのいずれか一
方の組に属するポートは基準ポートを含み、該基準ポー
トから予め定められたポート間隔で、前記他方の組のポ
ートに接続され、前記スイッチネットワークに結合され
た制御回路は前記基準ポート及び前記予め定められたポ
ート間隔を参照して前記スイッチネットワークに制御信
号を送出し、前記一方の組のポートを前記予め定められ
たポート間隔で接続することを特徴とするスイッチング
装置が得られる。

−（実施例） 次に２本発明について図面を参照して詳細に説明する。

第１図は本発明の第１の実施例のブロック図である。ネ
ットワーク回路１は、複数のスイッチ回路１１−１ない
し１１−４．１１−１１ないし１１−１４および１　］
し、１ないし１１し、４の多段結合で構成されている。

各スイッチ回路１１−１ないし１１−４与１１−１．１
ないし１１−１４および１１．し、１ないし１１し、４
は、同数（２つ）の入力・パスと出力パスとを有するク
ロスバ手段でなり・、各出力パスにはそれぞれ異なった
入力パスからの情報が伝達されるようになっている。前
記ネットワーク回路１の入力ポートとなるスイッチ回路
１１−１ないし１１−４の入カッ９スには結線１０１−
１ないし１０１−８を通じて複数要素からなるデータの
各要素のアドレス情報が要素順に供給されている。また
。

前記ネットワーク回路１には、制御回路３がら結線１０
５を介して制御信号が供給されるようになっていて、こ
の制御信号にはスイッチ回路１１−１ないし１１−４．
１１−１１ないし１１−１４および１１、し、１ないし
１１し、４を切り換えるための後述する制御信号Ｓ１な
いしＳ４　、Ｓ、１ないしＳ１４およびＳ２□ないしＳ
２４が含まれている。前記ネットワーク回路１の出力ポ
ートとなるスイッチ回路１１し、１ないし１１し、４の
出力パスは、結線１０２−１ないし１０２−８を介して
記憶装置２にそれぞれ接続されている。

前記記憶装置２は、複数の記憶単位１２−１ないし１２
−８から構成され、各記憶単位には前記ネットワーク回
路１から結線１０２−１ないし１０２−８を介してデー
タの各要素のアドレス情報が供給されるようになってい
る。

前記制御回路３には、結線１０１−１を通じて前記複数
要素からなるデータの先頭要素のアドレス情報が、結線
１０３を通じて同データの要素間距離情報が、結線１０
４を通じて前記記憶装置２の構成情報がそれぞれ供給さ
れており、これら情報は制御回路３で前記制御信号Ｓ１
ないし５４１Ｓ１１ないしＳ１４および８２１ないし８
２４に変換されて結線１０５を介して前記ネットワーク
回路１に供給されるようになっている。上記した要素間
距離情報はデータの記憶位置に与えられるアドレスによ
ってあられされている。

前記スイッチ回路１１−１ないし１１−４の入力パスに
は、それぞれ前記結線１０１−１および１０１し、゜１
０１−３および１０１−４．１０１５および１０１−６
ならびに１０１７および１０１−８を通じて前記アドレ
ス情報が入力信号としてそれぞれ供給されている。そし
て、スイッチ回路１１−１の出力パスは結線１１１−１
および１１１し、を通じてスイッチ回路１’１−１１お
よび１１−１３の入力パスに、スイッチ回路１１し、の
出力パスは結ａ１１１−３および１１１−４を通じてス
イッチ回路１１−１１および１１−１３の入力パスに、
スイッチ回路１１−３の出力パスは結線１１１−５およ
び１１１−６を通じてスイッチ回路１１−１２および１
１−１４の入力／Ｊスに。

スイッチ回路１１−４の出力・やスは結線１１１−７お
よび１１１−８を通じてスイッチ回路１１−１２および
１１−１４の入力パスにそれぞれ接続されている。

上記スイッチ回路１１−１１の出力パスは結線１１１−
１１およびＩＬＬ−１２を通じてスイッチ回路１１し、
１および１１し、．３の入力パスに、スイッチ回路１１
−１２の出力パスは結線１１１−１３および１１１−１
４を通じてスイッチ回路１１し、１および１１し、３の
入力パスに、スイッチ回路１１−１３の出力パスは結線
１１１−１５および１１１−１６を通じてスイッチ回路
１１し、２および１１し、４の入力パスに、スイッチ回
路１１−１４の出力パスは結線１１１−１７および１１
１−１８を通じてスイッチ回路１１し、２および１１し
、４の入力ｉｊスにそれぞれ接続されている。

上記スイッチ回路１１し、１の出力パスは結線１０２−
１および１０２−５を通じて記憶単位１２−１および１
２−５に、スイッチ回路１１し、２の出力パスは結線１
０２し、および１０２−６を通じて記憶単位１２し、お
よび１２−６に、スイッチ回路１１し、３の出力パスは
結線１０２−３および１０２−７を通じて記憶単位１２
−３および１２−７に、スイッチ回路１１し、４の出力
パスは結線１０２−４および１ｏ２−８を通じて記憶単
位１２−４および１２−８にそれぞれ接続されている。

上記したネットワーク回路１の構成では、各入力ポート
がスイッチ回路を切り替えることにょシ全ての出力ポー
トに接続できる。

前記スイッチ回路１１−１ないし１１−４．１１−１１
ないし１１−１４および１１し、１ないし１１し、４に
は、前記制御回路３から前記制御信号、Ｓ、ないし５４
１８１１ないしＳ□４およびＳ２□ないし８２４がそれ
ぞれ供給されている。

これら制御信号の論理値による入力信号と出力信号との
関係は、第２図に示すようになる。同図においてＳｉは
スイッチ１１−１に供給される制御信号で、同信号Ｓｉ
がＯのときには２系統の入カッ９スに供給される入力信
号を２系統の出カッ２スに並列的に出力し、１のときに
はクロス状に出力するようにスイッチ回路１１−１が制
御される。例えば、スイッチ回路１１−１の制御信号Ｓ
１がＯの場合には結線１０１−１からの入力信号は結線
１１１−１に、結線１０１し、からの入力信号は結線１
１１し、にそれぞれ伝達され、制御信号Ｓ□が１の場合
には結線１０１−１からの入力信号は結線１１１し、に
、結線１０１し、からの入力信号は結線１１１−１にそ
れぞれ伝達される。この例からも判るように、各スイッ
チ回路の２系統の入力・ぐスに供給される信号は、かな
らず２系統の出力パスのいずれかに出力信号として導出
される。

第２ａ図は各スイッチ回路の構成を示しておシ。

図からも明らかなとおり、制御信号Ｓｉが１″のとき入
力信号工。及び工、がそれぞれ出力信号０゜及び０１と
して出力され、他方、制御信号Ｓｉが°゛０”のとき、
入力信号■。及び■１がそれぞれ０□及びＣ６とじて送
出される。

前記記憶単位１２−１ないし１２−８に割り付られるア
ドレスは、第３図に示すように、前記結線１０４を通じ
て供給される記憶装置２の構成情報の値によって異なっ
てくる。

本実施例では、前記記憶装置２の構成は２ビツトで表さ
れ、前記結線１０４を通じて入力される構成情報が（１
１）２（以下、２進数を括弧と添字２とを用いて表記す
る）のときには、前記記憶単位１２−１ないし１２−８
がすべてネットワーク回路１を通じて構成されてアクセ
ス可能となる。なお。

記憶単位が構成されるとは、該記憶単位がネットワーク
回路１を介して図示しない中央処理装置に接続され同装
置からアクセス可能になることを意味する。また、前記
構成情報が（１０）２のときには。

記憶単位１２−１ないし１２−４が構成されてアクセス
可能となるが、記憶単位１２−５ないし１２−８は構成
されずアクセス不可能となってアドレスを割り付けられ
ない。さらに、前記構成情報が（０１）２のときには、
記憶単位１２−５ないし１２−８が構成されてアクセス
可能となるが、記憶単位１２−１ないし１２−４は構成
されずアクセス不可能となってアドレスを割り付けられ
ないことになる。

第４図は前記制御回路３を詳細に示すブロック図である
。結線１０３を通じて供給されるデータの要素間距離情
報はデコード回路３０１ないし３０３でそれぞれデコー
ドされ、結線３１０ないし３１２を通じてシフト回路３
０４ないし３０６に制御情報としてそれぞれ供給される
。シフト回路３０４ないし３０６は、前記結線３１０な
いし３１２を介して供給される前記デコード回路３０１
ないし３０３で生成された制御情報をシフト数生成回路
３０７′から結線３１４ないし３１６を介して供給され
るシフト数情報に応じてそれぞれ右にシフトさせたり、
あるいは特定の制御パターンを生成させたりする。シフ
ト回路３０４ないし３０６からの出力信号は、前記結線
１０５（第１図参照）である結線３０７ないし３０９を
介して前記スイッチ回路１１−１ないし１１−４．１１
−１１ないし１１−１４および１１し、１ないし１１し
、４に前記制御信号Ｓ工ないしＳ　４　＋　Ｓ１１ない
し８１４およびＳ２１ないしＳ２４としてそれぞれ送出
される。

前記デコード回路３０１ないし３０３は、前記結線１０
３を通じて供給されるデータの要素間距離情報をデコー
ドする回路である。例えば、前記要素間距離情報の下位
３ビツトをビットの重みの順に重い方からｄｏ、ｄｌお
よびｄ２とすると、第４ａ図に示すように前記デコード
回路３０１ばこれらｄｏ、ｄｌおよびｄ２を用いて１１
ビツトのデコード信号Ｃ２゜ないしＣ２，。に、　Ｃ２
ｏ＝ｄ０．　Ｃ２１：ｄｌ、Ｃ２２＝ｄ０．Ｃ２３＝１
．Ｃ２，＝ｄ０．Ｃ２，＝ｄ１゜Ｃ２６＝ｄｏＩ　Ｃ２
，＝ＯＩ　Ｃ２８＝ａｏ、　Ｃ２，＝ａ□およびＣ２１
ｏ＝ｄ０　とデコードする。まだ、前記デコード回路３
０２は、前記ｄ。、ｄ、およびｄ２を用いて５ビツトの
制御情報Ｃ１゜ないしＣ１４に、Ｃ１゜＝ｄ、　。

Ｃ１，＝１　、　Ｃｌ２＝ｄ、　ｌ　Ｃ１３＝０および
Ｃ１４＝ｄ１とデコードする。さらに、前記デコード回
路３０３は。

２ビツトの制御情報ＣＯ０およびＣＯ３に、Ｃ００＝１
およびＣＯ，＝Ｏとデコードする。

第５図（ａ）　、　（ｂ）及び（ｃ）はそれぞれデコー
ド信号Ｃ２，ＣＬ及びＣＯと要素間距離情報との関係を
より具体的に示す図である。

第４図において、前記シフト数生成回路３０７′は、結
線１０１−１を通じて供給されるデータの先頭要素のア
ドレス情報の内の前記記憶単位１２−１ないし１２−８
を示す下位３ビツトからシフト数情報を生成する回路で
ある。具体的に云えば１例工ば、前記結線１０１−１を
通じて与えられるデータの先頭要素のアドレス情報の下
位３ビツトをビットの重みの順に重い方からｂｏｐｂｌ
およびｂ２とすると、シフト数生成回路３０７′はシフ
ト回路３０４ないし３０６のシフトル情報として。

ｂＯｂＩ　ｂ２　　＋　ｂ、ｂ２およびｂ２を生成し、
これらシフト数情報を結線３１４ないし３１６を通じて
シフト回路３０４ないし３０６にそれぞれ送出する。

また、シフト回路３０４は、前記結線１０４からの構成
情報が（１ｏ　）２　または（０１）２のときには。

それぞれ全ビットＯまたは１を出力する。

前記シフト回路３０４は、前記デコード回路３０１から
供給される前記制御情報Ｃ２゜ないしＣ２，。を前記シ
フト数生成回路３０７′から供給されるシフト数情報に
基づいてシフトし、下位４ビツトから前記制御信号Ｓ２
１ないしＳＸａを生成する。

詳しくは、シフト後の制御情報の下位から数えて第１ビ
ツトを８２４．第２ビツトを８２３．第３ビツトを８２
２．第４ビツトを３２１とする。また、前記シフト回路
３０５は、前記制御情報Ｃ１゜ないしＣ１４を前記シフ
ト数情報に基づいてシフトし、下位２ビツトから前記制
御信号Ｓ工、ないしＳ□４を生成する。詳しくは、シフ
ト後の制御情報の下位から数えて第１ピツトをＳｔＳお
よびＳ１４．第２ピットＳ１．およびＳ１□とする。さ
らに、前記シフト回路３０６は、前記制御情報ＣＯ０お
よびｃｏｌを前記シフト数情報に基づいてシフトし、最
正位ビットから前記制御信号Ｓ□ないしＳ４を生成する
。詳しくは、シフト後の制御情報の最下位ビットをＳ、
　、Ｓ２．Ｓ３およびＳ４とする。

シフト回路３０４は第６ａ図の回路を４つ並べて構成さ
れる。すなわち、第１の回路においてはデコーダ３０１
から制御情報即ちデコード信号Ｃ２ｏないしＣ２，を受
信し信号８２１を、第２の回路においてはＣ２１ないし
Ｃ２，を受信し信号Ｓ２□を。

第３の回路においてはＣ２□ないしＣ２，を受信し信号
Ｓ２３を、第４の回路においてはＣ２３ないしＣ２１ｏ
を受信し信号８２４を、それぞれ出力する。

シフト回路３０５は第６ｂ図の回路を２つ並べて構成さ
れる。すなわち、第１の回路においてはデコーダ３０２
から制御情報Ｃ１゜ないしＣ１３を受信し信号Ｓ□１お
よびＳＩ２を、第２の回路においてはＣＩ□ないしＣ１
４を受信し信号Ｓ１３およびＳＩ４をそれぞれ出力する
。

シフト回路３０６は第６ｃ図の回路により構成される。

第６ａ図乃至第６ｃ図からも明らかなとおシ。

要素間距離情報す。ｂ、　ｂ２の状態によって８２１と
してはＣ２゜〜Ｃ２，のいずれか、Ｓ２２としては０２
□〜Ｃ２８のいずれかが選択される。同様に、Ｓ２３及
びＳ２４として、　Ｃ２□〜Ｃ２，及びＣ２，〜Ｃ２、
。のいずれかが選択され、Ｓ１１及びＳ１２としてＣ１
゜〜Ｃ１３のいずれか、Ｓ１３及びＳ１４としてＣ１１
〜Ｃ１４のいずれかが選択される。また、８１〜Ｓ４と
してはＣＯｏ又はＣ０１のいずれかが選択される。

次に１以上のように構成された本実施例のメモリアクセ
ス制御装置の動作について説明する。

まず、記憶単位１２−１ないし１２−８が全て構成され
、先頭アドレスが０番地、要素間距離が３の場合を考え
る。すなわち、結線１０１−１から供給されるアドレス
情報がＯで、結線１０１し、ないし１０１−８から供給
されるアドレス情報がＯに３を順次加えていった数であ
る３、６，９，１２゜１５．１８および２１の場合には
、各アドレスが属する記憶単位はそれぞれ１２−１．’
１２−４．１２−７．１２し、．１２−５．１２−８．
１２−３および１２−６となり、したがって、結線１０
１−１ないし１０１−８を通じて供給されたアドレス情
報はそれぞれ結線１０２−１　、１０２−４　、１０２
−７．１０２し、．１０２−５．１０２−８，１０２−
３および１０２−６　　を通じて記憶装置２に送出され
なければならない。

一方、結線１０３を通じて値３の要素間距離情報が供給
されると、デコード回路３０１ないし２０３において、
Ｃ２゜ないしＣ２，。が０，１，０゜１．１，０．１．
Ｏ，０，１およびＯに、ＣＩ。ないしＣ１４が１．１，
０．０および１に、ＣＯｏおよびＣＯＩが１およびＯに
それぞれデコードされる。

この場合には、結線１０４を通じて（１ｔ　）ｚが構成
情報として与えられておシ、また。結線１０１−１を通
じてアドレス情報として０が供給されているので、シフ
ト回路３０４ないし３０６には結線３１４ないし３１６
を通じてシフト数情報０がそれぞれ供給される。したが
って、　３２．　＝Ｃ２，＝０　。

Ｓ２□”Ｃ２１１＝Ｃｒ　８２３　＝Ｃ２ｇ　＝１　＋
　Ｊ４　＝Ｃ２□。＝０゜５ｌｌ＝ｓ１□＝Ｃ１３＝Ｏ
、５１３＝Ｓ、４＝Ｃ１４＝１および５１＝ｓ２＝ｓ３
＝ｓ４＝ｃｏ、＝ｏとなる。前記結線１０１−１ないし
１０１−８から入力されたアドレス情報は、第２図にし
たがって、第７図に示すような経路をたどってネットワ
ーク回路１内のスイッチ回路１１−１ないし１１−４．
１１−１１ないし１１−１４お工び１１し、１ないし１
１し、４を通り。

結線１０２−１ないし１０２−８を経て前記記憶単位１
２〜工ないし１２−８に送られる。

次に、記憶単位１２−１ないし１２−８が全て構成され
、先頭アドレスが３番地、要素間距離が３の場合を考え
る。この場合も結線１０３からは値３の要素間距離情報
が供給されるので、前記場合と同様に、　Ｃ２゜ないし
Ｃ２，。が０，１．０，１，１゜０．１．０，０，１お
よびＯに、ＣＩ。ないしＣ１４が１．１，０．０および
１に、　ＣＯ，およびＣｏ、が１およびＯにそれぞれデ
コードされ、シフト回路３０４ないし３０６にそれぞれ
供給される。また、デ−タの先頭要素のアドレスが３番
地で記憶単位１２−１ないし１２−８が全て構成されて
いるので。

結線１０１−１からは３が、結線１０４からは（１１）
２がそれぞれ供給され、シフト数生成回路３０７′から
シフト回路３０４ないし３０６にシフト数情報３．３お
よび１がそれぞれ供給される。したがって、Ｓ２□＝ｃ
２４＝＝ｌ　、　Ｓ２□＝Ｃ２，＝Ｃ、ｓ２３＝Ｃ２ｇ
＝１　、５２４＝＝Ｃ２７＝Ｏ、Ｓ工、＝Ｓ１□＝Ｃ１
゜””１　＋　５１３＝Ｓ□４＝Ｃ１１＝１および５０
＝Ｓ、＝Ｓ２＝Ｓ３＝ＣＯ０＝１となり、前記結線１０
１−１ないし１０１−８を通じてネットワーク回路１に
供給されたアドレス情報は、第８図に示すような経路を
たどって、結線１０２−４．１０２−７．１０２し、．
１０２−５．１０２−８．１０２−３，１０２−６およ
び１０２−１を経て記憶単位１２−４．１２−７．１２
し、．１２−５’、１２−８゜１２−３．１２−６およ
び１２−１にそれぞれ送られる。

前記結線１０１−１ないし１０１−８を通じて供給され
るアドレス情報は、それぞれ３　、６　、９　、１２゜
１５．１８．２１および２４番地であるから、各アドレ
スが属する記憶単位は第３図から判るように１２−４．
１２−７．１２し、．１２−５．１２−８．１２−３．
１２−６および１２−１であり、正しくメモリがアクセ
スされたことになる。

次に、記憶単位１２−１ないし１２−４が構成されてお
らず、記憶単位１２−５ないし１２−８だけが構成され
ている場合の動作について説明する。

データの先頭要素のアドレスが３番地で、各要素間距離
が３であるとする。この場合には、デコード回路３０１
ないし３０３の出力信号は、全ての記憶単位１２−１な
いし１２−８が全て構成されている場合と同じであるか
ら、　Ｃ２゜ないしＣ２，。

が０，１，０，１，１，０，１，０．０，１および０に
。

Ｃ１゜ないしＣ１４が１．１，０．０および１に、ＣＯ
６およびＣＯｌが１および０にそれぞれデコードされ、
シフト回路３０４ないし３０６にそれぞれ供給される。

しかし、シフト回路３０５および３０６に供給されるシ
フト数情報は、記憶単位１２−１ないし１２−８が全て
構成されている場合と同様に３および１となる。したが
って、Ｓ１１ないし８１４がそれぞれ１．１．１および
１．Ｓ、ないしＳ４がそれぞれ１．ｉ、１および１とし
てネットワーク回路１に供給される。一方、シフト回路
３０４の出力信号は、全ての記憶単位の内の記憶単位１
２−５ないし１２−８だけが構成されてＶるため、全ビ
ット１になり、Ｓ２１ないしＳ２４はそれぞれ１，１．
１および１としてネットワーク回路１に供給される。し
たがって、結線１０１−１ないし１ｏｉ−ｓから結線１
０２−１ないし１０２−８へは、第９図に示す経路で接
続される。

この場合には、記憶単位が４個しか構成されていないの
で、ネットワーク回路１に供給されるアドレス情報の内
、有効なアドレス情報は結線１０１−１ないし１０１−
４を通じて供給されるアドレス情報３，６．９および１
２だけであり、、これらのアドレス情報が記憶単位１２
−５ないし１２−８にそれぞれ送出されればよい。アド
レス情報３゜６．９および１２が属する記憶単位は、第
３図から判るように、それぞれ１２−８．１２−７゜１
２−６および１２−５であり、第９図では正しく結線１
．０１−１ないし１０１−４から結線１０２−５ないし
１０２−８への接続が行われている。

なお、要素間距離が偶数の場合には、結線１０１−１か
ら供給されているアドレス情報が正しく記憶装置に送出
されないが、この場合には有効なアドレス情報しか結線
１０１−１に与えないようにすれば第４図に示される制
御回路で第１図中に示されたネットワーク回路ｌを制御
することができる。

第１０図は制御回路３の他の例を示す図である。

デコード回路３２０以外は第４図と同一の構成である。

すなわち、前記１０３で与えられる要素間距離情報の下
位３ビッ−トをビットの重み順に重みが大きい方からｄ
ｏ、’ｄ、　、　ｄ２とすると、デコード回路３２０は
記憶単位構成情報１０４″１１”のときは第４図のデコ
ーダ３０１と同様にｄ。−ｄ２　　を用いて１１ビツト
の制御信号Ｃ２゜ｏ−Ｃ２１゜がＣ２゜。”　ｄｏ　＋
　Ｃ２０１＝ｄ□＋　Ｃ２０２＝ｄｏ　＋　Ｃ２０８＝
１　＋　Ｃ２６４＝ｄｏ　ｔ　Ｃ２ｏｓ　＝ｄｔ　＊　
Ｃ２０６＝ｄＯｒＣ２゜、＝０．Ｃ２゜８＝ｄ０　、Ｃ
２゜、＝ｄ１　、Ｃ２，ｏ＝ｄ０となるようにデコード
し、記憶単位構成情報１０４が°０１″のときは制御信
号ｃ２ｏ０、〜Ｃ２，。

のすべてが値ｌになるようにデコードし、記憶単位構成
情報１０４が“１ｏ″のときは制御信号Ｃ２゜。〜Ｃ２
，。をすべて値Ｏにデコードする。またシフト回路３０
４は第６ａ図のα部分を除去しβ点から出力を得るよう
に構成される。

以下余日 動作 以上のような構成をもとにしてこの装置の動作を説明す
る。まず記憶単位構成情報が値″１１”で全ての記憶単
位が有効な場合について説明する。

このときはすべての記憶単位１２−１〜１２−８に対し
てアクセス可能であるから、記憶装置２に対する番地づ
けは第３図（、）に示すようになる。今。

先頭要素アドレス二〇、要素間距離＝３の場合を考える
と、線１０１−１〜１０１−８にはそれぞれアドレス要
素０，３，６，９，１２，１５゜１８．２１が与えられ
、それらの番地（アドレス）が属する記憶単位はそれぞ
れ１２−１．．１２−４゜１２−７．１２し、．１２−
５．１２−８．１２−３．１２−６である。要素間距離
＝３であるがら線１０３の要素間距離情報ｄ０　、ｄ□
　、ｄ２は”　０　、１　、１　”となり、第５図より
デコード回路３２０からは線３１０へ信号ｃ２ｏ、〜Ｃ
２，。がそれぞれ”　０１０１１０１００１０”として
出力され、デコード回路３０２からは線３１１へ信号Ｃ
ｌ　ｏ　、”　Ｃ１／４　カそれぞれ”１１００１”と
して出力され、デコード回路３０３からは線３１２へ信
号ＣＯｏ〜Ｃｏ１がそれぞれ“１ｏ″として出力される
。また線１０１−１の先頭アドレスｂｏ、ｂ０．ｂ２は
０００”であるからシフト回路３０４〜３０６は何れも
シフト数＝０であり、従って制御信号は５２１＝Ｏ、Ｓ
２□＝Ｏ，５２３＝１゜Ｓ２．　＝Ｏ、Ｓ□１＝８１□
＝Ｏ、Ｓ、　、　＝Ｓ、　、　＝１　、５１＝Ｓ２＝Ｓ
３＝Ｓ４＝０となる。この制御の様子は第１１図に示さ
れ、正しく目的の記憶単位ヘアドレスが送出されている
ことがわかる。

次に記憶単位構成情報が値“１０″の場合について説明
する。線１０４の記憶単位構成情報が１０”のときは記
憶単位１２−１〜１２−４のみが有効であるから番地づ
けは第３図（ｂ）のようになる。

記憶単位が４個しか構成されていな−ので線１０１−１
〜１０１−８に供給されるアドレスのうち有効であるも
のは線１０１−１〜１０１−４に供給されるアドレスだ
けで、今、先頭要素アドレスし、，要素間距離＝３の場
合を考えると、線１０１−１〜１０１−４にはそれぞれ
アドレス要素２，５，８，１１が与えられ、それらの番
地が属する記憶単位はそれぞれ１２−３．１２し、゜１
２−１．１２−４である。記憶単位構成情報は“１０″
であるからデコード回路３２０がらは信号Ｃ２Ｏ−Ｃ２
１ｏがすべて”ｏ”となって線３１０へ出力される。デ
コード回路３０２および３０３からは記憶単位構成情報
とは関係なくそれぞれ線３１１．３１２へ信号Ｃ１０〜
Ｃ１４．Ｃ００〜Ｃ０１がそれぞれ”１１００１”、”
１０”として出力される。ここで先頭要素アドレス＝２
であるから線２０１〜２０３の出力はシフト回路３０４
〜３０６においてそれぞれ右に２．２．０ビツトシフト
され、ネットワーク回路１の制御信号Ｓ１はＳ２□＝Ｓ
２□＝Ｓｚ３＝Ｓ２４　＝ＯｔＳ＋　ｓ　＝Ｓｓ　２　
”１１Ｓ１３　＝３．４　”Ｏ・Ｓｌ：Ｓ２：Ｓ３：Ｓ
４：０となって第１２図に示されるように制御され、正
しく接続されていることがわかる。

最後に記憶単位構成情報が値“０１″の場合だついて説
明する。この場合の動作は記憶単位構成情報が°’１０
”の場合と同様に考えることができる。記憶単位は１２
−５〜１２−８の４個のみが有効で９番地は記憶単位１
２−５がら０番地が始まるように割付けられ、第３図（
ｃ）のような番地づけとなる。アドレスは線１０１−１
〜１０１−４に供給されるアドレスのみが有効で、先頭
要素アドレス、要素間距離を（２）の時と同様にそれぞ
れ２゜３とすると線１０１−１〜１０１−４にはそれぞ
れアドレス２，５，８．１１が与えられ、対応する記憶
単位はそれぞれ１２−７．１２−６．１２−５．１２−
８である。制御信号ＳｉはＳ２□＝Ｓ２□＝Ｓ２３＝Ｓ
２４＝１　、Ｓ□、＝８１□＝１．５１３＝ｓ１４＝ｏ
、５１＝ｓ２＝ｓ３＝ｓ４＝ｏとなって第１３図に示さ
れるように、記憶単位の内の前半が縮退した状態におい
ても正しく接続されることがわかる。

この場合、構成情報が“′０１″であり、０番地は記憶
単位１２−５に割り付けられてお、す、入力ポート側で
は０番地がどこから始まるかは意識する必要がない。

なお記憶単位構成情報が“１０＃または０１”の場合は
、有効なポート数が半分になるから１回にアクセスでき
るアドレスも当然記憶単位構成情報が“１１＃の場合の
半分となる。また要素間距離が偶数の場合には線１０１
−１から送出されるアドレスしか正しく記憶装置２だ送
出されな論が。

このときは有効なアドレスが線１０１−１にしか与えら
れないように制御すれば、第１０図に示した制御回路３
で第１図の回路を制御できる。

以下余日 第１４図はこの発明の第２の実施例のデータ切替装置を
示す図である。ネットワーク回路１は第１図のそれと同
一構成である。説明の都合上ネットワーク回路１の入力
ポート及び出力？−トを内部入力ポート及び内部出力ポ
ートと呼ぶと、内部入力ポートは入力ポートＯ〜７に直
接接続されている。

切替回路５は回路１の出力１０２−１〜１０２−８（即
ち、内部出力ポートＯ〜７）に接続されており、２個の
並び替え回路５０と５１により構成される。並び替え回
路５０には回路１の出力ポート１．２．４の出力１０２
し、，１０２−３及び１０２−５が接続され、制御信号
１０８が論理値０の時には入力１０２し、，１０２−３
．１０２−５をそれぞれ出力１０６−１，１０６−３，
１０６−５て出力し、論理値１の場合には入力１０２し
、を出力１０６−３に、入力１０２−３を出力１０６−
５に、そして入力１０２−５を出力１０６し、にそれぞ
れ出力する。つまシポート１，２．４を通過（１，２，
４）または並び替える（２，４．１）機能をもつ。同様
に並び替え回路５１はポー）３，５．６を通過（３、５
、６）または並び替え（５，６，３）る。入力ポートＯ
と７は切替回路５では何の操作も行われずそのまま出力
、ｚ−ト０と７に接続される。つまシ切替回路５の入力
ポートと出力ポートの関係は入力ポートをＡ、　Ａ、　
Ａ２の２進３ビツトで表わすと制御信号１０８が論理値
Ｏの時疋はＡｏＡＩＡ２の出力ポートに、論理値１の時
にはＡＩ　Ａ２Ａ、の出力ポートＫ並び替えられる。

第１５図は並び替え回路の一例を示しておシ。

この図からも明らかなとおシ、入力１１＋Ｉ２＋及び工
４が上記した形式で並び替えられる。

制御回路４には入力ポートＯが接続されるべき出力ポー
トの番号Ｂ（先頭と呼ぶ）と続く入力ポート１〜７の出
力ポートにおける間隔（Ｄ）がそれぞれ線１０７，１０
３で入力される。先頭（Ｂ）と間隔（Ｄ）はこの実施例
の装置ではポート数が８個のため３ビツトの２進数ｂｏ
　ｂ、　ｂ２とｄＯｄｉ　ｄ２で与えられる。

第１６図に制御回路４における論理を示す。制御回路４
からは回路１の各スイッチ回路を制御する信号１０５と
切替回路５を制御する信号１０８が出力される。信号１
０５は各スイッチ回路１１−１〜１１し、４を制御する
信号８１〜８２４で構成されておシ、初段の４個のスイ
ッチ回路１１−１〜１１−４は同一の制御信号Ｓ　１＝
Ｓ　２＝Ｓ　３＝Ｓ　４で、２段目のスイッチ回路１１
−１１．１１−１２は５１１＝８１２．またスイッチ回
路１１−１３．１１−１４はＳ　１３＝Ｓ　１４でそれ
ぞれ制御され、終段のスイッチ回路１１し、１〜１１し
、４はそれぞれ８２１〜Ｓ２４で個別に制御される。信
号１０８は切替回路５の２個の並び替え回路５０　、５
１に接続され、同じ信号Ｅが分配されている。

以上の構成において間隔（Ｄ）が奇数の時だけでなく、
・ぐス競合を発生するＤ＝２又は６の場合でも切替回路
５を用いて同時に４ポートを接続可能であることを説明
する。

まず、・ぐス競合が発生しない場合について説明する。

第１７図て先頭（Ｂ）が２９間隔（Ｄ）が３の場合を示
す。入力ポート（１）と出力ポート（Ｊ）の関係は（Ｊ
　：　Ｂ　＋　Ｉ　Ｘ　Ｄ　）　ＭＯＤ　８で表わされ
、ここではＪ＝２＋ＩＸ３となシ入カポート０〜７は順
に出力ポート２，５．０．３．６．１．４．７に接続さ
れれば良い。第１６図を参照すると回路１の各スイッチ
回路の制御信号ＳはＤ＝３のためＥ＝０となりｓｂ２”
ＯのためＳｌ　”　Ｓ２　”　Ｓ３　”　Ｓ　４　””
　０　＊ｂ、　ｂ２　＝　２でｓｔ　１　＝８１２　＝
１及び５１３＝Ｓ１４＝Ｏ＊ｂ６　ｂｌ　ｂｚ＝　２で
８２１〜２４はそれぞれ０，１，０゜Ｏとなる。切替回
路５ではＥ＝０のため制御線１０８は値Ｏで入力をその
まま出力に出しておシ。

第１７図の太線に示すごとく入力の８個が同時に出力に
全て切替えられる。同様にして間隔（Ｄ）が奇数（１，
３，５，７）ではＢ＝０〜７Ｖｃおいて常に全ての入力
は同時に出力に切替えることができる。

次に間隔（Ｄ）が偶数の場合について説明する。第１８
図はＢ＝Ｏ、Ｄ＝２において回路１でパス競合を発生し
ていることを示している。入力ポート０は出力ポート０
に接続されるため、入力線１０１−１よりスイッチ回路
１１−１を通過し、出力１１１−１でスイッチ回路１ｌ
−１１Ｃ入り、そのまま出力１１１−１１に通過し、ス
イッチ回路１１し、１も通過することてより出力１０２
−１に出る。ところが入力ポート１は出力ポート２に出
るためには入力１０１し、よりスイッチ回路１１−１で
交換され出力１１１−１に出なければならない。しかし
スイッチ回路１１−１は入力ポート０のためには通過で
なければならないため・ぐス競合が発生する。同様に入
力ポート２及び３もそれぞれ出力ポート４及び６に出る
ためにはスイッチ回路１１し、．１１−１１．１１し、
１．１１し、３でパス競合が発生する。更に入力ポート
４〜７は入力ポートＯ〜３と同一出力ポートに出る必要
があり、パス競合が無くても出力ポートが競合するため
同時知は出力ポートに接続できないことが判る。

以下余白 次に第１９図を参照して本発明の特徴である間隔の）が
偶数（２，６）の場合でも同時に４ポートを接続できる
ことを示す。第１９図はＢ＝２゜Ｄ＝６の場合を示す。

第１６図に示すようにこの場合Ｅ＝１となシ各スイッチ
回路の制御信号Ｓを生成するための先頭（Ｂ）と間隔（
Ｄ）は２分の１に調整され（ｄ２→ｄ１　、ｄｌ−＋ｄ
ｏ　、ｂ２→ｂｌ　　１ｂｌ−＋ｂｏ　）２丁度間隔（
Ｄ）が奇数の時のようにパス競合は発生しなくなる。し
かし回路１における入力ポートと出力テートの関係は本
来の関係とは異なってくるため補正が必要となる。この
ために終段のスイッチ回路１１し、１−１１し、４の制
御信号５２１−８２４と切替回路５を用いる。先頭（Ｂ
）の奇偶によシ回路ｌにおける出力をＢが偶数の時には
出力０−３に集め、Ｂが奇数の時には出力４−７に集め
るようにスイッチ回路１１し、１−１１し、４を動作さ
せ、その出力を切替回路５により所望の出力ポートに並
び替える。このようにしてＤ＝２．６の場合にも四つの
入力ポートを同時に出力ポートに接続することができる
。

この実施例ではＤ＝０とＤ＝４の場合には入カポ−）０
のみが所定の出力ポートに接続できるようにしであるが
、切替回路５における並び替えのツクターンを追加し、
そのノ４ターンに合うように回路１の出力を調整できる
ように制御回路３を修正すればＤ＝４の場合でも同時に
２個の入力ポートを所望の出力ポートに接続可能である
ことは当業者には容易に理解できる。

この実施例においては入力ポート数、出力ポート数を共
に８個としたが、これらの数は任意に選択できることは
明白である。

第２０図はこの発明の第３の実施例のデータ切替装置を
示す図である。切替回路６は入力ポート０〜７にそれぞ
れ線１０７−１〜１０７−８で接続されており、２個の
並び替え回路６０と６１によシ構成される。並び替え回
路６０には入力ポートｌ。

２と４が接続され、制御信号１０８で論理値０の時には
入力１０７し、．１０７−３．１０７−５をそのままそ
れぞれ出力１０１−３．１０１−５及び１０１し、力１
０１し、に、入力１０７−３を出力１０１−３にそして
入力１０７−５を出力１０１−５にそれぞれ出力する。

つまりポー）１，２．４を通過または並び替え（２，４
，１）機能をもつ。同様に並び替え回路６１はポー）３
，５．６を通過（３゜５．６）または並び替え（６，３
，５）る。入力ポート０と７は回路６では何の操作も行
われずそのまま出力１０１−１と１０１−８に出力され
る。つまり切替回路６の入力と出力ポートの関係は入力
ポートをＡ。Ａ１Ａ２の２進３ビツトで表わすと制御信
号２０３が論理値０の時にはＡ。Ａ□Ａ２の出力ポート
に、論理値ｌの時にはＡ２ＡｏＡ□の出力ポートに並び
替えられる。

ネットワーク回路ｌは第１図のそれと同一構成であり、
ネットワーク回路１の内部入力ポートハ切替回路６を介
して入力ポートに接続され、内部出力ポートは直接出力
ポートに接続されている。

制御回路７には出力ポート０に接続されるべき入力ポー
トの番号Ｂ（先頭と呼ぶ）と続く出力ポート１〜７の入
力ポートにかける間隔面がそれぞれ線１．０７　、　ｌ
　０３で入力きれる。先頭（Ｂ）と間隔の）はこの実施
例の装置ではポート数が８個のためそれぞれ２進数３ピ
ツ）ｂｅ　ｂｔ　ｂ２とｄ。ｄ工ｄ２で与えられる。第
２１図に制御回路７における論理を示す。制御回路７か
らは切替回路６の２個の並び替え回路６０　、６１を制
御する信号１０８と回路ｌの各スイッチ回路を制御する
信号１０５が出力される。信号１０８では切替回路６の
２個の並び替え回路６０ど６１に同じ信号Ｅが分配され
ている。信号１０５は各スイッチ回路１１−１〜１１し
、４を制御する信号５ｌ−３２４で構成されており、初
段の４個のスイッチ回路１１−１〜１１−４はそれぞれ
８１〜Ｓ４で個別に制御され、２段目のスイッチ回路１
１−１１と１１−１２は５１１＝８１２の同一信号で、
スイッチ回路１１−１３と１１−１４はＳ　１３＝８１
４の同一信号でそれぞれ制御され、終段のスイッチ回路
１１し、１〜１１し、４は同一の制御信号５２１＝Ｓ２
２＝Ｓ　２３＝Ｓ　２４で制御される。

以上の構成で間隔の）が奇数の時だけでなく、パス競合
を発生するＤ＝２又は６の場合でも切替回路６を用いて
同時に４ポートを接続可能であることを説明する。第２
２図に先頭（Ｂ）が２９間隔（Ｄ）が３の場合を示す。

入力＝ｔ？−）　（１）と出力ポート（Ｊ）の関係はＩ
＝（Ｂ＋ＤＸＪ　）　ＭｏＤ８で表わされ、入力ポート
２，５，０，３，６．ｔ、４．７が出力ポート０〜７に
順に接続されれば良い。第２１図を参照すると今Ｄ＝３
のためＥ＝Ｏとなシ切替回路６の制御信号１０８は値Ｏ
でスルー状態となシ。

入力ポートと同一データが回路１に入力される。

回路１への制御信号１０５はＥ＝Ｑでｄｏ　、ｄｌ及び
ｄ、がそれぞれ０．１及び１でｂｏ　、ｂ工及びｂ２が
それぞれ０，１及びＯのためＳ工、Ｓ２゜Ｓ３及びＳ４
はそれぞれＯ，ｉ、Ｏ及びＯとな９゜Ｓ１□：Ｓ１２：
ｌ及びＳ１３：Ｓ１４：０・Ｓ２１：Ｓ２２：５２３＝
Ｓ２４＝０となる。これを第２２図の各スイッチ回路に
適用するとそれぞれのパスは太線で示すごとく、８個の
入力が同時に全ての出力に切替えられることが判る。同
様に間隔０）が奇数（１゜３．５．７）ではＢ＝０〜７
において常に全ての入力が同時に出力に切替えることが
できる。

次に間隔の）が偶数の場合を説明する。第２３図ｆｌＢ
＝ｏ　、Ｄ＝２において回路ｌでパス競合を発生してい
ることを示している。入カポ−）　０．２゜４．６が出
力ポート０．１．２．３に接続されなければならないが
、入力ポート０が出力ポート。

に切替えられるためには入力１０１−１がスイッチ回路
１１−１を通過し出力１１１−１からスイッチ回路１１
−１１．　、その出力１１　］、　−１１、スイッチ回
路１１し、１を順次通過し出力１０２−１に出力される
。ところが入力ポート２が出力ポート１に接続されるた
めには入力１０１−５がスイッチ回路１１−３を通過し
、出力１１１−５がスイッチ回路１１−１１で交換され
出力１１１−１１に出なければならない。しかしスイッ
チ回路１１−１１は入力ポートＯのために通過でなけれ
ばならずパス競合が発生する。同様に入力ポート４．６
も出力２．３に切替えられるためにはスイッチ回路１１
−１．１１−３．１１−１１．１１し、２でパス競合が
発生する。

また間隔（６）が偶数であるため、入力ポートで有効な
ものは４個しかとれないのでパス競合が無い場合でも同
時に４個しか出力ポートに切替えられないことが判る。

次に第２４図にこの発明の特徴である間隔（Ｄ）が偶数
（２，６）の場合でも同時に４ポートを接続できること
を示す。第２４図はＢ＝２　、Ｄ＝６の場合を示す。第
２１図に示すようにこの場合Ｅ＝１となり、切替回路６
で並び替えが行われ、偶数ポートが回路１の入力ポート
Ｏ〜３に集められ、奇数ポートが入力ポート４〜７に集
められる。上記並び替えによシ４ポートを見ると丁度間
隔０）が２分の１になっておシ、制御回路３での間隔の
）を２分の１に調整（ｄ２→ｄ１．ｄｌ→ｄ、、ｂ２→
ｂ１　、ｂ１→ｂ０）することによシ丁度間隔■）が奇
数の時のように・ぐス競合を発生しなくなる。ただし先
頭（Ｂ）の奇偶により有効なポートがＢが偶数では入力
ポート０〜３．奇数では入力４〜７になるため回路１の
初段のクロスバ回路１１−１〜１１−４で選択するよう
に補正する。このようにしてＤ＝２．６の場合にも四つ
の入力ポートを同時に出力ポートＯ〜３に接続すること
ができる。

この実施例ではＤ＝ＱとＤ＝４の場合には同時に接続で
きる有効ポート数を１とし出力ポート０のみに切替えら
れるものとしているが、切替回路における並び替えの／
６ターンを追加し、その／６ターンに合うように制御回
路７における先頭（Ｂ）と間隔（Ｄ）を調整すればＤ＝
４の場合でも同時に２個の入力ポートを所定の出力ポー
トに接続できることは当業者には容易に理解できる。ま
たこの実施例においては入力ポート数、田方ポート数を
共に８個としたが、これらの数は任意に選択できること
は明白である。

この発明の第４の実施例を示す第２５図において、ネッ
トワーク回路１は第１図のそれと同一構成であり、並列
演算回路９よシ出力されるデータ線１０１−１〜１０１
−８と接続されている。データ線１０１−１〜１０１−
８は入力ポートであり１回路１内においてデータ線１０
１−１及び］、　０１し、はスイッチ回路１１−　ＩＫ
、データ線１０１−３及び１０１−４はスイッチ回路１
１し、に、データ線１０１−５及び１０１−６はスイッ
チ回路１１−３に、データ線１０１−７及び１０１−８
はスイッチ回路１１−４にそれぞれ接続されている。並
列演算回路９は４要素の演算を並列に実行する第１並列
演算器９１及び第２並列演算器９２よシ構成され、７″
−夕線１０１−１−１０１〜４よシ第１並列演算器９１
の演算結果が、データ線１０１−５〜１０１−８’よシ
第２並列演算器９２の演算結果がそれぞれ出力される。

また、データ線１０１−１〜１０１−８の出力はこの順
に、配列要素データのうち同時に処理される８個の要素
データの要素順に対応する演算結果が出力される。

データ線１０１−１〜１０１−８より回路１に与えられ
た要素データは、出力ポートを構成するデータ線１０２
−１〜１０２−８よシ記憶装置２に送出される。記憶装
置２は記憶単位１２−１〜１２−８から構成され、この
順でアドレス付けがなされている。データ線１０２−１
〜１０２−８はこの順で、記憶単位１２−１−１２−８
に接続されている。

回路１に対する制御信号は制御回路８で作成され、デー
タ線１０５より送出される。制御回路８にはデータ線１
０９より配列データの先頭要素のアドレス情報が、デー
タ線１０３よりその要素間距離情報が、データ線１１０
より並列演算回路４の演算回路構成情報が、データ線１
１２よシアクセス回数情報がそれぞれ与えられて制御信
号が作成される。

並列演算回路９は２ビツトで示される演算回路構成情報
を有し、構成情報”１１″の時は第１並列演算器９１及
び第２並列演算器９ｚともに構成されている状態である
ことを示し、構成情報′１０″の時は第１並列演算器９
１のみの構成であることを示し、構成情報°′０１″の
時は第２並列演算器９２のみの構成であることを示して
いる。

なおこの構成情報は演算回路構成情報としてデータ線１
１０よ多制御回路８に与えられる。

第２６図は制御回路８を詳細に示すブロック図である。

制御信号変換回路８００以外は第４図と同一構成である
。

制御信号変換回路８００には演算回路構成情報１１０と
アクセス回数情報１１２とが入力構成情報として入力さ
れ、アクセス回数情報は入力構成情報によって示される
有効ポート数で入力ポート数を分割した時の処理順を示
すもので、アクセス回数情報は、演算回路構成情報が”
１０″及び”　０１　’の場合に、同時に処理する８要
素データのうち、要素データ順の最初の４要素データに
よるアクセスか、後続の４要素データによるアクセスか
を示し、前者の時、論理値”０”、後者の時論理値°゛
１″を与える。なお演算回路構成情報が”１１”の時は
８つのすべての入力ポートが有効ポートであり、アクセ
ス回数情報を無視する。

第２７図は演算回路構成情報及びアクセス回数情報と、
データ線３０７よシ与えられる信号と。

データ線８０１よシ出力される信号との関係、つま多制
御信号変換回路８００での変換論理を示す。

図中のＡ０〜Ａ３はデータ線３０７よシ与えられる４ビ
ツトであり、Ｂ０〜Ｂ４はデータ線８０１より送出され
る４ビツトである。Ａｏ　、Ａ□　。

Ａ２　・Ａ３Ｕ各ビットの反転・信号ある。

動作 以上のような構成のこの実施例の動作を説明する。まず
、先頭アドレスが２番地で、要素間距離が３．並列演算
回路９の演算回路構成情報が”１１″の場合を考える。

８要素のデータが並列演算回路９において同時に処理さ
れ、アドレス２　、５　、８゜１１．１４．１７．２０
．２３にそれぞれアクセスする演算結果がデータ線１０
１−１−１０１−８からそれぞれ出力される。アドレス
は０番地から第３図（、）に示すように各記憶単位に割
り当てられているため、アドレス２．５．８．１１．１
４゜１７．２０．２３に対応する記憶単位は記憶単位１
２−３．１２−６．１２−１．１２−４．１２−７．１
２し、゜１２−５．１２−８であり、これらの記憶単位
に接続されるデータ線１０２−３．１０２−６．１０２
−１゜１０２−４．１０２−７．ｔ０２し、．１０２−
５．１０２−８に、データ線１０１−１〜１０１−８の
各データがそれぞれ回路１において並べ変えて出力され
る。

このため制御回路８Ｆｉ次のように動作する。要素間距
離は３であるからその下位３ビットｄ０ｄ□ｄ、は０１
１”であり、これがデータ線１０３よシブコード回路３
０１〜３０３に入力され、データ線３１２よシ値Ｃ００
＝１　、　ＣＯ□＝Ｏが。

データ線３１１よシ値ｃｌ、　＝＝ｌ　、　Ｃ１１＝１
　、　Ｃｌ２＝０、Ｃ１３＝Ｏ，Ｃｌ４＝１が、データ
線３１０よシ値Ｃ２゜＝０　、Ｃ２１＝ｌ　、Ｃ２，＝
０　ＩＣ２，＝１　、Ｃ２，＝ｌ　ＩＣ２，＝０．Ｃ２
，＝−１，Ｃ２，＝０．Ｃ２，＝０．Ｃ２，＝Ｉ。

Ｃ２□ｏ＝０　がそれぞれ出力される。シフト制御回路
３０７′はデータ線１０９よシ与えられる先頭アドレス
（２番地〕の下位３ピツ）ｂ６　ｂｌ　ｂｘのＯ１Ｏ＃
よシ、データ線３１６よシシフト値′０″を、データ線
３１５よシシフト値°′ｌＯ”を、データ線３１４よシ
シフト値”０１０”をそれぞれ送出し、これらにもとづ
いて、データ線３０９からは値１０”が、データ線３０
８からは値″ｌＯ”が、データ線３０７からは値”０１
００”がそれぞれ出力される。

制御信号変換回路８００に入力される入力構成情報はデ
ータ１ｌｌｌＯよシ演算回路構成情報”１１”のみであ
り、第２７図に示す論理に従ってデータ線８０１よシ値
”　０１００　’が出力される。以上より制御信号は、
Ｓ１＝Ｓ２＝Ｓ３＝５４＝Ｏ、Ｓ１１＝Ｓ１２＝１，５
１３＝Ｓ１４＝０゜Ｓ　　＝Ｏ，Ｓ　　＝１．Ｓ　　＝
０．５２４＝０となシ。

２ｆ　　　　　　　　　　　２２　　　　　　　　　２
３第２８図に示すような経路をたどってアドレス２゜５
．８．１１．１４．１７．２０．２３にアクセスする要
素データがそれぞれデータ線１０２−１　。

１０２−４．１０２−７，１０２し、．１０２−５．１
０２−８゜１０２−３．１０２−６　　に出力される。

第２９図中のＤ□〜Ｄ８はそれぞれアドレス２．５．８
．１１゜１４．１７．２０．２３にアクセスする要素デ
ータを示している。

次に先頭アドレスが２番地で要素間距離が３゜並列演算
回路９の構成情報が°゛１０”の場合を考える。並列演
算器９１は４要素間時処理可能であるから１回目でアド
レス２．５．８．１１にそれぞれアクセスする要素デー
タの処理をし、２回目でアドレス１４．１７．２０．２
３にそれぞれアクセスする要素データの処理をする。し
たがって１回目の処理の結果はアドレス２．５．８．１
１へのアクセス対応にそれぞれデータ線１０１−１〜１
０１−４（有効入力ポート）より送出され。

２回目の処理結果もアドレス１４．１７，２０゜２３へ
のアクセス対応にそれぞれデータ線１０１−１〜１０１
−４よシ送出される。データ線１０９よシ与えられる先
頭アドレス情報及びデータ線１０３よシ与えられる要素
間距離情報は１回目の処理及び２回目の処理ともに前述
の例に等しい。

制御信号変換回路８００にはデータ線１１０より与えら
れる並列演算回路構成情報”１０″の他て。

データ線１１２から１回目の処理のとき、信号値′０”
のアクセス回数情報が、２回目の処理のときは信号値″
１″のアクセス回数情報がそれぞれ与えられる。制御回
路８はこれらの情報より、第２７図に示した論理に従っ
て前例に述べたような流れで回路１０制御信号を作成す
る。前例と先頭アドレス及び要素間距離は同一であるた
め、１回目の処理の時はアクセス回数情報が”０′″で
、演算回路構成情報が“１１″の時と全スイッチ回路１
１−１〜１１−４．１１−１１〜１１−１４．１１し、
１〜１１″″２４に対する制御信号は同じになる。また
２回目の処理の時はアクセス回数情報がｌ′となり、ス
イッチ回路１１し、１〜１１し、４に対する制御信号Ｓ
２．〜Ｓ２４がすべて反転してＳ２．＝１．８２□＝０
．８２３＝１．８２４＝１となる他はすべて１回目の処
理すなわち、前例の場合と、スイッチ回路１１−１〜１
１−４．１１−１１〜１１−１４に対する制御信号は同
じである。１回目の処理は第２８図で示せば要素データ
Ｄ１〜Ｄ４のみに着目した場合でる９、２回目の処理は
第２９図に示すような経路をたどってアクセスが行われ
ることになる。

同様にして先頭アドレスが２．要素間距離が３で、並列
演算回路４の構成情報が”０１″の場合は１回目の処理
の時のスイッチ回路１１−１−１１−４゜１１″″１１
〜ｊｌ−１４，１１し、１〜１１し、４に対する制御信
号が第３０図の場合と同じになシ、２回目の処理の時の
スイッチ回路１１−１〜１１−４゜１１−１１〜１１−
１４．１１し、１〜１１し、４　　に対す制御信号が第
２９図の場合と同じになることは容易に理解できる。

以上から明らかなように先頭アドレスと要素間距離とが
同じであれば、並列演算回路９の構成が変化しても制御
信号変換回路８００において、スイッチ回路１１し、１
〜１１し、４に対する制御信号を、第２７図で示す論理
に従って変換するだけで回路ｌの制御が可能となる。こ
れはこの発明の特徴とするところでもある。　　　　゛ 〔実施例〕 第３０図を参照すると９本発明の第５の実施例は、ネッ
トワーク回路１と、制御回路１０と、それぞれ入力ポー
ト番号０ないし７を有する８個の入カポ−）Ｉ（０）な
いし工（７）と、それぞれ出力ポート番号０ないし７を
有する８個の出カポ−）　０（０）ないし０（７）とか
ら構成される０　ネットワーク回路１は、第１図のそれ
と同一構成である。制御回路１０は、それぞれ信号線群
１０９゜１０３および１１３を介して与えられる先頭出
力ポート番号（Ｂ）１０　＝　（ｂｏｂｔ　ｂｚ　）２
０間隔情報（Ｄ）、。＝（ｄｏ　ｄｌ　ｄ２　）２およ
び先頭出力ポート番号で示される出力ポートに接続する
入力ポートの入力ポート番号（財）、。”　（ｎ６　ｎ
ｌ　ｎｚ　）２を入力として回路工に対する制御信号Ｓ
、ないしＳ４．Ｓｌ、ないしＳ、４およびＳ２１ないし
Ｓ２４を生成し、これらの信号を信号＠　１０５を介し
て回路ｌに供給する。

第３１図は制御回路１０の詳細を示すブロック図である
。この回路１０は第４図から回路３０７を除去し排他的
論理和回路１００１ないし１００３を付加した構成を有
する。回路１００１は信号線群１００７を介して与えら
れる４ビツト（Ｘ６　Ｘｉ　Ｘ２　）Ｃ４）　２の信号
と信号線群１１３を介して与えられる３ピツ）　（ｎ６
　ｎｌ　ｎｚ）２の入力ポート番号情報Ｎうちのピッ）
ｎ６とによシ以下の演算を行ない信号Ｓ２１ないしＳ２
４を出力する。

８２１：ｘ６■ｎ６　＊　Ｓ２２　”’　ＸＩ■ｎ　６
　＊　８２３　＝Ｘ　２■ｎＱ。

Ｓ２４■ｎ０これらの信号Ｓ２１ないしＳ２４は信号線
群１００４に出力される。回路１００２は信号線群１０
０８を介して与えられる２ビツト（７ｏｙｚ）２の信号
と前記情報Ｎのうちのビットｎ１とにより以下の演算を
行ない信号Ｓ　ないしＳ、４を出力する。

Ｓ１１　’　Ｓ１２　”　””■”ｔ　”　Ｓ、ｓ　’
　Ｓ１４　＝　ｙｔ■ｎ１これらの信号Ｓ１．ないしＳ
１４は信号線群１００５に出力される。回路１００３は
信号線１００９を介して与えられるｌピッ）　（Ｚｏ）
２の信号と前記情報Ｎのうちのビットｎ２とによシ以下
の演算を行ない信号Ｓ１ないしＳ４を出力する。

ｓｌ、ｓ２．ｓ、　、５４＝ｚＯ■ｎ２これらの信号Ｓ
□ないしＳ４は信号線群１００６に出力される。

次に本実施例の動作について説明する。

まず、入力信号線１０１−１ないし１０１−８に入力さ
れる信号をそれぞれ出力信号線１０２−１　。

１０２−４．１０２−７．’１０２し、．１０２−５．
１０２−８゜１０２−３および１０２−６に出力する場
合について説明する。乙の場合、隣シ合う入力信号線に
入力される各データが出力される出力信号線間の間隔は
信号線３本分（このような接続関係を間隔３の接続と称
す）であるから間隔情報りとして信号線群１０３に（０
１１）２＝（３）１ｏが供給され、情報ＢおよびＮとし
ては信号線群１０９および１１３にともに（ｏｏｏ）２
＝（０）１ｏが供給される。間隔情報Ｄ（０１１）２に
応答して、デコード回路３０１ないし３０３はそれぞれ
（０１０１１０１００１０）２゜（１１００１）２およ
び（１０）２の信号を信号線群３１０ないし３１２を介
してシフト回路３０４ないし３０６に出力する。情報Ｂ
が（０００）２であるため、シフト回路３０４ないし３
０６はシフト動作を行なわず、それぞれの入力信号の下
位４ビ、ト分（ｏｏｌｏ）２．下位２ビット分（０１）
２および下位１ビット分（０）２を信号線群１００７な
いし１００９を介して排他的論理和回路１００１ないし
１００３に出力する。回路１００１は上述の演算を行な
い、信号Ｓ２．（＝０■ｏ＝ｏ　）　。

Ｓ２□（＝０■０＝０　）　、　５２５（＝　１■０＝
１）および５２４（＝０■０＝０）を信号線群１００４
に出力する。同様に０回路１００２は信号Ｓ１４．５１
２（＝０■０＝０）およびＳ、３．Ｓ、４（＝１■０＝
１）を信号線群１００５に出力し１回路１００３は信号
Ｓ□ないしＳ４　（＝Ｏ■０＝０）を信号線群１００６
に出力する。これらの信号Ｓ１ないしＳ４は回路１１−
１ないし１１−３に、信号Ｓ１１ないしＳ、４．は回路
１１−１１ないし１１−１４に、信号Ｓ２．ないしＳ２
４は回路１１し、１ないし１１し、４にそれぞれ供給さ
れ、各回路１１−１ないし１１−４．１１−１１ないし
１１−１４および１１し、１ないし１１し、４はこれら
の信号によシ前述したよりな“切替動作を行う。

第３２図はこのときの回路ｌの接続状態を示し。

入力信号１０１−１ないし１０１−８に入力される各デ
ータがそれぞれ出力信号線１０２−１．１０２−４．１
０２−７，１０２し、．１０２−５．１０２−８゜１０
２−３および１’ｏ２−６に出力されることがわかる。

以下余日 次に間隔６の接続について説明する。この場合。

入力信号線１０１−１ないし１０１−８に入力される各
データはそれぞれ出力信号線１０２−１，１０２−７゜
１０２−５　．１０２−３．１０２−１　．１０２−７
．１０２−５および１０２−３に出力されなければなら
ない。このように、出力ポートが競合するため、信号線
１０１−１ないし１０１−４に入力されるデータが出力
ポートに出力できない。さらに、信号線１０１−１ない
し１０１−４に入力されるデータをそれぞれ信号線１０
２−１，１０２−７，１０２−５および１０２−３に出
力するためには、第３３図に示すように、クロスバ回路
１１−１．１１し、．１１−１１．１１し、１および１
１し、２ならびに信号線１１１−１．１１１−３１１１
−１１および１１１−１２が競合状態となり、同時には
信号線１０１−１ないし１０１−４から信号線１０２−
１，１０２−７，１０２−５および１０２−３に接続で
きない。そこで、このように間隔が偶数になるような接
続の場合には同時には全ポートを接続せずに２時分割で
接続する。すなわち、信号線群１１３（第３０図）に与
える先゛頭入力ポート番号情報Ｎをマシンサイクル毎に
更新して、情報Ｎに対応する出力ポート番号情報Ｂを信
号線群に与えて回路１を制御する。

間隔６の接続の場合には、まず、最初のマシンサイクル
で、情報り、ＢおよびＮとしてそれぞれ（１１０）２＝
（６）１ｏ、（ＯＯＯ）２＝（０）、。および（０００
）２−（０）＋ｏを供給する。この結果、デコード回路
３０１ないし３０３はそれぞれ （１１１１００００１１１）２．（１１００１）２およ
び（１０）２を回路３０４ないし３０６に出力する。

さらに１回路３０４ないし３０６はそれぞれ（０１１１
）２．（０１）２および（０）２を回路１００１ないし
１００３に出力し２回路１００１ないし１００３はそれ
ぞれ信号５２１（＝０）、Ｓ２□（＝１　）　、　５２
３（＝１　）　。

５２４（＝　１　）　、　Ｓ、１（＝Ｏ）　、　Ｓ、□
（＝０　）　、　５１３（＝１　）　。

５１４（＝１）、５１（＝＝Ｏ）、５２（＝Ｏ）、５３
（＝Ｏ）および５４（＝０）を出力する。

したがって２回路１の接続状態は第３４図に示すように
な）１．信号線１０１−１へのデータが信号１１１０２
−１に出力される。次のマシンサイクルでは、情報Ｂお
よびＮとしてそれぞれ（１１０）２＝（６）＋ｏおよび
（００１）２＝（１）１ｏが供給される。

情報りは変わらないので、シフト回路３０４ないし３０
６にはそれぞれ（１１１１００００１１１）２　。

（１１００１）２および（１０）２が供給される。回路
３０４においては、情報Ｂの３ビツト分（１１０）２に
応答して入力信号（’１１１００００１１１）２が６ビ
ツトだけ右シフトされ、シフト結果の下位４ビット分（
１１１０）２が回路１００１に出力される。

回路３０５においては、情報Ｂの下位２ビット分（１０
）２に応答して入力信号（１１００１）２が２ビツトだ
け右シフトされ、シフト結果の下位２ビット分（１０）
２が回路１００２に出力される。

回路３０６においては、情報Ｂの最下位ビット（０）２
に応答して入力信号（１０）２はシフトされず。

入力信号の最下位ビット（０）２が回路１００３に出力
される。

回路１００１ないし１００３は情報Ｎ（００１）２を用
いテ上述ノ演算ヲ行ナイ、信号Ｓ２．（＝１ｅＯ＝１）
。

Ｓ２□（＝１■０＝１）、５２３（＝■Ｏ＝１　）　、
　５２４（＝ＣＥＥＩＯ＝Ｏ）。

５１１（＝１■０＝１）、Ｓ、２（＝１■０＝１）、５
１３（＝ｏ■０＝０）、５１４（＝ＯｅＯ＝Ｏ）、Ｓｌ
ないＬｓ４（＝Ｏ■１＝１）を出力する。したがって２
回路１の接続状態は第３５図に示すようになシ、信号線
１０１−１へのデータが信号線１０２−７に出力される
。

さらに１次のマシンサイクルでは、情報ＢおよびＮとし
てそれぞれ（１ｏ　ｏ　）２＝（４）ｔ。および（ｏ　
ｌｏ　）２＝（２）１ｏが供給される。回路３０４にお
いては、情報Ｂの３ビツト分（１００）２に応答して入
力信号（１１１１００００１１１）２が４ビツトだけ右
、シフトされ、シフト結果の下位４ビット分（１０００
）２が回路１．００１に出力される。

回路メ３０５および３０６においては、それぞれ情報Ｂ
の下位２ビット分（００）２および最下位ビット（０）
２に応答して入力信号（１１００１）２および（１０）
２がシフトされず、それぞれ入力信号の下位２ビット分
（０１）２および最下位ビット（０）２が回路１００２
および１００３に出力される。回路１００１ないし１０
０３は情報Ｎ（０１０）２を用いて上述の演算ヲ行ナイ
、信号Ｓ２．（＝１ｅＯ＝１）、５２２（＝０■０＝ｏ
　）　、　５２３（＝ｏ＄ｏ　＝ｏ　）　、　５２４（
＝ｏ■０＝０）、Ｓ１１およびＳ１□（二〇の１＝１）
、、Ｓ、、および５１４（＝１■ｔ＝ｏ）。

Ｓｌないし５４（＝０■０＝０）を出力する。したがっ
て。

回路１の接続状態は第３６図に示すようになり。

信号線１０１−３へのデータが信号線１０２−５に出力
される。以下、同様に、情報ＢおよびＮとしてそれぞれ
（０１０）２＝（２）および（０１１）２＝（３）を供
給スると、信号線１０１−４へのデータが信号線１０２
−３に出力される。

本実施例ではクロスバ回路の競合が起こってデータの転
送が１デ一タ単位で時分割に行なわれる例について述べ
たが、接続条件によっては２デ一タ単位または４デ一タ
単位で転送することもできる。また、入力ポートおよび
出力ポートの数は８に限定されるものではない。

第３７図を参照すると１本発明の第６の実施例は、ネ、
トワーク回路１と、制御回路２と、それぞれ入力ポート
番号０ないし７を有する８個の入力ポート！（０）ない
し工（７）と、それぞれ出力ポート番号０ないし７を有
する８個の出力ポート０（０）ないし０（７）とから構
成される。回路１は。

入カポートエ（０）ないしＩ（７）と接続された入力信
号線１０１−１．１０１−３，１０１−５．１０１−７
゜１０１し、，１０１−４，１０１−６および１０１−
８と、出力ポート０（０）ないし０（７）と接続された
出力信号線１０２−１，１０２−５，１０２し、，１０
２−６，１０２−３．１０２−７，１０２−４および１
０２−８とを含んでいる。第３８図は制御回路１０の詳
細を示す。第３２図とほぼ同一の構成であるが回路１０
０１ないし１００３における制御信号Ｓ１〜Ｓ４１　Ｓ
１１〜Ｓ１４゜Ｓ２１〜Ｓ２４の生成方法が異々る。す
なわち１回路１００１は信号線１００７を介して与えら
れる４ビツト（ＸＯＸＩ　Ｘ２　Ｘ３）２の信号と信号
線群１１３を介して与えられる３ビツト（”ｏ　”１ｎ
２）２の出力ポート番号情報Ｎうちのビ°ットｎｏとに
より以下の演算を行ない信号Ｓ１ないしＳ４を出力する
。

５１２ＸＯ■ｎＯ、５２＝Ｘ１６ＢｎＯＨ５３＝ｘ２■
ｎＯ′５４ｅｎ。

これらの信号Ｓ１ないしＳ４は信号線群１００６に出力
される。回路１００２は信号線群１００８を介して与え
られる２ピツ）　（ｙｏｙｌ）２の信号と前記情報Ｎの
うちのビットｎ１とによシ以下の演算を行ない信号Ｓ　
ないしＳ１４を出力する。

Ｓ１１　＋　８１２””０””１１　Ｓ１３１５１４＝
ｙ、■ｎ１これらの信号Ｓ１．ないしＳ１４は信号線群
１００５に出力される。回路１００３は信号線１００９
を介して与えられる１ピツ）（Ｚｏ）２の信号と前記情
報Ｎのうちのピッ）　ｎ２とによυ以下の演算を行ない
信号Ｓ２．ないしＳ２４を出力する。

Ｓ２１１　””２２１　Ｓ２３１　Ｓ２４　＝”０　＄
ｎ２これらの信号Ｓ２１ないしＳ２４は信号線群１００
４に出力される。

次に本実施例の動作について説明する。

まず、入力信号線１０１−１，１０１−４，１０１−７
゜１０１し、，１０１−５，１０１−８．１０１−３お
よび１０１−６に入力される信号をそれぞれ出力ポート
０（０）ないし０（７）に出力する場合について説明す
る。

この場合、隣シ合う出力ポートに出力される各データが
入力される入力ポート間の間隔はポート３ケ分（このよ
うな接続関係を間隔３の接続と称す）であるから間隔情
報りとして信号線群１０３に（ｏｉｉ）２＝（３）１ｏ
が供給され、情報ＢおよびＮとしては信号線群１０９お
よび１１３にともに（０００）２＝（０）１ｏが供給さ
れる。間隔情報Ｄ（０１１）２に応答して、デコード回
路３０１ないし３０３はそれぞれ（０１０１１０１００
１０）２．　（１１００１）２および（１０）２の信号
を信号線群３１０ないし３１２を介してシフト回路３０
４ないし３０６に出力する。

情報Ｂが（０００）２であるため、シフト回路３０４な
いし３０６はジフト動作を行なわず、それぞれの入力信
号の下位４ビット分（００１０）２．下位２ビット分（
０１）２および下位１ビット分（０）２を信号線群１０
０７ないし１００９を介して排他的論理和回路１００１
ないし１００３に出力する。回路１００１は上述の演算
を行々い、信号５１（＝ｏ■ｏ＝ｏ　）　、５２（＝０
＄Ｏ＝Ｏ）　、　５３（＝１■Ｏ＝１　）オ、！：　ヒ
５４（＝Ｏ＄０＝Ｏ）を信号線群１００６に出力する。

同様に１回路１００２は信号Ｓ、１．Ｓ１□（＝ＯｅＯ
＝Ｏ）およびＳ１３　’　５１４（＝１（１０＝１　）
を信号線群１００５に出力し１回路１００３は信号Ｓ２
．ないし５２４（＝０■０＝０）を信号線群１００４に
出力する。これらの信号Ｓ１ないし８４回路１１−１な
いし１１−４に、信号Ｓ４．ないしＳ１４は回路１１−
１１ないし１１−１４に、信号Ｓ２１ないしＳ２４は回
路１１し、１ないし１１し、４にそれぞれ供給される。

第３９図はこのときの回路１の接続状態を示し。

出力ポート０（０）ないし０（７）に出力される各デー
タはそれぞれ入カポ−）　Ｉ（０）、Ｉ（３）、Ｉ（６
）。

Ｉ（１）、Ｉ（４）、Ｉ（７）、Ｉ（２）およびＩ（５
）に入力されるデータであることがわかる。

次に間隔６の接続について説明する。この場合、出力ポ
ートｏ（ｏ）ないし０（７）に出力される各データはそ
れぞれ入力ポートＮＯ）、Ｉ（６）、Ｄ４）。

Ｉ（２）、Ｉ（０）、Ｉ（６）、Ｉ（４）およびＩ（２
）に入力されなければならない。このように、入力ポー
トが競合するため、ポートＩ（０）ないしＩ（３）に出
力されるデータしか入力ポートに入力できない。

さらに、ボー）０（０）ないし０（３）に出力されるべ
きデータをそれぞれ入カポ−）　Ｉ（０）、Ｉ（６）。

■（４）および■（２）に入力すると、第４０図に示す
ように、クロスバ回路１１し、１．１１し、２．１１−
１１．１１−１および１１−４ならびに信号線１１１−
１１．１１１−１２，１１１−１および１１１−５が競
合状態となシ、同時には出力ポート０（０）ないし０（
３）と入力ポートＩ（０）、Ｉ（６）、Ｄ４）およびＩ
（２）とを接続できない。そこで、このように間隔が偶
数になるような接続の場合には同時には全ポートを接続
せずに２時分割で接続する。すなわち、信号線群１１３
に与える先頭出力ポート番号情報Ｎをマシンサイクル毎
に更新して、情報Ｎに対応する入力ポート番号情報Ｂを
信号線群に与えて回路１を制御する。間隔６の接続の場
合には、まず、　　　′最初のマシンサイクルで、情報
り、ＢおよびＮとしてそれぞれ（１１０）２＝（６）１
ｏ、（０００）２＝（０）１゜および（０００）２＝（
０）１ｏを供給する。この結果。

デコード回路３０１ないし３０３はそれぞれ（１１１１
００００１１１）２．　（１１００１）２および（１０
）２を回路３０４ないし３０６に出力する。

さらに１回路３０４ないし３０６はそれぞれ（Ｏｌｌ　
１　）２．　（０１）２および（０）２を回路１００１
ないし１００３に出力し１回路１００１ないし１００３
はそれぞれ信号５１（＝ｏ）、５２（＝１）、５３（＝
１）、８４（＝１　）　、　５１１（＝ｏ　）　、　ｓ
、□（＝ｏ　）　、　Ｓ、３（＝ｉ）　ｌ　５１４（＝
１　）　、　５２１（＝ｏ　）　、　ｓ２□（＝Ｏ）　
、　５２３（＝ｏ　）および５２４（＝Ｏ）を出力する
。したがって２回路１の接続状態は第４１図に示すよう
になシ、入カポートＩ（０）へのデータが出力ポートｏ
（ｏ）に出力される。

以下糸ａ 次のマシンサイクルでは、情報ＢおよびＮとしてそれぞ
れ（１１０）２＝（６）１０および（００１）２＝（１
）＋ｏが供給される。

情報りは変わらないので、シフト回路３０４ないし３０
６にはそれぞれ（１１１１００００１１１）２゜（１１
００１）２および（１０）２が供給される。回路３０４
においては、情報Ｂの３ビツト分（１１０）２に応答し
て入力信号（１１１００００１１１）２が６ビツトだけ
右シフト−され、シフト結果の下位４ビット分（１１１
０）２が回路１００１に出力される。

回路３０５においては、情報Ｂの下位２ビット分（１０
）２に応答して入力信号（１１００１）２が２ビツトだ
け右シフトされ、シフト結果の下位２ビット分（１０）
２が回路１００２に出力される。回路３０６においては
、情報Ｂの最下位ピッ）（０）２に応答して入力信号（
１０）２はシフトされず、入力信号の最下位ビット（Ｏ
）２が回路１００３に出力される。回路１０．０１ない
し１００３は情報Ｎ（００１）２を用いて上述の演算を
行ない、信号５１（＝１ｅ０＝１　）　、　５２（＝１
■０＝１）、５３（＝１■０＝１）、　５４（＝Ｏ■０
＝０）。

５１１（＝１■Ｏ＝１　）　、Ｓ１２　（＝ｉ■Ｏ＝１
　）　、Ｓ１ｓ　（＝　０■ｏ’＝ｏ　）　、　５１４
（＝ｏ■０＝Ｏ）ｔＳｌないし５４（＝０■１＝１）を
出力する。

したがって２回路１の接続状態は第４２図に示すように
なり、ボー）Ｉ（６）へのデータがポート０（１）に出
力される。さらに２次のマシンサイクルでは、情報Ｂお
よびＮとしてそれぞれ（１００）２＝（４）１ｏおよび
（０１０）ｚ”（２）１ｏが供給される。

回路３０４においては、情報Ｂの３ビツト分（１００）
２に応答して入力信号（１１１１００００１１１）２が
４ビツトだけ右シフトされ、シフト結果の下位４ビット
分（１０００）２が回路１００１に出力される。

回路３０５および３０６においては、それぞれ情報Ｂの
下位２ビット分（００）２および最下位ピット（０）２
に応答して入力信号（１１００１）２および（１０）２
がシフトされず、それぞれ入力信号の下位２ビット分（
０１）２および最下位ピッ）（０）２が回路１００２お
よび１００３に出力される。回路１００１ないし１００
３は情報Ｎ（０１０）２を用いて上述の演算を行ない、
信号５１（＝ｔ■Ｏ＝１　）　、　５２（＝Ｏ■０”０
　）　−Ｓ５　（＝ＯｅＯ＝Ｏ）　、　　Ｓ４　（＝Ｏ
■０＝０）。

Ｓ１１オヨヒＳ１゜（−〇〇１＝１）、Ｓ１３オヨヒ５
１４（＝１■１＝０）、Ｓ２１ないし５２４（二〇〇〇
−〇）を出力する。したがって１回路ｌの接続状態は第
４３図に示すようになり、ポー）　Ｉ（４）へのデータ
が、ｊ？−）０（２）に出力される。以下、同様に、情
報ＢおよびＮとしてそれぞれ（０１０）２＝（２）およ
び（０１１）２＝（３）を供給すると、ポート！（２）
へのデータが信号線０（３）に出力される。

本実施例ではクロスバ回路の競合が起こってデータの転
送が１デ一タ単位で時分割に行なわれる例について述べ
たが、接続条件によっては２デ一タ単位または４デ一タ
単位で転送することもできる。

また、入力ポートおよび出力ポートの数は８に限定され
るものではない。

臥下余ゴ

【図面の簡単な説明】

第１図は本発明に係るスイッチング装置の一実施例を示
すブロック図、第２図は本発明に使用される制御信号と
入出力との関係を示す図、第２ａ図は各スイッチ回路の
構成を示す回路図、第３図（ａ）　、　（ｂ）　、及び
（ｃ）は記憶装置のアドレスの割り当てを示す図、第４
図は第１図のスイッチング装置において使用される制御
回路を示す図、第４ａ図は制御回路のデコード回路から
送出されるデコード信号を説明するための図、第５図は
各デコード回路の動作をよシ具体的に説明するための図
、第一６ａ図、第６ｂ図、及び第６ｃ図は制御回路に使
用されるシフト回路を示す回路図、第７図、第８図、及
び第９図はスイッチング装置の経路を説明するための図
、第１０図は本発明に使用される制御回路の他の例を示
すブロック図、第１１図、第１２図、及び第１３図は第
１Ｏ図に示す制御回路による接続経路の例を示す図、第
１４図は本発明の第２の実施例に係るスイッチング装置
を示すブロック図、第１５図は第１４図のスイッチング
装置で使用される並び替え回路の一例を示す回路図。 第１６図は制御回路の入出力関係を示す図、第１７図、
第１８図、及び第１９図は第１４図のスイッチング装置
の動作を説明するための図、第２０図は本発明の第３の
実施例に係るスイッチング装置を示すブロック図、第２
１図は第２０図のスイッチング装置に使用される制御回
路の動作を説明するための図、第２２図は第２０図のス
イッチング装置の経路を示す図、第２３図は経路の競合
を説明するための図、第２４図は第２０図のスイッチン
グ装置の他の動作を説明するための図。 第２５図は本発明の第４の実施例に係るスイッチング装
置を示すブロック図、第２６図は第２５図のスイッチン
グ装置に使用される制御回路を示すブロック図、第２７
図は制御回路で用いられる変換論理を示す図、第２８図
はスイッチング装置の動作を説明するための図、第２９
図はスイッチング装置の他の動作を説明するための図、
第３０図は本発明の第５の実施例に係るスイッチング装
置を示すブロック図、第３１図は第３０図のスイッチン
グ装置に使用さ九る制御回路を示すブロック図、第３２
図は第３０図のスイッチング装置の動作を説明するため
の図、第３３図は接続経路の競合を説明するための図、
第３４図、第３５図、及び第３６図は第３０図のスイッ
チング装置の時分割的接続動作を説明するための図、第
３７図は本発明の第６の実施例に係るスイッチング装置
のブロック図、第３８図は第３７図のスイッチング装置
に使用される制御回路を示すブロック図、第３９図はス
イン、チング装置の接続経路を説明するための図、第４
０図は接続経路の競合を・説明するだめの図、第４１図
乃至第４３図は第３８図のスイッチング装置の時分割的
動作を説明するための図である。 第３図 第６ａ図 第６ｂ図 第６ｃ図 第７図 １Ｕど−ｌ　　　ＩＬＩど−と　ＩＵとづ　ＩＵと−４
ＫＪと−！：１ｌ（Ｊン区）　ＩＬＩど−／　　ＩＬＩ
と−呂第１１図 第１２図 第１５図 第１４図 ０１２３４！＝＋６７ 莞１５図 Ｕ？　　　　　　　Ｕ２　　　　　　　Ｕ４泡１６図 范１γ図 Ｉ：入力ボ一ト〜　　　０１２３４５６’７０　　１　
　　　ど　　　５　　４　　　コ　　　ｂ　　　　’／
第１８図 ■＝人カボ一トー　０１２３４５６’１第１９図 工：入カボ一トー　〇　■　■　■　　＊ｘ　　ＩＫ　
’ｘＪ：出力ホ出力−シト−）　　（０）　　（６）　
　（４）見２０図 毘２１図 第２２図 に入力車）ト呻　　０１２３４５６７ Ｊ：出力ボート−（２）　　（５）　　（０）　　（３
）　　（６）　　（１）　　（４）　　（７）０１２　
　　６　　４　　　　コ　　　５／工：入カボ一ト　０
１２３４５６７ Ｊ：出力ホード　（０）　　　　　（１）　　　　　（
２）　　　　（Ｂ）第２４図 １：人カホートー　　◎　１　　■　３　■　５　■　
７Ｊ：出力ボ一トー　　（１）　　　　（０）　　　　
　（３）　　　　（２）第２７図 Ｄ：ｓ　　Ｄａ　　　　Ｌ）ｌ　　Ｄ４　　　　Ｄ７　
　Ｄ２　　　　Ｄ５ＤＢ第２９図 ＩＪｓ　　　　　　　　　　　　Ｄ７　　　　　　　Ｄ
５　　Ｄ８第田図 尾３３図 第３４図 第３７図 覧３８図 ５１′さ°４　　　　　δｔｔ′３ｔ４５ｚｔｚＳｚ４
嘉４０図 范４１図 第４２図

Claims (1)

1. 【特許請求の範囲】 １、連続的に付されたアドレスのうちの少なくとも一つ
   をそれぞれ割り当てられている複数のユニットを結合さ
   れ、前記アドレスから選択された複数の選択アドレスを
   アクセスするのに使用されるスイッチング装置において
   、前記選択アドレスのうちの基準アドレス及び前記選択
   アドレス間の距離を参照して制御信号を生成する制御回
   路と、前記制御信号に応答して、内部経路を形成し、前
   記選択アドレスを接続する経路形成手段とを有すること
   を特徴とするスイッチング装置。 ２、特許請求の範囲第１項において、部分的にアクセス
   可能にすることができる複数のユニットと結合して使用
   され、前記制御回路は前記アクセス可能なユニットを指
   示する構成情報をも参照して制御信号を生成することを
   特徴とするスイッチング装置。 ３、特許請求の範囲第２項において、前記経路形成手段
   は複数の入力ポートと、複数の出力ポートと、前記各入
   力ポートを前記出力ポートのいずれにも接続できるよう
   に配置された複数のスイッチ回路とを備えており、前記
   入力ポートは少なくとも２つの群に分割され、各群毎に
   有効化可能であり、一方、前記制御回路は有効化された
   群をあらわす情報及び該有効化された群のアクセス回数
   をあらわす情報を前記基準アドレス及び前記距離と共に
   参照して、前記制御信号を前記スイッチ回路に送出する
   ことを特徴とするスイッチング装置。 ４、番号が連続的に付された一組の入力ポートと、同様
   に番号が連続的に付された一組の出力ポートを備え、各
   入力ポートが内部に形成される接続経路を介して、前記
   出力ポートのいずれとも接続できるように構成されたス
   イッチネットワークを有し、前記一組の入力ポート及び
   前記一組の出力ポートのいずれか一方の組に属するポー
   トは基準ポートを含み、該基準ポートから予め定められ
   たポート間隔で、前記他方の組のポートに接続され、前
   記スイッチネットワークに結合された制御回路は前記基
   準ポート及び前記予め定められたポート間隔を参照して
   前記スイッチネットワークに制御信号を送出し、前記一
   方の組のポートを前記予め定められたポート間隔で接続
   することを特徴とするスイッチング装置。 ５、特許請求の範囲第４項において、前記制御回路は前
   記基準ポートに接続されるべき他方の組の対応ポートを
   も参照して前記制御信号を送出することを特徴とするス
   イッチング装置。 ６、特許請求の範囲第５項において、前記接続経路に競
   合が発生するような間隔が前記ポート間隔として与えら
   れているときには、前記制御回路は前記基準ポートと前
   記対応ポートとの間を時分割的に接続することを特徴と
   するスイッチング装置。 ７、特許請求の範囲第６項において、前記一方の組のポ
   ートが前記出力ポートであり、前記他方の組のポートが
   前記入力ポートであることを特徴とするスイッチング装
   置。 ８、特許請求の範囲第６項において、前記一方の組のポ
   ートが前記入力ポートであり、前記他方の組のポートが
   前記出力ポートであることを特徴とするスイッチング装
   置。 ９、特許請求の範囲第４項において、前記入力ポートに
   それぞれに接続された内部入力ポートと、内部入力ポー
   トと同数の内部出力ポートと、第１の制御信号に応答し
   て、前記各内部入力ポートをどの内部出力ポートとも接
   続できるように配置された複数のスイッチ回路を有する
   第１の切替回路と、前記内部出力ポートと前記出力ポー
   トとの間に配置され、第２の制御信号に応答して、前記
   内部出力ポートに割り当てられた番号を少なくとも一部
   において並び替える第２の切替回路とを備え、内部経路
   に競合が発生しないような間隔が前記ポート間隔として
   与えられている場合、前記制御回路は前記ポート間隔を
   調整しないで、前記第１及び第２の制御信号を前記制御
   信号として前記第１及び第２の切替回路に送出し、前記
   第２の切替回路に並び替えを行なわせることなく前記内
   部出力ポートと前記出力ポートとを接続させ、前記内部
   経路に競合が発生するようなポート間隔の場合、前記制
   御回路は前記ポート間隔を競合が発生しないような間隔
   に調整する一方、前記基準ポートの番号を補正して前記
   第１の制御信号を発生し、且つ、前記第２の切替回路に
   並び替えを行なわせるような前記第２の制御信号を送出
   することを特徴とするスイッチング装置。 １０、特許請求の範囲第４項において、前記入力ポート
   と同数の内部入力ポートと、前記出力ポートにそれぞれ
   接続された内部出力ポートと、前記内部入力ポート及び
   内部出力ポートに接続され、第１の制御信号に応答して
   前記各内部入力ポートをどの前記内部出力ポートとも接
   続できるように配置された複数のスイッチ回路を有する
   第１の切替回路と、前記入力ポートと前記内部入力ポー
   トとの間に配置され、第２の制御信号に応答して、前記
   入力ポートに割り当てられた番号を少なくとも一部にお
   いて並び替える第２の切替回路とを備え、内部経路に競
   合が発生しないような間隔が前記ポート間隔として与え
   られている場合、前記制御回路は前記ポート間隔を調整
   しないで、前記第１及び第２の制御信号を前記制御信号
   として前記第１及び第２の切替回路に送出し、前記第２
   の切替回路に並び替えを行なわせることなく前記入力ポ
   ートと前記内部入力ポートとを接続させ、前記内部経路
   に競合が発生するようなポート間隔の場合、前記制御回
   路は前記ポート間隔を競合が発生しないような間隔に調
   整する一方、前記基準ポートの番号を補正して前記第１
   の制御信号を発生し、且つ、前記第２の切替回路に並び
   替えを行なわせるような前記第２の制御信号を送出する
   ことを特徴とするスイッチング装置。