JPS6254350A - スイツチング装置 - Google Patents
スイツチング装置Info
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- JPS6254350A JPS6254350A JP1225886A JP1225886A JPS6254350A JP S6254350 A JPS6254350 A JP S6254350A JP 1225886 A JP1225886 A JP 1225886A JP 1225886 A JP1225886 A JP 1225886A JP S6254350 A JPS6254350 A JP S6254350A
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- circuit
- port
- ports
- output
- input
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、複数の送信元と複数の受信元とを接続するの
に使用されるスイッチング装置に関する。
に使用されるスイッチング装置に関する。
(従来技術)
従来、情報を送信する多数の送信元と、その情報を受信
する多数の受信元とを接続する場合がある。例えば中央
処理装置とメモリとを有する情報処理装置においては、
ベクトルデータのような複数の並列データを中央処理装
置からメモリに送出するために、複数のメモリアドレス
がアクセスされることがある。
する多数の受信元とを接続する場合がある。例えば中央
処理装置とメモリとを有する情報処理装置においては、
ベクトルデータのような複数の並列データを中央処理装
置からメモリに送出するために、複数のメモリアドレス
がアクセスされることがある。
同様な動作は複数の処理アレイとこれらを制御する制御
用計算機との間においても行なわれる。
用計算機との間においても行なわれる。
両者いずれの場合でも、送信元と受信元との間には、ス
イッチング装置が設けられている。
イッチング装置が設けられている。
この種のスイッチング装置、即ち、ネットワークの一例
がIEEE Transactions on Com
puters、 Vol。
がIEEE Transactions on Com
puters、 Vol。
Cし、4,屋12.PP1145−1155に記載の°
’ACCESSAND ALIG犯伍NT OF DA
TA INハARRAY PROCESSOR”と題す
る論文に開示されている。この論文には、多段接続のク
ロスパ回路を用いて、送るべき情報に送出ポート番号お
よび受信ポート番号を付加情報として付加して各クロス
バ回路に供給し、各クロスバ回路においては付加情報と
クロスバ回路の位置とからその出力を選択する構成が示
されている。
’ACCESSAND ALIG犯伍NT OF DA
TA INハARRAY PROCESSOR”と題す
る論文に開示されている。この論文には、多段接続のク
ロスパ回路を用いて、送るべき情報に送出ポート番号お
よび受信ポート番号を付加情報として付加して各クロス
バ回路に供給し、各クロスバ回路においては付加情報と
クロスバ回路の位置とからその出力を選択する構成が示
されている。
また、同時に複数の入力が同一の出力から出ようとする
とパス競合が発生するので、いずれか一つの入力のみを
通過させ他の入力は待合わさせるという制御を各クロス
バ回路が行なっている。このように、上記したスイッチ
ング装置では、各クロスバ回路に種々の制御機能が分散
して与えられている。
とパス競合が発生するので、いずれか一つの入力のみを
通過させ他の入力は待合わさせるという制御を各クロス
バ回路が行なっている。このように、上記したスイッチ
ング装置では、各クロスバ回路に種々の制御機能が分散
して与えられている。
(発明が解決しようとする問題点)
上述した従来のネットワークには、接続すべき線の数が
増大するにつれて、個々のクロスバ回路の機能が複雑に
なシ、多大のハードウェアを必要とするという欠点があ
る。
増大するにつれて、個々のクロスバ回路の機能が複雑に
なシ、多大のハードウェアを必要とするという欠点があ
る。
本発明の目的は必要なハードウェアの量を低減できるス
イッチング装置を提供することである。
イッチング装置を提供することである。
本発明の他の目的は各スイッチ回路を簡略化できるスイ
ッチング装置を提供することである。
ッチング装置を提供することである。
本発明の更に他の目的はベクトルデータのような並列デ
ータを同時的に分配するのに適したスイッチング装置を
提供することである。
ータを同時的に分配するのに適したスイッチング装置を
提供することである。
本発明の他の目的は並列データを高速で分配できるスイ
ッチング装置を提供することである。
ッチング装置を提供することである。
(問題点を解決するだめの手段)
本発明によれば、連続的に付されたアドレスを少なくと
も一つそれぞれ割り当てられている複数のユニットを結
合され、前記アドレスから選択された複数の選択アドレ
スをアクセスするのに使用されるスイッチング装置にお
いて、前記選択アドレスのうちの基準アドレス及び前記
選択アドレス間の距離を参照して制御信号を生成する制
御回路。
も一つそれぞれ割り当てられている複数のユニットを結
合され、前記アドレスから選択された複数の選択アドレ
スをアクセスするのに使用されるスイッチング装置にお
いて、前記選択アドレスのうちの基準アドレス及び前記
選択アドレス間の距離を参照して制御信号を生成する制
御回路。
と、前記制御信号に応答して、内部経路を形成し。
前記選択アドレスを接続する経路形成手段とを有するこ
とを特徴とするスイッチング装置が得られる。
とを特徴とするスイッチング装置が得られる。
更に2本発明によれば2番号が連続的に付された一組の
入力ポートと、同様に番号が連続的に付された一組の出
力ポートを備え、各入力ポートが内部に形成される接続
経路を介して、前記出力ポートのいずれとも接続できる
ように構成されたスイッチネットワークを有し、前記一
組の入力ポート及び前記一組の出力ポートのいずれか一
方の組に属するポートは基準ポートを含み、該基準ポー
トから予め定められたポート間隔で、前記他方の組のポ
ートに接続され、前記スイッチネットワークに結合され
た制御回路は前記基準ポート及び前記予め定められたポ
ート間隔を参照して前記スイッチネットワークに制御信
号を送出し、前記一方の組のポートを前記予め定められ
たポート間隔で接続することを特徴とするスイッチング
装置が得られる。
入力ポートと、同様に番号が連続的に付された一組の出
力ポートを備え、各入力ポートが内部に形成される接続
経路を介して、前記出力ポートのいずれとも接続できる
ように構成されたスイッチネットワークを有し、前記一
組の入力ポート及び前記一組の出力ポートのいずれか一
方の組に属するポートは基準ポートを含み、該基準ポー
トから予め定められたポート間隔で、前記他方の組のポ
ートに接続され、前記スイッチネットワークに結合され
た制御回路は前記基準ポート及び前記予め定められたポ
ート間隔を参照して前記スイッチネットワークに制御信
号を送出し、前記一方の組のポートを前記予め定められ
たポート間隔で接続することを特徴とするスイッチング
装置が得られる。
−(実施例)
次に2本発明について図面を参照して詳細に説明する。
第1図は本発明の第1の実施例のブロック図である。ネ
ットワーク回路1は、複数のスイッチ回路11−1ない
し11−4.11−11ないし11−14および1 ]
し、1ないし11し、4の多段結合で構成されている。
ットワーク回路1は、複数のスイッチ回路11−1ない
し11−4.11−11ないし11−14および1 ]
し、1ないし11し、4の多段結合で構成されている。
各スイッチ回路11−1ないし11−4与11−1.1
ないし11−14および11.し、1ないし11し、4
は、同数(2つ)の入力・パスと出力パスとを有するク
ロスバ手段でなり・、各出力パスにはそれぞれ異なった
入力パスからの情報が伝達されるようになっている。前
記ネットワーク回路1の入力ポートとなるスイッチ回路
11−1ないし11−4の入カッ9スには結線101−
1ないし101−8を通じて複数要素からなるデータの
各要素のアドレス情報が要素順に供給されている。また
。
ないし11−14および11.し、1ないし11し、4
は、同数(2つ)の入力・パスと出力パスとを有するク
ロスバ手段でなり・、各出力パスにはそれぞれ異なった
入力パスからの情報が伝達されるようになっている。前
記ネットワーク回路1の入力ポートとなるスイッチ回路
11−1ないし11−4の入カッ9スには結線101−
1ないし101−8を通じて複数要素からなるデータの
各要素のアドレス情報が要素順に供給されている。また
。
前記ネットワーク回路1には、制御回路3がら結線10
5を介して制御信号が供給されるようになっていて、こ
の制御信号にはスイッチ回路11−1ないし11−4.
11−11ないし11−14および11、し、1ないし
11し、4を切り換えるための後述する制御信号S1な
いしS4 、S、1ないしS14およびS2□ないしS
24が含まれている。前記ネットワーク回路1の出力ポ
ートとなるスイッチ回路11し、1ないし11し、4の
出力パスは、結線102−1ないし102−8を介して
記憶装置2にそれぞれ接続されている。
5を介して制御信号が供給されるようになっていて、こ
の制御信号にはスイッチ回路11−1ないし11−4.
11−11ないし11−14および11、し、1ないし
11し、4を切り換えるための後述する制御信号S1な
いしS4 、S、1ないしS14およびS2□ないしS
24が含まれている。前記ネットワーク回路1の出力ポ
ートとなるスイッチ回路11し、1ないし11し、4の
出力パスは、結線102−1ないし102−8を介して
記憶装置2にそれぞれ接続されている。
前記記憶装置2は、複数の記憶単位12−1ないし12
−8から構成され、各記憶単位には前記ネットワーク回
路1から結線102−1ないし102−8を介してデー
タの各要素のアドレス情報が供給されるようになってい
る。
−8から構成され、各記憶単位には前記ネットワーク回
路1から結線102−1ないし102−8を介してデー
タの各要素のアドレス情報が供給されるようになってい
る。
前記制御回路3には、結線101−1を通じて前記複数
要素からなるデータの先頭要素のアドレス情報が、結線
103を通じて同データの要素間距離情報が、結線10
4を通じて前記記憶装置2の構成情報がそれぞれ供給さ
れており、これら情報は制御回路3で前記制御信号S1
ないし541S11ないしS14および821ないし8
24に変換されて結線105を介して前記ネットワーク
回路1に供給されるようになっている。上記した要素間
距離情報はデータの記憶位置に与えられるアドレスによ
ってあられされている。
要素からなるデータの先頭要素のアドレス情報が、結線
103を通じて同データの要素間距離情報が、結線10
4を通じて前記記憶装置2の構成情報がそれぞれ供給さ
れており、これら情報は制御回路3で前記制御信号S1
ないし541S11ないしS14および821ないし8
24に変換されて結線105を介して前記ネットワーク
回路1に供給されるようになっている。上記した要素間
距離情報はデータの記憶位置に与えられるアドレスによ
ってあられされている。
前記スイッチ回路11−1ないし11−4の入力パスに
は、それぞれ前記結線101−1および101し、゜1
01−3および101−4.1015および101−6
ならびに1017および101−8を通じて前記アドレ
ス情報が入力信号としてそれぞれ供給されている。そし
て、スイッチ回路11−1の出力パスは結線111−1
および111し、を通じてスイッチ回路1’1−11お
よび11−13の入力パスに、スイッチ回路11し、の
出力パスは結a111−3および111−4を通じてス
イッチ回路11−11および11−13の入力パスに、
スイッチ回路11−3の出力パスは結線111−5およ
び111−6を通じてスイッチ回路11−12および1
1−14の入力/Jスに。
は、それぞれ前記結線101−1および101し、゜1
01−3および101−4.1015および101−6
ならびに1017および101−8を通じて前記アドレ
ス情報が入力信号としてそれぞれ供給されている。そし
て、スイッチ回路11−1の出力パスは結線111−1
および111し、を通じてスイッチ回路1’1−11お
よび11−13の入力パスに、スイッチ回路11し、の
出力パスは結a111−3および111−4を通じてス
イッチ回路11−11および11−13の入力パスに、
スイッチ回路11−3の出力パスは結線111−5およ
び111−6を通じてスイッチ回路11−12および1
1−14の入力/Jスに。
スイッチ回路11−4の出力・やスは結線111−7お
よび111−8を通じてスイッチ回路11−12および
11−14の入力パスにそれぞれ接続されている。
よび111−8を通じてスイッチ回路11−12および
11−14の入力パスにそれぞれ接続されている。
上記スイッチ回路11−11の出力パスは結線111−
11およびILL−12を通じてスイッチ回路11し、
1および11し、.3の入力パスに、スイッチ回路11
−12の出力パスは結線111−13および111−1
4を通じてスイッチ回路11し、1および11し、3の
入力パスに、スイッチ回路11−13の出力パスは結線
111−15および111−16を通じてスイッチ回路
11し、2および11し、4の入力パスに、スイッチ回
路11−14の出力パスは結線111−17および11
1−18を通じてスイッチ回路11し、2および11し
、4の入力ijスにそれぞれ接続されている。
11およびILL−12を通じてスイッチ回路11し、
1および11し、.3の入力パスに、スイッチ回路11
−12の出力パスは結線111−13および111−1
4を通じてスイッチ回路11し、1および11し、3の
入力パスに、スイッチ回路11−13の出力パスは結線
111−15および111−16を通じてスイッチ回路
11し、2および11し、4の入力パスに、スイッチ回
路11−14の出力パスは結線111−17および11
1−18を通じてスイッチ回路11し、2および11し
、4の入力ijスにそれぞれ接続されている。
上記スイッチ回路11し、1の出力パスは結線102−
1および102−5を通じて記憶単位12−1および1
2−5に、スイッチ回路11し、2の出力パスは結線1
02し、および102−6を通じて記憶単位12し、お
よび12−6に、スイッチ回路11し、3の出力パスは
結線102−3および102−7を通じて記憶単位12
−3および12−7に、スイッチ回路11し、4の出力
パスは結線102−4および1o2−8を通じて記憶単
位12−4および12−8にそれぞれ接続されている。
1および102−5を通じて記憶単位12−1および1
2−5に、スイッチ回路11し、2の出力パスは結線1
02し、および102−6を通じて記憶単位12し、お
よび12−6に、スイッチ回路11し、3の出力パスは
結線102−3および102−7を通じて記憶単位12
−3および12−7に、スイッチ回路11し、4の出力
パスは結線102−4および1o2−8を通じて記憶単
位12−4および12−8にそれぞれ接続されている。
上記したネットワーク回路1の構成では、各入力ポート
がスイッチ回路を切り替えることにょシ全ての出力ポー
トに接続できる。
がスイッチ回路を切り替えることにょシ全ての出力ポー
トに接続できる。
前記スイッチ回路11−1ないし11−4.11−11
ないし11−14および11し、1ないし11し、4に
は、前記制御回路3から前記制御信号、S、ないし54
1811ないしS□4およびS2□ないし824がそれ
ぞれ供給されている。
ないし11−14および11し、1ないし11し、4に
は、前記制御回路3から前記制御信号、S、ないし54
1811ないしS□4およびS2□ないし824がそれ
ぞれ供給されている。
これら制御信号の論理値による入力信号と出力信号との
関係は、第2図に示すようになる。同図においてSiは
スイッチ11−1に供給される制御信号で、同信号Si
がOのときには2系統の入カッ9スに供給される入力信
号を2系統の出カッ2スに並列的に出力し、1のときに
はクロス状に出力するようにスイッチ回路11−1が制
御される。例えば、スイッチ回路11−1の制御信号S
1がOの場合には結線101−1からの入力信号は結線
111−1に、結線101し、からの入力信号は結線1
11し、にそれぞれ伝達され、制御信号S□が1の場合
には結線101−1からの入力信号は結線111し、に
、結線101し、からの入力信号は結線111−1にそ
れぞれ伝達される。この例からも判るように、各スイッ
チ回路の2系統の入力・ぐスに供給される信号は、かな
らず2系統の出力パスのいずれかに出力信号として導出
される。
関係は、第2図に示すようになる。同図においてSiは
スイッチ11−1に供給される制御信号で、同信号Si
がOのときには2系統の入カッ9スに供給される入力信
号を2系統の出カッ2スに並列的に出力し、1のときに
はクロス状に出力するようにスイッチ回路11−1が制
御される。例えば、スイッチ回路11−1の制御信号S
1がOの場合には結線101−1からの入力信号は結線
111−1に、結線101し、からの入力信号は結線1
11し、にそれぞれ伝達され、制御信号S□が1の場合
には結線101−1からの入力信号は結線111し、に
、結線101し、からの入力信号は結線111−1にそ
れぞれ伝達される。この例からも判るように、各スイッ
チ回路の2系統の入力・ぐスに供給される信号は、かな
らず2系統の出力パスのいずれかに出力信号として導出
される。
第2a図は各スイッチ回路の構成を示しておシ。
図からも明らかなとおり、制御信号Siが1″のとき入
力信号工。及び工、がそれぞれ出力信号0゜及び01と
して出力され、他方、制御信号Siが°゛0”のとき、
入力信号■。及び■1がそれぞれ0□及びC6とじて送
出される。
力信号工。及び工、がそれぞれ出力信号0゜及び01と
して出力され、他方、制御信号Siが°゛0”のとき、
入力信号■。及び■1がそれぞれ0□及びC6とじて送
出される。
前記記憶単位12−1ないし12−8に割り付られるア
ドレスは、第3図に示すように、前記結線104を通じ
て供給される記憶装置2の構成情報の値によって異なっ
てくる。
ドレスは、第3図に示すように、前記結線104を通じ
て供給される記憶装置2の構成情報の値によって異なっ
てくる。
本実施例では、前記記憶装置2の構成は2ビツトで表さ
れ、前記結線104を通じて入力される構成情報が(1
1)2(以下、2進数を括弧と添字2とを用いて表記す
る)のときには、前記記憶単位12−1ないし12−8
がすべてネットワーク回路1を通じて構成されてアクセ
ス可能となる。なお。
れ、前記結線104を通じて入力される構成情報が(1
1)2(以下、2進数を括弧と添字2とを用いて表記す
る)のときには、前記記憶単位12−1ないし12−8
がすべてネットワーク回路1を通じて構成されてアクセ
ス可能となる。なお。
記憶単位が構成されるとは、該記憶単位がネットワーク
回路1を介して図示しない中央処理装置に接続され同装
置からアクセス可能になることを意味する。また、前記
構成情報が(10)2のときには。
回路1を介して図示しない中央処理装置に接続され同装
置からアクセス可能になることを意味する。また、前記
構成情報が(10)2のときには。
記憶単位12−1ないし12−4が構成されてアクセス
可能となるが、記憶単位12−5ないし12−8は構成
されずアクセス不可能となってアドレスを割り付けられ
ない。さらに、前記構成情報が(01)2のときには、
記憶単位12−5ないし12−8が構成されてアクセス
可能となるが、記憶単位12−1ないし12−4は構成
されずアクセス不可能となってアドレスを割り付けられ
ないことになる。
可能となるが、記憶単位12−5ないし12−8は構成
されずアクセス不可能となってアドレスを割り付けられ
ない。さらに、前記構成情報が(01)2のときには、
記憶単位12−5ないし12−8が構成されてアクセス
可能となるが、記憶単位12−1ないし12−4は構成
されずアクセス不可能となってアドレスを割り付けられ
ないことになる。
第4図は前記制御回路3を詳細に示すブロック図である
。結線103を通じて供給されるデータの要素間距離情
報はデコード回路301ないし303でそれぞれデコー
ドされ、結線310ないし312を通じてシフト回路3
04ないし306に制御情報としてそれぞれ供給される
。シフト回路304ないし306は、前記結線310な
いし312を介して供給される前記デコード回路301
ないし303で生成された制御情報をシフト数生成回路
307′から結線314ないし316を介して供給され
るシフト数情報に応じてそれぞれ右にシフトさせたり、
あるいは特定の制御パターンを生成させたりする。シフ
ト回路304ないし306からの出力信号は、前記結線
105(第1図参照)である結線307ないし309を
介して前記スイッチ回路11−1ないし11−4.11
−11ないし11−14および11し、1ないし11し
、4に前記制御信号S工ないしS 4 + S11ない
し814およびS21ないしS24としてそれぞれ送出
される。
。結線103を通じて供給されるデータの要素間距離情
報はデコード回路301ないし303でそれぞれデコー
ドされ、結線310ないし312を通じてシフト回路3
04ないし306に制御情報としてそれぞれ供給される
。シフト回路304ないし306は、前記結線310な
いし312を介して供給される前記デコード回路301
ないし303で生成された制御情報をシフト数生成回路
307′から結線314ないし316を介して供給され
るシフト数情報に応じてそれぞれ右にシフトさせたり、
あるいは特定の制御パターンを生成させたりする。シフ
ト回路304ないし306からの出力信号は、前記結線
105(第1図参照)である結線307ないし309を
介して前記スイッチ回路11−1ないし11−4.11
−11ないし11−14および11し、1ないし11し
、4に前記制御信号S工ないしS 4 + S11ない
し814およびS21ないしS24としてそれぞれ送出
される。
前記デコード回路301ないし303は、前記結線10
3を通じて供給されるデータの要素間距離情報をデコー
ドする回路である。例えば、前記要素間距離情報の下位
3ビツトをビットの重みの順に重い方からdo、dlお
よびd2とすると、第4a図に示すように前記デコード
回路301ばこれらdo、dlおよびd2を用いて11
ビツトのデコード信号C2゜ないしC2,。に、 C2
o=d0. C21:dl、C22=d0.C23=1
.C2,=d0.C2,=d1゜C26=doI C2
,=OI C28=ao、 C2,=a□およびC21
o=d0 とデコードする。まだ、前記デコード回路3
02は、前記d。、d、およびd2を用いて5ビツトの
制御情報C1゜ないしC14に、C1゜=d、 。
3を通じて供給されるデータの要素間距離情報をデコー
ドする回路である。例えば、前記要素間距離情報の下位
3ビツトをビットの重みの順に重い方からdo、dlお
よびd2とすると、第4a図に示すように前記デコード
回路301ばこれらdo、dlおよびd2を用いて11
ビツトのデコード信号C2゜ないしC2,。に、 C2
o=d0. C21:dl、C22=d0.C23=1
.C2,=d0.C2,=d1゜C26=doI C2
,=OI C28=ao、 C2,=a□およびC21
o=d0 とデコードする。まだ、前記デコード回路3
02は、前記d。、d、およびd2を用いて5ビツトの
制御情報C1゜ないしC14に、C1゜=d、 。
C1,=1 、 Cl2=d、 l C13=0および
C14=d1とデコードする。さらに、前記デコード回
路303は。
C14=d1とデコードする。さらに、前記デコード回
路303は。
2ビツトの制御情報CO0およびCO3に、C00=1
およびCO,=Oとデコードする。
およびCO,=Oとデコードする。
第5図(a) 、 (b)及び(c)はそれぞれデコー
ド信号C2,CL及びCOと要素間距離情報との関係を
より具体的に示す図である。
ド信号C2,CL及びCOと要素間距離情報との関係を
より具体的に示す図である。
第4図において、前記シフト数生成回路307′は、結
線101−1を通じて供給されるデータの先頭要素のア
ドレス情報の内の前記記憶単位12−1ないし12−8
を示す下位3ビツトからシフト数情報を生成する回路で
ある。具体的に云えば1例工ば、前記結線101−1を
通じて与えられるデータの先頭要素のアドレス情報の下
位3ビツトをビットの重みの順に重い方からbopbl
およびb2とすると、シフト数生成回路307′はシフ
ト回路304ないし306のシフトル情報として。
線101−1を通じて供給されるデータの先頭要素のア
ドレス情報の内の前記記憶単位12−1ないし12−8
を示す下位3ビツトからシフト数情報を生成する回路で
ある。具体的に云えば1例工ば、前記結線101−1を
通じて与えられるデータの先頭要素のアドレス情報の下
位3ビツトをビットの重みの順に重い方からbopbl
およびb2とすると、シフト数生成回路307′はシフ
ト回路304ないし306のシフトル情報として。
bObI b2 + b、b2およびb2を生成し、
これらシフト数情報を結線314ないし316を通じて
シフト回路304ないし306にそれぞれ送出する。
これらシフト数情報を結線314ないし316を通じて
シフト回路304ないし306にそれぞれ送出する。
また、シフト回路304は、前記結線104からの構成
情報が(1o )2 または(01)2のときには。
情報が(1o )2 または(01)2のときには。
それぞれ全ビットOまたは1を出力する。
前記シフト回路304は、前記デコード回路301から
供給される前記制御情報C2゜ないしC2,。を前記シ
フト数生成回路307′から供給されるシフト数情報に
基づいてシフトし、下位4ビツトから前記制御信号S2
1ないしSXaを生成する。
供給される前記制御情報C2゜ないしC2,。を前記シ
フト数生成回路307′から供給されるシフト数情報に
基づいてシフトし、下位4ビツトから前記制御信号S2
1ないしSXaを生成する。
詳しくは、シフト後の制御情報の下位から数えて第1ビ
ツトを824.第2ビツトを823.第3ビツトを82
2.第4ビツトを321とする。また、前記シフト回路
305は、前記制御情報C1゜ないしC14を前記シフ
ト数情報に基づいてシフトし、下位2ビツトから前記制
御信号S工、ないしS□4を生成する。詳しくは、シフ
ト後の制御情報の下位から数えて第1ピツトをStSお
よびS14.第2ピットS1.およびS1□とする。さ
らに、前記シフト回路306は、前記制御情報CO0お
よびcolを前記シフト数情報に基づいてシフトし、最
正位ビットから前記制御信号S□ないしS4を生成する
。詳しくは、シフト後の制御情報の最下位ビットをS、
、S2.S3およびS4とする。
ツトを824.第2ビツトを823.第3ビツトを82
2.第4ビツトを321とする。また、前記シフト回路
305は、前記制御情報C1゜ないしC14を前記シフ
ト数情報に基づいてシフトし、下位2ビツトから前記制
御信号S工、ないしS□4を生成する。詳しくは、シフ
ト後の制御情報の下位から数えて第1ピツトをStSお
よびS14.第2ピットS1.およびS1□とする。さ
らに、前記シフト回路306は、前記制御情報CO0お
よびcolを前記シフト数情報に基づいてシフトし、最
正位ビットから前記制御信号S□ないしS4を生成する
。詳しくは、シフト後の制御情報の最下位ビットをS、
、S2.S3およびS4とする。
シフト回路304は第6a図の回路を4つ並べて構成さ
れる。すなわち、第1の回路においてはデコーダ301
から制御情報即ちデコード信号C2oないしC2,を受
信し信号821を、第2の回路においてはC21ないし
C2,を受信し信号S2□を。
れる。すなわち、第1の回路においてはデコーダ301
から制御情報即ちデコード信号C2oないしC2,を受
信し信号821を、第2の回路においてはC21ないし
C2,を受信し信号S2□を。
第3の回路においてはC2□ないしC2,を受信し信号
S23を、第4の回路においてはC23ないしC21o
を受信し信号824を、それぞれ出力する。
S23を、第4の回路においてはC23ないしC21o
を受信し信号824を、それぞれ出力する。
シフト回路305は第6b図の回路を2つ並べて構成さ
れる。すなわち、第1の回路においてはデコーダ302
から制御情報C1゜ないしC13を受信し信号S□1お
よびSI2を、第2の回路においてはCI□ないしC1
4を受信し信号S13およびSI4をそれぞれ出力する
。
れる。すなわち、第1の回路においてはデコーダ302
から制御情報C1゜ないしC13を受信し信号S□1お
よびSI2を、第2の回路においてはCI□ないしC1
4を受信し信号S13およびSI4をそれぞれ出力する
。
シフト回路306は第6c図の回路により構成される。
第6a図乃至第6c図からも明らかなとおシ。
要素間距離情報す。b、 b2の状態によって821と
してはC2゜〜C2,のいずれか、S22としては02
□〜C28のいずれかが選択される。同様に、S23及
びS24として、 C2□〜C2,及びC2,〜C2、
。のいずれかが選択され、S11及びS12としてC1
゜〜C13のいずれか、S13及びS14としてC11
〜C14のいずれかが選択される。また、81〜S4と
してはCOo又はC01のいずれかが選択される。
してはC2゜〜C2,のいずれか、S22としては02
□〜C28のいずれかが選択される。同様に、S23及
びS24として、 C2□〜C2,及びC2,〜C2、
。のいずれかが選択され、S11及びS12としてC1
゜〜C13のいずれか、S13及びS14としてC11
〜C14のいずれかが選択される。また、81〜S4と
してはCOo又はC01のいずれかが選択される。
次に1以上のように構成された本実施例のメモリアクセ
ス制御装置の動作について説明する。
ス制御装置の動作について説明する。
まず、記憶単位12−1ないし12−8が全て構成され
、先頭アドレスが0番地、要素間距離が3の場合を考え
る。すなわち、結線101−1から供給されるアドレス
情報がOで、結線101し、ないし101−8から供給
されるアドレス情報がOに3を順次加えていった数であ
る3、6,9,12゜15.18および21の場合には
、各アドレスが属する記憶単位はそれぞれ12−1.’
12−4.12−7.12し、.12−5.12−8.
12−3および12−6となり、したがって、結線10
1−1ないし101−8を通じて供給されたアドレス情
報はそれぞれ結線102−1 、102−4 、102
−7.102し、.102−5.102−8,102−
3および102−6 を通じて記憶装置2に送出され
なければならない。
、先頭アドレスが0番地、要素間距離が3の場合を考え
る。すなわち、結線101−1から供給されるアドレス
情報がOで、結線101し、ないし101−8から供給
されるアドレス情報がOに3を順次加えていった数であ
る3、6,9,12゜15.18および21の場合には
、各アドレスが属する記憶単位はそれぞれ12−1.’
12−4.12−7.12し、.12−5.12−8.
12−3および12−6となり、したがって、結線10
1−1ないし101−8を通じて供給されたアドレス情
報はそれぞれ結線102−1 、102−4 、102
−7.102し、.102−5.102−8,102−
3および102−6 を通じて記憶装置2に送出され
なければならない。
一方、結線103を通じて値3の要素間距離情報が供給
されると、デコード回路301ないし203において、
C2゜ないしC2,。が0,1,0゜1.1,0.1.
O,0,1およびOに、CI。ないしC14が1.1,
0.0および1に、COoおよびCOIが1およびOに
それぞれデコードされる。
されると、デコード回路301ないし203において、
C2゜ないしC2,。が0,1,0゜1.1,0.1.
O,0,1およびOに、CI。ないしC14が1.1,
0.0および1に、COoおよびCOIが1およびOに
それぞれデコードされる。
この場合には、結線104を通じて(1t )zが構成
情報として与えられておシ、また。結線101−1を通
じてアドレス情報として0が供給されているので、シフ
ト回路304ないし306には結線314ないし316
を通じてシフト数情報0がそれぞれ供給される。したが
って、 32. =C2,=0 。
情報として与えられておシ、また。結線101−1を通
じてアドレス情報として0が供給されているので、シフ
ト回路304ないし306には結線314ないし316
を通じてシフト数情報0がそれぞれ供給される。したが
って、 32. =C2,=0 。
S2□”C211=Cr 823 =C2g =1 +
J4 =C2□。=0゜5ll=s1□=C13=O
、513=S、4=C14=1および51=s2=s3
=s4=co、=oとなる。前記結線101−1ないし
101−8から入力されたアドレス情報は、第2図にし
たがって、第7図に示すような経路をたどってネットワ
ーク回路1内のスイッチ回路11−1ないし11−4.
11−11ないし11−14お工び11し、1ないし1
1し、4を通り。
J4 =C2□。=0゜5ll=s1□=C13=O
、513=S、4=C14=1および51=s2=s3
=s4=co、=oとなる。前記結線101−1ないし
101−8から入力されたアドレス情報は、第2図にし
たがって、第7図に示すような経路をたどってネットワ
ーク回路1内のスイッチ回路11−1ないし11−4.
11−11ないし11−14お工び11し、1ないし1
1し、4を通り。
結線102−1ないし102−8を経て前記記憶単位1
2〜工ないし12−8に送られる。
2〜工ないし12−8に送られる。
次に、記憶単位12−1ないし12−8が全て構成され
、先頭アドレスが3番地、要素間距離が3の場合を考え
る。この場合も結線103からは値3の要素間距離情報
が供給されるので、前記場合と同様に、 C2゜ないし
C2,。が0,1.0,1,1゜0.1.0,0,1お
よびOに、CI。ないしC14が1.1,0.0および
1に、 CO,およびCo、が1およびOにそれぞれデ
コードされ、シフト回路304ないし306にそれぞれ
供給される。また、デ−タの先頭要素のアドレスが3番
地で記憶単位12−1ないし12−8が全て構成されて
いるので。
、先頭アドレスが3番地、要素間距離が3の場合を考え
る。この場合も結線103からは値3の要素間距離情報
が供給されるので、前記場合と同様に、 C2゜ないし
C2,。が0,1.0,1,1゜0.1.0,0,1お
よびOに、CI。ないしC14が1.1,0.0および
1に、 CO,およびCo、が1およびOにそれぞれデ
コードされ、シフト回路304ないし306にそれぞれ
供給される。また、デ−タの先頭要素のアドレスが3番
地で記憶単位12−1ないし12−8が全て構成されて
いるので。
結線101−1からは3が、結線104からは(11)
2がそれぞれ供給され、シフト数生成回路307′から
シフト回路304ないし306にシフト数情報3.3お
よび1がそれぞれ供給される。したがって、S2□=c
24==l 、 S2□=C2,=C、s23=C2g
=1 、524==C27=O、S工、=S1□=C1
゜””1 + 513=S□4=C11=1および50
=S、=S2=S3=CO0=1となり、前記結線10
1−1ないし101−8を通じてネットワーク回路1に
供給されたアドレス情報は、第8図に示すような経路を
たどって、結線102−4.102−7.102し、.
102−5.102−8.102−3,102−6およ
び102−1を経て記憶単位12−4.12−7.12
し、.12−5’、12−8゜12−3.12−6およ
び12−1にそれぞれ送られる。
2がそれぞれ供給され、シフト数生成回路307′から
シフト回路304ないし306にシフト数情報3.3お
よび1がそれぞれ供給される。したがって、S2□=c
24==l 、 S2□=C2,=C、s23=C2g
=1 、524==C27=O、S工、=S1□=C1
゜””1 + 513=S□4=C11=1および50
=S、=S2=S3=CO0=1となり、前記結線10
1−1ないし101−8を通じてネットワーク回路1に
供給されたアドレス情報は、第8図に示すような経路を
たどって、結線102−4.102−7.102し、.
102−5.102−8.102−3,102−6およ
び102−1を経て記憶単位12−4.12−7.12
し、.12−5’、12−8゜12−3.12−6およ
び12−1にそれぞれ送られる。
前記結線101−1ないし101−8を通じて供給され
るアドレス情報は、それぞれ3 、6 、9 、12゜
15.18.21および24番地であるから、各アドレ
スが属する記憶単位は第3図から判るように12−4.
12−7.12し、.12−5.12−8.12−3.
12−6および12−1であり、正しくメモリがアクセ
スされたことになる。
るアドレス情報は、それぞれ3 、6 、9 、12゜
15.18.21および24番地であるから、各アドレ
スが属する記憶単位は第3図から判るように12−4.
12−7.12し、.12−5.12−8.12−3.
12−6および12−1であり、正しくメモリがアクセ
スされたことになる。
次に、記憶単位12−1ないし12−4が構成されてお
らず、記憶単位12−5ないし12−8だけが構成され
ている場合の動作について説明する。
らず、記憶単位12−5ないし12−8だけが構成され
ている場合の動作について説明する。
データの先頭要素のアドレスが3番地で、各要素間距離
が3であるとする。この場合には、デコード回路301
ないし303の出力信号は、全ての記憶単位12−1な
いし12−8が全て構成されている場合と同じであるか
ら、 C2゜ないしC2,。
が3であるとする。この場合には、デコード回路301
ないし303の出力信号は、全ての記憶単位12−1な
いし12−8が全て構成されている場合と同じであるか
ら、 C2゜ないしC2,。
が0,1,0,1,1,0,1,0.0,1および0に
。
。
C1゜ないしC14が1.1,0.0および1に、CO
6およびCOlが1および0にそれぞれデコードされ、
シフト回路304ないし306にそれぞれ供給される。
6およびCOlが1および0にそれぞれデコードされ、
シフト回路304ないし306にそれぞれ供給される。
しかし、シフト回路305および306に供給されるシ
フト数情報は、記憶単位12−1ないし12−8が全て
構成されている場合と同様に3および1となる。したが
って、S11ないし814がそれぞれ1.1.1および
1.S、ないしS4がそれぞれ1.i、1および1とし
てネットワーク回路1に供給される。一方、シフト回路
304の出力信号は、全ての記憶単位の内の記憶単位1
2−5ないし12−8だけが構成されてVるため、全ビ
ット1になり、S21ないしS24はそれぞれ1,1.
1および1としてネットワーク回路1に供給される。し
たがって、結線101−1ないし1oi−sから結線1
02−1ないし102−8へは、第9図に示す経路で接
続される。
フト数情報は、記憶単位12−1ないし12−8が全て
構成されている場合と同様に3および1となる。したが
って、S11ないし814がそれぞれ1.1.1および
1.S、ないしS4がそれぞれ1.i、1および1とし
てネットワーク回路1に供給される。一方、シフト回路
304の出力信号は、全ての記憶単位の内の記憶単位1
2−5ないし12−8だけが構成されてVるため、全ビ
ット1になり、S21ないしS24はそれぞれ1,1.
1および1としてネットワーク回路1に供給される。し
たがって、結線101−1ないし1oi−sから結線1
02−1ないし102−8へは、第9図に示す経路で接
続される。
この場合には、記憶単位が4個しか構成されていないの
で、ネットワーク回路1に供給されるアドレス情報の内
、有効なアドレス情報は結線101−1ないし101−
4を通じて供給されるアドレス情報3,6.9および1
2だけであり、、これらのアドレス情報が記憶単位12
−5ないし12−8にそれぞれ送出されればよい。アド
レス情報3゜6.9および12が属する記憶単位は、第
3図から判るように、それぞれ12−8.12−7゜1
2−6および12−5であり、第9図では正しく結線1
.01−1ないし101−4から結線102−5ないし
102−8への接続が行われている。
で、ネットワーク回路1に供給されるアドレス情報の内
、有効なアドレス情報は結線101−1ないし101−
4を通じて供給されるアドレス情報3,6.9および1
2だけであり、、これらのアドレス情報が記憶単位12
−5ないし12−8にそれぞれ送出されればよい。アド
レス情報3゜6.9および12が属する記憶単位は、第
3図から判るように、それぞれ12−8.12−7゜1
2−6および12−5であり、第9図では正しく結線1
.01−1ないし101−4から結線102−5ないし
102−8への接続が行われている。
なお、要素間距離が偶数の場合には、結線101−1か
ら供給されているアドレス情報が正しく記憶装置に送出
されないが、この場合には有効なアドレス情報しか結線
101−1に与えないようにすれば第4図に示される制
御回路で第1図中に示されたネットワーク回路lを制御
することができる。
ら供給されているアドレス情報が正しく記憶装置に送出
されないが、この場合には有効なアドレス情報しか結線
101−1に与えないようにすれば第4図に示される制
御回路で第1図中に示されたネットワーク回路lを制御
することができる。
第10図は制御回路3の他の例を示す図である。
デコード回路320以外は第4図と同一の構成である。
すなわち、前記103で与えられる要素間距離情報の下
位3ビッ−トをビットの重み順に重みが大きい方からd
o、’d、 、 d2とすると、デコード回路320は
記憶単位構成情報104″11”のときは第4図のデコ
ーダ301と同様にd。−d2 を用いて11ビツト
の制御信号C2゜o−C21゜がC2゜。” do +
C201=d□+ C202=do + C208=
1 + C264=do t C2os =dt *
C206=dOrC2゜、=0.C2゜8=d0 、C
2゜、=d1 、C2,o=d0となるようにデコード
し、記憶単位構成情報104が°01″のときは制御信
号c2o0、〜C2,。
位3ビッ−トをビットの重み順に重みが大きい方からd
o、’d、 、 d2とすると、デコード回路320は
記憶単位構成情報104″11”のときは第4図のデコ
ーダ301と同様にd。−d2 を用いて11ビツト
の制御信号C2゜o−C21゜がC2゜。” do +
C201=d□+ C202=do + C208=
1 + C264=do t C2os =dt *
C206=dOrC2゜、=0.C2゜8=d0 、C
2゜、=d1 、C2,o=d0となるようにデコード
し、記憶単位構成情報104が°01″のときは制御信
号c2o0、〜C2,。
のすべてが値lになるようにデコードし、記憶単位構成
情報104が“1o″のときは制御信号C2゜。〜C2
,。をすべて値Oにデコードする。またシフト回路30
4は第6a図のα部分を除去しβ点から出力を得るよう
に構成される。
情報104が“1o″のときは制御信号C2゜。〜C2
,。をすべて値Oにデコードする。またシフト回路30
4は第6a図のα部分を除去しβ点から出力を得るよう
に構成される。
以下余日
動作
以上のような構成をもとにしてこの装置の動作を説明す
る。まず記憶単位構成情報が値″11”で全ての記憶単
位が有効な場合について説明する。
る。まず記憶単位構成情報が値″11”で全ての記憶単
位が有効な場合について説明する。
このときはすべての記憶単位12−1〜12−8に対し
てアクセス可能であるから、記憶装置2に対する番地づ
けは第3図(、)に示すようになる。今。
てアクセス可能であるから、記憶装置2に対する番地づ
けは第3図(、)に示すようになる。今。
先頭要素アドレス二〇、要素間距離=3の場合を考える
と、線101−1〜101−8にはそれぞれアドレス要
素0,3,6,9,12,15゜18.21が与えられ
、それらの番地(アドレス)が属する記憶単位はそれぞ
れ12−1..12−4゜12−7.12し、.12−
5.12−8.12−3.12−6である。要素間距離
=3であるがら線103の要素間距離情報d0 、d□
、d2は” 0 、1 、1 ”となり、第5図より
デコード回路320からは線310へ信号c2o、〜C
2,。がそれぞれ” 01011010010”として
出力され、デコード回路302からは線311へ信号C
l o 、” C1/4 カそれぞれ”11001”と
して出力され、デコード回路303からは線312へ信
号COo〜Co1がそれぞれ“1o″として出力される
。また線101−1の先頭アドレスbo、b0.b2は
000”であるからシフト回路304〜306は何れも
シフト数=0であり、従って制御信号は521=O、S
2□=O,523=1゜S2. =O、S□1=81□
=O、S、 、 =S、 、 =1 、51=S2=S
3=S4=0となる。この制御の様子は第11図に示さ
れ、正しく目的の記憶単位ヘアドレスが送出されている
ことがわかる。
と、線101−1〜101−8にはそれぞれアドレス要
素0,3,6,9,12,15゜18.21が与えられ
、それらの番地(アドレス)が属する記憶単位はそれぞ
れ12−1..12−4゜12−7.12し、.12−
5.12−8.12−3.12−6である。要素間距離
=3であるがら線103の要素間距離情報d0 、d□
、d2は” 0 、1 、1 ”となり、第5図より
デコード回路320からは線310へ信号c2o、〜C
2,。がそれぞれ” 01011010010”として
出力され、デコード回路302からは線311へ信号C
l o 、” C1/4 カそれぞれ”11001”と
して出力され、デコード回路303からは線312へ信
号COo〜Co1がそれぞれ“1o″として出力される
。また線101−1の先頭アドレスbo、b0.b2は
000”であるからシフト回路304〜306は何れも
シフト数=0であり、従って制御信号は521=O、S
2□=O,523=1゜S2. =O、S□1=81□
=O、S、 、 =S、 、 =1 、51=S2=S
3=S4=0となる。この制御の様子は第11図に示さ
れ、正しく目的の記憶単位ヘアドレスが送出されている
ことがわかる。
次に記憶単位構成情報が値“10″の場合について説明
する。線104の記憶単位構成情報が10”のときは記
憶単位12−1〜12−4のみが有効であるから番地づ
けは第3図(b)のようになる。
する。線104の記憶単位構成情報が10”のときは記
憶単位12−1〜12−4のみが有効であるから番地づ
けは第3図(b)のようになる。
記憶単位が4個しか構成されていな−ので線101−1
〜101−8に供給されるアドレスのうち有効であるも
のは線101−1〜101−4に供給されるアドレスだ
けで、今、先頭要素アドレスし、,要素間距離=3の場
合を考えると、線101−1〜101−4にはそれぞれ
アドレス要素2,5,8,11が与えられ、それらの番
地が属する記憶単位はそれぞれ12−3.12し、゜1
2−1.12−4である。記憶単位構成情報は“10″
であるからデコード回路320がらは信号C2O−C2
1oがすべて”o”となって線310へ出力される。デ
コード回路302および303からは記憶単位構成情報
とは関係なくそれぞれ線311.312へ信号C10〜
C14.C00〜C01がそれぞれ”11001”、”
10”として出力される。ここで先頭要素アドレス=2
であるから線201〜203の出力はシフト回路304
〜306においてそれぞれ右に2.2.0ビツトシフト
され、ネットワーク回路1の制御信号S1はS2□=S
2□=Sz3=S24 =OtS+ s =Ss 2
”11S13 =3.4 ”O・Sl:S2:S3:S
4:0となって第12図に示されるように制御され、正
しく接続されていることがわかる。
〜101−8に供給されるアドレスのうち有効であるも
のは線101−1〜101−4に供給されるアドレスだ
けで、今、先頭要素アドレスし、,要素間距離=3の場
合を考えると、線101−1〜101−4にはそれぞれ
アドレス要素2,5,8,11が与えられ、それらの番
地が属する記憶単位はそれぞれ12−3.12し、゜1
2−1.12−4である。記憶単位構成情報は“10″
であるからデコード回路320がらは信号C2O−C2
1oがすべて”o”となって線310へ出力される。デ
コード回路302および303からは記憶単位構成情報
とは関係なくそれぞれ線311.312へ信号C10〜
C14.C00〜C01がそれぞれ”11001”、”
10”として出力される。ここで先頭要素アドレス=2
であるから線201〜203の出力はシフト回路304
〜306においてそれぞれ右に2.2.0ビツトシフト
され、ネットワーク回路1の制御信号S1はS2□=S
2□=Sz3=S24 =OtS+ s =Ss 2
”11S13 =3.4 ”O・Sl:S2:S3:S
4:0となって第12図に示されるように制御され、正
しく接続されていることがわかる。
最後に記憶単位構成情報が値“01″の場合だついて説
明する。この場合の動作は記憶単位構成情報が°’10
”の場合と同様に考えることができる。記憶単位は12
−5〜12−8の4個のみが有効で9番地は記憶単位1
2−5がら0番地が始まるように割付けられ、第3図(
c)のような番地づけとなる。アドレスは線101−1
〜101−4に供給されるアドレスのみが有効で、先頭
要素アドレス、要素間距離を(2)の時と同様にそれぞ
れ2゜3とすると線101−1〜101−4にはそれぞ
れアドレス2,5,8.11が与えられ、対応する記憶
単位はそれぞれ12−7.12−6.12−5.12−
8である。制御信号SiはS2□=S2□=S23=S
24=1 、S□、=81□=1.513=s14=o
、51=s2=s3=s4=oとなって第13図に示さ
れるように、記憶単位の内の前半が縮退した状態におい
ても正しく接続されることがわかる。
明する。この場合の動作は記憶単位構成情報が°’10
”の場合と同様に考えることができる。記憶単位は12
−5〜12−8の4個のみが有効で9番地は記憶単位1
2−5がら0番地が始まるように割付けられ、第3図(
c)のような番地づけとなる。アドレスは線101−1
〜101−4に供給されるアドレスのみが有効で、先頭
要素アドレス、要素間距離を(2)の時と同様にそれぞ
れ2゜3とすると線101−1〜101−4にはそれぞ
れアドレス2,5,8.11が与えられ、対応する記憶
単位はそれぞれ12−7.12−6.12−5.12−
8である。制御信号SiはS2□=S2□=S23=S
24=1 、S□、=81□=1.513=s14=o
、51=s2=s3=s4=oとなって第13図に示さ
れるように、記憶単位の内の前半が縮退した状態におい
ても正しく接続されることがわかる。
この場合、構成情報が“′01″であり、0番地は記憶
単位12−5に割り付けられてお、す、入力ポート側で
は0番地がどこから始まるかは意識する必要がない。
単位12−5に割り付けられてお、す、入力ポート側で
は0番地がどこから始まるかは意識する必要がない。
なお記憶単位構成情報が“10#または01”の場合は
、有効なポート数が半分になるから1回にアクセスでき
るアドレスも当然記憶単位構成情報が“11#の場合の
半分となる。また要素間距離が偶数の場合には線101
−1から送出されるアドレスしか正しく記憶装置2だ送
出されな論が。
、有効なポート数が半分になるから1回にアクセスでき
るアドレスも当然記憶単位構成情報が“11#の場合の
半分となる。また要素間距離が偶数の場合には線101
−1から送出されるアドレスしか正しく記憶装置2だ送
出されな論が。
このときは有効なアドレスが線101−1にしか与えら
れないように制御すれば、第10図に示した制御回路3
で第1図の回路を制御できる。
れないように制御すれば、第10図に示した制御回路3
で第1図の回路を制御できる。
以下余日
第14図はこの発明の第2の実施例のデータ切替装置を
示す図である。ネットワーク回路1は第1図のそれと同
一構成である。説明の都合上ネットワーク回路1の入力
ポート及び出力?−トを内部入力ポート及び内部出力ポ
ートと呼ぶと、内部入力ポートは入力ポートO〜7に直
接接続されている。
示す図である。ネットワーク回路1は第1図のそれと同
一構成である。説明の都合上ネットワーク回路1の入力
ポート及び出力?−トを内部入力ポート及び内部出力ポ
ートと呼ぶと、内部入力ポートは入力ポートO〜7に直
接接続されている。
切替回路5は回路1の出力102−1〜102−8(即
ち、内部出力ポートO〜7)に接続されており、2個の
並び替え回路50と51により構成される。並び替え回
路50には回路1の出力ポート1.2.4の出力102
し、,102−3及び102−5が接続され、制御信号
108が論理値0の時には入力102し、,102−3
.102−5をそれぞれ出力106−1,106−3,
106−5て出力し、論理値1の場合には入力102し
、を出力106−3に、入力102−3を出力106−
5に、そして入力102−5を出力106し、にそれぞ
れ出力する。つまシポート1,2.4を通過(1,2,
4)または並び替える(2,4.1)機能をもつ。同様
に並び替え回路51はポー)3,5.6を通過(3、5
、6)または並び替え(5,6,3)る。入力ポートO
と7は切替回路5では何の操作も行われずそのまま出力
、z−ト0と7に接続される。つまシ切替回路5の入力
ポートと出力ポートの関係は入力ポートをA、 A、
A2の2進3ビツトで表わすと制御信号108が論理値
Oの時疋はAoAIA2の出力ポートに、論理値1の時
にはAI A2A、の出力ポートK並び替えられる。
ち、内部出力ポートO〜7)に接続されており、2個の
並び替え回路50と51により構成される。並び替え回
路50には回路1の出力ポート1.2.4の出力102
し、,102−3及び102−5が接続され、制御信号
108が論理値0の時には入力102し、,102−3
.102−5をそれぞれ出力106−1,106−3,
106−5て出力し、論理値1の場合には入力102し
、を出力106−3に、入力102−3を出力106−
5に、そして入力102−5を出力106し、にそれぞ
れ出力する。つまシポート1,2.4を通過(1,2,
4)または並び替える(2,4.1)機能をもつ。同様
に並び替え回路51はポー)3,5.6を通過(3、5
、6)または並び替え(5,6,3)る。入力ポートO
と7は切替回路5では何の操作も行われずそのまま出力
、z−ト0と7に接続される。つまシ切替回路5の入力
ポートと出力ポートの関係は入力ポートをA、 A、
A2の2進3ビツトで表わすと制御信号108が論理値
Oの時疋はAoAIA2の出力ポートに、論理値1の時
にはAI A2A、の出力ポートK並び替えられる。
第15図は並び替え回路の一例を示しておシ。
この図からも明らかなとおシ、入力11+I2+及び工
4が上記した形式で並び替えられる。
4が上記した形式で並び替えられる。
制御回路4には入力ポートOが接続されるべき出力ポー
トの番号B(先頭と呼ぶ)と続く入力ポート1〜7の出
力ポートにおける間隔(D)がそれぞれ線107,10
3で入力される。先頭(B)と間隔(D)はこの実施例
の装置ではポート数が8個のため3ビツトの2進数bo
b、 b2とdOdi d2で与えられる。
トの番号B(先頭と呼ぶ)と続く入力ポート1〜7の出
力ポートにおける間隔(D)がそれぞれ線107,10
3で入力される。先頭(B)と間隔(D)はこの実施例
の装置ではポート数が8個のため3ビツトの2進数bo
b、 b2とdOdi d2で与えられる。
第16図に制御回路4における論理を示す。制御回路4
からは回路1の各スイッチ回路を制御する信号105と
切替回路5を制御する信号108が出力される。信号1
05は各スイッチ回路11−1〜11し、4を制御する
信号81〜824で構成されておシ、初段の4個のスイ
ッチ回路11−1〜11−4は同一の制御信号S 1=
S 2=S 3=S 4で、2段目のスイッチ回路11
−11.11−12は511=812.またスイッチ回
路11−13.11−14はS 13=S 14でそれ
ぞれ制御され、終段のスイッチ回路11し、1〜11し
、4はそれぞれ821〜S24で個別に制御される。信
号108は切替回路5の2個の並び替え回路50 、5
1に接続され、同じ信号Eが分配されている。
からは回路1の各スイッチ回路を制御する信号105と
切替回路5を制御する信号108が出力される。信号1
05は各スイッチ回路11−1〜11し、4を制御する
信号81〜824で構成されておシ、初段の4個のスイ
ッチ回路11−1〜11−4は同一の制御信号S 1=
S 2=S 3=S 4で、2段目のスイッチ回路11
−11.11−12は511=812.またスイッチ回
路11−13.11−14はS 13=S 14でそれ
ぞれ制御され、終段のスイッチ回路11し、1〜11し
、4はそれぞれ821〜S24で個別に制御される。信
号108は切替回路5の2個の並び替え回路50 、5
1に接続され、同じ信号Eが分配されている。
以上の構成において間隔(D)が奇数の時だけでなく、
・ぐス競合を発生するD=2又は6の場合でも切替回路
5を用いて同時に4ポートを接続可能であることを説明
する。
・ぐス競合を発生するD=2又は6の場合でも切替回路
5を用いて同時に4ポートを接続可能であることを説明
する。
まず、・ぐス競合が発生しない場合について説明する。
第17図て先頭(B)が29間隔(D)が3の場合を示
す。入力ポート(1)と出力ポート(J)の関係は(J
: B + I X D ) MOD 8で表わされ
、ここではJ=2+IX3となシ入カポート0〜7は順
に出力ポート2,5.0.3.6.1.4.7に接続さ
れれば良い。第16図を参照すると回路1の各スイッチ
回路の制御信号SはD=3のためE=0となりsb2”
OのためSl ” S2 ” S3 ” S 4 ””
0 *b、 b2 = 2でst 1 =812 =
1及び513=S14=O*b6 bl bz= 2で
821〜24はそれぞれ0,1,0゜Oとなる。切替回
路5ではE=0のため制御線108は値Oで入力をその
まま出力に出しておシ。
す。入力ポート(1)と出力ポート(J)の関係は(J
: B + I X D ) MOD 8で表わされ
、ここではJ=2+IX3となシ入カポート0〜7は順
に出力ポート2,5.0.3.6.1.4.7に接続さ
れれば良い。第16図を参照すると回路1の各スイッチ
回路の制御信号SはD=3のためE=0となりsb2”
OのためSl ” S2 ” S3 ” S 4 ””
0 *b、 b2 = 2でst 1 =812 =
1及び513=S14=O*b6 bl bz= 2で
821〜24はそれぞれ0,1,0゜Oとなる。切替回
路5ではE=0のため制御線108は値Oで入力をその
まま出力に出しておシ。
第17図の太線に示すごとく入力の8個が同時に出力に
全て切替えられる。同様にして間隔(D)が奇数(1,
3,5,7)ではB=0〜7Vcおいて常に全ての入力
は同時に出力に切替えることができる。
全て切替えられる。同様にして間隔(D)が奇数(1,
3,5,7)ではB=0〜7Vcおいて常に全ての入力
は同時に出力に切替えることができる。
次に間隔(D)が偶数の場合について説明する。第18
図はB=O、D=2において回路1でパス競合を発生し
ていることを示している。入力ポート0は出力ポート0
に接続されるため、入力線101−1よりスイッチ回路
11−1を通過し、出力111−1でスイッチ回路1l
−11C入り、そのまま出力111−11に通過し、ス
イッチ回路11し、1も通過することてより出力102
−1に出る。ところが入力ポート1は出力ポート2に出
るためには入力101し、よりスイッチ回路11−1で
交換され出力111−1に出なければならない。しかし
スイッチ回路11−1は入力ポート0のためには通過で
なければならないため・ぐス競合が発生する。同様に入
力ポート2及び3もそれぞれ出力ポート4及び6に出る
ためにはスイッチ回路11し、.11−11.11し、
1.11し、3でパス競合が発生する。更に入力ポート
4〜7は入力ポートO〜3と同一出力ポートに出る必要
があり、パス競合が無くても出力ポートが競合するため
同時知は出力ポートに接続できないことが判る。
図はB=O、D=2において回路1でパス競合を発生し
ていることを示している。入力ポート0は出力ポート0
に接続されるため、入力線101−1よりスイッチ回路
11−1を通過し、出力111−1でスイッチ回路1l
−11C入り、そのまま出力111−11に通過し、ス
イッチ回路11し、1も通過することてより出力102
−1に出る。ところが入力ポート1は出力ポート2に出
るためには入力101し、よりスイッチ回路11−1で
交換され出力111−1に出なければならない。しかし
スイッチ回路11−1は入力ポート0のためには通過で
なければならないため・ぐス競合が発生する。同様に入
力ポート2及び3もそれぞれ出力ポート4及び6に出る
ためにはスイッチ回路11し、.11−11.11し、
1.11し、3でパス競合が発生する。更に入力ポート
4〜7は入力ポートO〜3と同一出力ポートに出る必要
があり、パス競合が無くても出力ポートが競合するため
同時知は出力ポートに接続できないことが判る。
以下余白
次に第19図を参照して本発明の特徴である間隔の)が
偶数(2,6)の場合でも同時に4ポートを接続できる
ことを示す。第19図はB=2゜D=6の場合を示す。
偶数(2,6)の場合でも同時に4ポートを接続できる
ことを示す。第19図はB=2゜D=6の場合を示す。
第16図に示すようにこの場合E=1となシ各スイッチ
回路の制御信号Sを生成するための先頭(B)と間隔(
D)は2分の1に調整され(d2→d1 、dl−+d
o 、b2→bl 1bl−+bo )2丁度間隔(
D)が奇数の時のようにパス競合は発生しなくなる。し
かし回路1における入力ポートと出力テートの関係は本
来の関係とは異なってくるため補正が必要となる。この
ために終段のスイッチ回路11し、1−11し、4の制
御信号521−824と切替回路5を用いる。先頭(B
)の奇偶によシ回路lにおける出力をBが偶数の時には
出力0−3に集め、Bが奇数の時には出力4−7に集め
るようにスイッチ回路11し、1−11し、4を動作さ
せ、その出力を切替回路5により所望の出力ポートに並
び替える。このようにしてD=2.6の場合にも四つの
入力ポートを同時に出力ポートに接続することができる
。
回路の制御信号Sを生成するための先頭(B)と間隔(
D)は2分の1に調整され(d2→d1 、dl−+d
o 、b2→bl 1bl−+bo )2丁度間隔(
D)が奇数の時のようにパス競合は発生しなくなる。し
かし回路1における入力ポートと出力テートの関係は本
来の関係とは異なってくるため補正が必要となる。この
ために終段のスイッチ回路11し、1−11し、4の制
御信号521−824と切替回路5を用いる。先頭(B
)の奇偶によシ回路lにおける出力をBが偶数の時には
出力0−3に集め、Bが奇数の時には出力4−7に集め
るようにスイッチ回路11し、1−11し、4を動作さ
せ、その出力を切替回路5により所望の出力ポートに並
び替える。このようにしてD=2.6の場合にも四つの
入力ポートを同時に出力ポートに接続することができる
。
この実施例ではD=0とD=4の場合には入カポ−)0
のみが所定の出力ポートに接続できるようにしであるが
、切替回路5における並び替えのツクターンを追加し、
そのノ4ターンに合うように回路1の出力を調整できる
ように制御回路3を修正すればD=4の場合でも同時に
2個の入力ポートを所望の出力ポートに接続可能である
ことは当業者には容易に理解できる。
のみが所定の出力ポートに接続できるようにしであるが
、切替回路5における並び替えのツクターンを追加し、
そのノ4ターンに合うように回路1の出力を調整できる
ように制御回路3を修正すればD=4の場合でも同時に
2個の入力ポートを所望の出力ポートに接続可能である
ことは当業者には容易に理解できる。
この実施例においては入力ポート数、出力ポート数を共
に8個としたが、これらの数は任意に選択できることは
明白である。
に8個としたが、これらの数は任意に選択できることは
明白である。
第20図はこの発明の第3の実施例のデータ切替装置を
示す図である。切替回路6は入力ポート0〜7にそれぞ
れ線107−1〜107−8で接続されており、2個の
並び替え回路60と61によシ構成される。並び替え回
路60には入力ポートl。
示す図である。切替回路6は入力ポート0〜7にそれぞ
れ線107−1〜107−8で接続されており、2個の
並び替え回路60と61によシ構成される。並び替え回
路60には入力ポートl。
2と4が接続され、制御信号108で論理値0の時には
入力107し、.107−3.107−5をそのままそ
れぞれ出力101−3.101−5及び101し、力1
01し、に、入力107−3を出力101−3にそして
入力107−5を出力101−5にそれぞれ出力する。
入力107し、.107−3.107−5をそのままそ
れぞれ出力101−3.101−5及び101し、力1
01し、に、入力107−3を出力101−3にそして
入力107−5を出力101−5にそれぞれ出力する。
つまりポー)1,2.4を通過または並び替え(2,4
,1)機能をもつ。同様に並び替え回路61はポー)3
,5.6を通過(3゜5.6)または並び替え(6,3
,5)る。入力ポート0と7は回路6では何の操作も行
われずそのまま出力101−1と101−8に出力され
る。つまり切替回路6の入力と出力ポートの関係は入力
ポートをA。A1A2の2進3ビツトで表わすと制御信
号203が論理値0の時にはA。A□A2の出力ポート
に、論理値lの時にはA2AoA□の出力ポートに並び
替えられる。
,1)機能をもつ。同様に並び替え回路61はポー)3
,5.6を通過(3゜5.6)または並び替え(6,3
,5)る。入力ポート0と7は回路6では何の操作も行
われずそのまま出力101−1と101−8に出力され
る。つまり切替回路6の入力と出力ポートの関係は入力
ポートをA。A1A2の2進3ビツトで表わすと制御信
号203が論理値0の時にはA。A□A2の出力ポート
に、論理値lの時にはA2AoA□の出力ポートに並び
替えられる。
ネットワーク回路lは第1図のそれと同一構成であり、
ネットワーク回路1の内部入力ポートハ切替回路6を介
して入力ポートに接続され、内部出力ポートは直接出力
ポートに接続されている。
ネットワーク回路1の内部入力ポートハ切替回路6を介
して入力ポートに接続され、内部出力ポートは直接出力
ポートに接続されている。
制御回路7には出力ポート0に接続されるべき入力ポー
トの番号B(先頭と呼ぶ)と続く出力ポート1〜7の入
力ポートにかける間隔面がそれぞれ線1.07 、 l
03で入力きれる。先頭(B)と間隔の)はこの実施
例の装置ではポート数が8個のためそれぞれ2進数3ピ
ツ)be bt b2とd。d工d2で与えられる。第
21図に制御回路7における論理を示す。制御回路7か
らは切替回路6の2個の並び替え回路60 、61を制
御する信号108と回路lの各スイッチ回路を制御する
信号105が出力される。信号108では切替回路6の
2個の並び替え回路60ど61に同じ信号Eが分配され
ている。信号105は各スイッチ回路11−1〜11し
、4を制御する信号5l−324で構成されており、初
段の4個のスイッチ回路11−1〜11−4はそれぞれ
81〜S4で個別に制御され、2段目のスイッチ回路1
1−11と11−12は511=812の同一信号で、
スイッチ回路11−13と11−14はS 13=81
4の同一信号でそれぞれ制御され、終段のスイッチ回路
11し、1〜11し、4は同一の制御信号521=S2
2=S 23=S 24で制御される。
トの番号B(先頭と呼ぶ)と続く出力ポート1〜7の入
力ポートにかける間隔面がそれぞれ線1.07 、 l
03で入力きれる。先頭(B)と間隔の)はこの実施
例の装置ではポート数が8個のためそれぞれ2進数3ピ
ツ)be bt b2とd。d工d2で与えられる。第
21図に制御回路7における論理を示す。制御回路7か
らは切替回路6の2個の並び替え回路60 、61を制
御する信号108と回路lの各スイッチ回路を制御する
信号105が出力される。信号108では切替回路6の
2個の並び替え回路60ど61に同じ信号Eが分配され
ている。信号105は各スイッチ回路11−1〜11し
、4を制御する信号5l−324で構成されており、初
段の4個のスイッチ回路11−1〜11−4はそれぞれ
81〜S4で個別に制御され、2段目のスイッチ回路1
1−11と11−12は511=812の同一信号で、
スイッチ回路11−13と11−14はS 13=81
4の同一信号でそれぞれ制御され、終段のスイッチ回路
11し、1〜11し、4は同一の制御信号521=S2
2=S 23=S 24で制御される。
以上の構成で間隔の)が奇数の時だけでなく、パス競合
を発生するD=2又は6の場合でも切替回路6を用いて
同時に4ポートを接続可能であることを説明する。第2
2図に先頭(B)が29間隔(D)が3の場合を示す。
を発生するD=2又は6の場合でも切替回路6を用いて
同時に4ポートを接続可能であることを説明する。第2
2図に先頭(B)が29間隔(D)が3の場合を示す。
入力=t?−) (1)と出力ポート(J)の関係はI
=(B+DXJ ) MoD8で表わされ、入力ポート
2,5,0,3,6.t、4.7が出力ポート0〜7に
順に接続されれば良い。第21図を参照すると今D=3
のためE=Oとなシ切替回路6の制御信号108は値O
でスルー状態となシ。
=(B+DXJ ) MoD8で表わされ、入力ポート
2,5,0,3,6.t、4.7が出力ポート0〜7に
順に接続されれば良い。第21図を参照すると今D=3
のためE=Oとなシ切替回路6の制御信号108は値O
でスルー状態となシ。
入力ポートと同一データが回路1に入力される。
回路1への制御信号105はE=Qでdo 、dl及び
d、がそれぞれ0.1及び1でbo 、b工及びb2が
それぞれ0,1及びOのためS工、S2゜S3及びS4
はそれぞれO,i、O及びOとな9゜S1□:S12:
l及びS13:S14:0・S21:S22:523=
S24=0となる。これを第22図の各スイッチ回路に
適用するとそれぞれのパスは太線で示すごとく、8個の
入力が同時に全ての出力に切替えられることが判る。同
様に間隔0)が奇数(1゜3.5.7)ではB=0〜7
において常に全ての入力が同時に出力に切替えることが
できる。
d、がそれぞれ0.1及び1でbo 、b工及びb2が
それぞれ0,1及びOのためS工、S2゜S3及びS4
はそれぞれO,i、O及びOとな9゜S1□:S12:
l及びS13:S14:0・S21:S22:523=
S24=0となる。これを第22図の各スイッチ回路に
適用するとそれぞれのパスは太線で示すごとく、8個の
入力が同時に全ての出力に切替えられることが判る。同
様に間隔0)が奇数(1゜3.5.7)ではB=0〜7
において常に全ての入力が同時に出力に切替えることが
できる。
次に間隔の)が偶数の場合を説明する。第23図flB
=o 、D=2において回路lでパス競合を発生してい
ることを示している。入カポ−) 0.2゜4.6が出
力ポート0.1.2.3に接続されなければならないが
、入力ポート0が出力ポート。
=o 、D=2において回路lでパス競合を発生してい
ることを示している。入カポ−) 0.2゜4.6が出
力ポート0.1.2.3に接続されなければならないが
、入力ポート0が出力ポート。
に切替えられるためには入力101−1がスイッチ回路
11−1を通過し出力111−1からスイッチ回路11
−11. 、その出力11 ]、 −11、スイッチ回
路11し、1を順次通過し出力102−1に出力される
。ところが入力ポート2が出力ポート1に接続されるた
めには入力101−5がスイッチ回路11−3を通過し
、出力111−5がスイッチ回路11−11で交換され
出力111−11に出なければならない。しかしスイッ
チ回路11−11は入力ポートOのために通過でなけれ
ばならずパス競合が発生する。同様に入力ポート4.6
も出力2.3に切替えられるためにはスイッチ回路11
−1.11−3.11−11.11し、2でパス競合が
発生する。
11−1を通過し出力111−1からスイッチ回路11
−11. 、その出力11 ]、 −11、スイッチ回
路11し、1を順次通過し出力102−1に出力される
。ところが入力ポート2が出力ポート1に接続されるた
めには入力101−5がスイッチ回路11−3を通過し
、出力111−5がスイッチ回路11−11で交換され
出力111−11に出なければならない。しかしスイッ
チ回路11−11は入力ポートOのために通過でなけれ
ばならずパス競合が発生する。同様に入力ポート4.6
も出力2.3に切替えられるためにはスイッチ回路11
−1.11−3.11−11.11し、2でパス競合が
発生する。
また間隔(6)が偶数であるため、入力ポートで有効な
ものは4個しかとれないのでパス競合が無い場合でも同
時に4個しか出力ポートに切替えられないことが判る。
ものは4個しかとれないのでパス競合が無い場合でも同
時に4個しか出力ポートに切替えられないことが判る。
次に第24図にこの発明の特徴である間隔(D)が偶数
(2,6)の場合でも同時に4ポートを接続できること
を示す。第24図はB=2 、D=6の場合を示す。第
21図に示すようにこの場合E=1となり、切替回路6
で並び替えが行われ、偶数ポートが回路1の入力ポート
O〜3に集められ、奇数ポートが入力ポート4〜7に集
められる。上記並び替えによシ4ポートを見ると丁度間
隔0)が2分の1になっておシ、制御回路3での間隔の
)を2分の1に調整(d2→d1.dl→d、、b2→
b1 、b1→b0)することによシ丁度間隔■)が奇
数の時のように・ぐス競合を発生しなくなる。ただし先
頭(B)の奇偶により有効なポートがBが偶数では入力
ポート0〜3.奇数では入力4〜7になるため回路1の
初段のクロスバ回路11−1〜11−4で選択するよう
に補正する。このようにしてD=2.6の場合にも四つ
の入力ポートを同時に出力ポートO〜3に接続すること
ができる。
(2,6)の場合でも同時に4ポートを接続できること
を示す。第24図はB=2 、D=6の場合を示す。第
21図に示すようにこの場合E=1となり、切替回路6
で並び替えが行われ、偶数ポートが回路1の入力ポート
O〜3に集められ、奇数ポートが入力ポート4〜7に集
められる。上記並び替えによシ4ポートを見ると丁度間
隔0)が2分の1になっておシ、制御回路3での間隔の
)を2分の1に調整(d2→d1.dl→d、、b2→
b1 、b1→b0)することによシ丁度間隔■)が奇
数の時のように・ぐス競合を発生しなくなる。ただし先
頭(B)の奇偶により有効なポートがBが偶数では入力
ポート0〜3.奇数では入力4〜7になるため回路1の
初段のクロスバ回路11−1〜11−4で選択するよう
に補正する。このようにしてD=2.6の場合にも四つ
の入力ポートを同時に出力ポートO〜3に接続すること
ができる。
この実施例ではD=QとD=4の場合には同時に接続で
きる有効ポート数を1とし出力ポート0のみに切替えら
れるものとしているが、切替回路における並び替えの/
6ターンを追加し、その/6ターンに合うように制御回
路7における先頭(B)と間隔(D)を調整すればD=
4の場合でも同時に2個の入力ポートを所定の出力ポー
トに接続できることは当業者には容易に理解できる。ま
たこの実施例においては入力ポート数、田方ポート数を
共に8個としたが、これらの数は任意に選択できること
は明白である。
きる有効ポート数を1とし出力ポート0のみに切替えら
れるものとしているが、切替回路における並び替えの/
6ターンを追加し、その/6ターンに合うように制御回
路7における先頭(B)と間隔(D)を調整すればD=
4の場合でも同時に2個の入力ポートを所定の出力ポー
トに接続できることは当業者には容易に理解できる。ま
たこの実施例においては入力ポート数、田方ポート数を
共に8個としたが、これらの数は任意に選択できること
は明白である。
この発明の第4の実施例を示す第25図において、ネッ
トワーク回路1は第1図のそれと同一構成であり、並列
演算回路9よシ出力されるデータ線101−1〜101
−8と接続されている。データ線101−1〜101−
8は入力ポートであり1回路1内においてデータ線10
1−1及び]、 01し、はスイッチ回路11− IK
、データ線101−3及び101−4はスイッチ回路1
1し、に、データ線101−5及び101−6はスイッ
チ回路11−3に、データ線101−7及び101−8
はスイッチ回路11−4にそれぞれ接続されている。並
列演算回路9は4要素の演算を並列に実行する第1並列
演算器91及び第2並列演算器92よシ構成され、7″
−夕線101−1−101〜4よシ第1並列演算器91
の演算結果が、データ線101−5〜101−8’よシ
第2並列演算器92の演算結果がそれぞれ出力される。
トワーク回路1は第1図のそれと同一構成であり、並列
演算回路9よシ出力されるデータ線101−1〜101
−8と接続されている。データ線101−1〜101−
8は入力ポートであり1回路1内においてデータ線10
1−1及び]、 01し、はスイッチ回路11− IK
、データ線101−3及び101−4はスイッチ回路1
1し、に、データ線101−5及び101−6はスイッ
チ回路11−3に、データ線101−7及び101−8
はスイッチ回路11−4にそれぞれ接続されている。並
列演算回路9は4要素の演算を並列に実行する第1並列
演算器91及び第2並列演算器92よシ構成され、7″
−夕線101−1−101〜4よシ第1並列演算器91
の演算結果が、データ線101−5〜101−8’よシ
第2並列演算器92の演算結果がそれぞれ出力される。
また、データ線101−1〜101−8の出力はこの順
に、配列要素データのうち同時に処理される8個の要素
データの要素順に対応する演算結果が出力される。
に、配列要素データのうち同時に処理される8個の要素
データの要素順に対応する演算結果が出力される。
データ線101−1〜101−8より回路1に与えられ
た要素データは、出力ポートを構成するデータ線102
−1〜102−8よシ記憶装置2に送出される。記憶装
置2は記憶単位12−1〜12−8から構成され、この
順でアドレス付けがなされている。データ線102−1
〜102−8はこの順で、記憶単位12−1−12−8
に接続されている。
た要素データは、出力ポートを構成するデータ線102
−1〜102−8よシ記憶装置2に送出される。記憶装
置2は記憶単位12−1〜12−8から構成され、この
順でアドレス付けがなされている。データ線102−1
〜102−8はこの順で、記憶単位12−1−12−8
に接続されている。
回路1に対する制御信号は制御回路8で作成され、デー
タ線105より送出される。制御回路8にはデータ線1
09より配列データの先頭要素のアドレス情報が、デー
タ線103よりその要素間距離情報が、データ線110
より並列演算回路4の演算回路構成情報が、データ線1
12よシアクセス回数情報がそれぞれ与えられて制御信
号が作成される。
タ線105より送出される。制御回路8にはデータ線1
09より配列データの先頭要素のアドレス情報が、デー
タ線103よりその要素間距離情報が、データ線110
より並列演算回路4の演算回路構成情報が、データ線1
12よシアクセス回数情報がそれぞれ与えられて制御信
号が作成される。
並列演算回路9は2ビツトで示される演算回路構成情報
を有し、構成情報”11″の時は第1並列演算器91及
び第2並列演算器9zともに構成されている状態である
ことを示し、構成情報′10″の時は第1並列演算器9
1のみの構成であることを示し、構成情報°′01″の
時は第2並列演算器92のみの構成であることを示して
いる。
を有し、構成情報”11″の時は第1並列演算器91及
び第2並列演算器9zともに構成されている状態である
ことを示し、構成情報′10″の時は第1並列演算器9
1のみの構成であることを示し、構成情報°′01″の
時は第2並列演算器92のみの構成であることを示して
いる。
なおこの構成情報は演算回路構成情報としてデータ線1
10よ多制御回路8に与えられる。
10よ多制御回路8に与えられる。
第26図は制御回路8を詳細に示すブロック図である。
制御信号変換回路800以外は第4図と同一構成である
。
。
制御信号変換回路800には演算回路構成情報110と
アクセス回数情報112とが入力構成情報として入力さ
れ、アクセス回数情報は入力構成情報によって示される
有効ポート数で入力ポート数を分割した時の処理順を示
すもので、アクセス回数情報は、演算回路構成情報が”
10″及び” 01 ’の場合に、同時に処理する8要
素データのうち、要素データ順の最初の4要素データに
よるアクセスか、後続の4要素データによるアクセスか
を示し、前者の時、論理値”0”、後者の時論理値°゛
1″を与える。なお演算回路構成情報が”11”の時は
8つのすべての入力ポートが有効ポートであり、アクセ
ス回数情報を無視する。
アクセス回数情報112とが入力構成情報として入力さ
れ、アクセス回数情報は入力構成情報によって示される
有効ポート数で入力ポート数を分割した時の処理順を示
すもので、アクセス回数情報は、演算回路構成情報が”
10″及び” 01 ’の場合に、同時に処理する8要
素データのうち、要素データ順の最初の4要素データに
よるアクセスか、後続の4要素データによるアクセスか
を示し、前者の時、論理値”0”、後者の時論理値°゛
1″を与える。なお演算回路構成情報が”11”の時は
8つのすべての入力ポートが有効ポートであり、アクセ
ス回数情報を無視する。
第27図は演算回路構成情報及びアクセス回数情報と、
データ線307よシ与えられる信号と。
データ線307よシ与えられる信号と。
データ線801よシ出力される信号との関係、つま多制
御信号変換回路800での変換論理を示す。
御信号変換回路800での変換論理を示す。
図中のA0〜A3はデータ線307よシ与えられる4ビ
ツトであり、B0〜B4はデータ線801より送出され
る4ビツトである。Ao 、A□ 。
ツトであり、B0〜B4はデータ線801より送出され
る4ビツトである。Ao 、A□ 。
A2 ・A3U各ビットの反転・信号ある。
動作
以上のような構成のこの実施例の動作を説明する。まず
、先頭アドレスが2番地で、要素間距離が3.並列演算
回路9の演算回路構成情報が”11″の場合を考える。
、先頭アドレスが2番地で、要素間距離が3.並列演算
回路9の演算回路構成情報が”11″の場合を考える。
8要素のデータが並列演算回路9において同時に処理さ
れ、アドレス2 、5 、8゜11.14.17.20
.23にそれぞれアクセスする演算結果がデータ線10
1−1−101−8からそれぞれ出力される。アドレス
は0番地から第3図(、)に示すように各記憶単位に割
り当てられているため、アドレス2.5.8.11.1
4゜17.20.23に対応する記憶単位は記憶単位1
2−3.12−6.12−1.12−4.12−7.1
2し、゜12−5.12−8であり、これらの記憶単位
に接続されるデータ線102−3.102−6.102
−1゜102−4.102−7.t02し、.102−
5.102−8に、データ線101−1〜101−8の
各データがそれぞれ回路1において並べ変えて出力され
る。
れ、アドレス2 、5 、8゜11.14.17.20
.23にそれぞれアクセスする演算結果がデータ線10
1−1−101−8からそれぞれ出力される。アドレス
は0番地から第3図(、)に示すように各記憶単位に割
り当てられているため、アドレス2.5.8.11.1
4゜17.20.23に対応する記憶単位は記憶単位1
2−3.12−6.12−1.12−4.12−7.1
2し、゜12−5.12−8であり、これらの記憶単位
に接続されるデータ線102−3.102−6.102
−1゜102−4.102−7.t02し、.102−
5.102−8に、データ線101−1〜101−8の
各データがそれぞれ回路1において並べ変えて出力され
る。
このため制御回路8Fi次のように動作する。要素間距
離は3であるからその下位3ビットd0d□d、は01
1”であり、これがデータ線103よシブコード回路3
01〜303に入力され、データ線312よシ値C00
=1 、 CO□=Oが。
離は3であるからその下位3ビットd0d□d、は01
1”であり、これがデータ線103よシブコード回路3
01〜303に入力され、データ線312よシ値C00
=1 、 CO□=Oが。
データ線311よシ値cl、 ==l 、 C11=1
、 Cl2=0、C13=O,Cl4=1が、データ
線310よシ値C2゜=0 、C21=l 、C2,=
0 IC2,=1 、C2,=l IC2,=0.C2
,=−1,C2,=0.C2,=0.C2,=I。
、 Cl2=0、C13=O,Cl4=1が、データ
線310よシ値C2゜=0 、C21=l 、C2,=
0 IC2,=1 、C2,=l IC2,=0.C2
,=−1,C2,=0.C2,=0.C2,=I。
C2□o=0 がそれぞれ出力される。シフト制御回路
307′はデータ線109よシ与えられる先頭アドレス
(2番地〕の下位3ピツ)b6 bl bxのO1O#
よシ、データ線316よシシフト値′0″を、データ線
315よシシフト値°′lO”を、データ線314よシ
シフト値”010”をそれぞれ送出し、これらにもとづ
いて、データ線309からは値10”が、データ線30
8からは値″lO”が、データ線307からは値”01
00”がそれぞれ出力される。
307′はデータ線109よシ与えられる先頭アドレス
(2番地〕の下位3ピツ)b6 bl bxのO1O#
よシ、データ線316よシシフト値′0″を、データ線
315よシシフト値°′lO”を、データ線314よシ
シフト値”010”をそれぞれ送出し、これらにもとづ
いて、データ線309からは値10”が、データ線30
8からは値″lO”が、データ線307からは値”01
00”がそれぞれ出力される。
制御信号変換回路800に入力される入力構成情報はデ
ータ1lllOよシ演算回路構成情報”11”のみであ
り、第27図に示す論理に従ってデータ線801よシ値
” 0100 ’が出力される。以上より制御信号は、
S1=S2=S3=54=O、S11=S12=1,5
13=S14=0゜S =O,S =1.S =
0.524=0となシ。
ータ1lllOよシ演算回路構成情報”11”のみであ
り、第27図に示す論理に従ってデータ線801よシ値
” 0100 ’が出力される。以上より制御信号は、
S1=S2=S3=54=O、S11=S12=1,5
13=S14=0゜S =O,S =1.S =
0.524=0となシ。
2f 22 2
3第28図に示すような経路をたどってアドレス2゜5
.8.11.14.17.20.23にアクセスする要
素データがそれぞれデータ線102−1 。
3第28図に示すような経路をたどってアドレス2゜5
.8.11.14.17.20.23にアクセスする要
素データがそれぞれデータ線102−1 。
102−4.102−7,102し、.102−5.1
02−8゜102−3.102−6 に出力される。
02−8゜102−3.102−6 に出力される。
第29図中のD□〜D8はそれぞれアドレス2.5.8
.11゜14.17.20.23にアクセスする要素デ
ータを示している。
.11゜14.17.20.23にアクセスする要素デ
ータを示している。
次に先頭アドレスが2番地で要素間距離が3゜並列演算
回路9の構成情報が°゛10”の場合を考える。並列演
算器91は4要素間時処理可能であるから1回目でアド
レス2.5.8.11にそれぞれアクセスする要素デー
タの処理をし、2回目でアドレス14.17.20.2
3にそれぞれアクセスする要素データの処理をする。し
たがって1回目の処理の結果はアドレス2.5.8.1
1へのアクセス対応にそれぞれデータ線101−1〜1
01−4(有効入力ポート)より送出され。
回路9の構成情報が°゛10”の場合を考える。並列演
算器91は4要素間時処理可能であるから1回目でアド
レス2.5.8.11にそれぞれアクセスする要素デー
タの処理をし、2回目でアドレス14.17.20.2
3にそれぞれアクセスする要素データの処理をする。し
たがって1回目の処理の結果はアドレス2.5.8.1
1へのアクセス対応にそれぞれデータ線101−1〜1
01−4(有効入力ポート)より送出され。
2回目の処理結果もアドレス14.17,20゜23へ
のアクセス対応にそれぞれデータ線101−1〜101
−4よシ送出される。データ線109よシ与えられる先
頭アドレス情報及びデータ線103よシ与えられる要素
間距離情報は1回目の処理及び2回目の処理ともに前述
の例に等しい。
のアクセス対応にそれぞれデータ線101−1〜101
−4よシ送出される。データ線109よシ与えられる先
頭アドレス情報及びデータ線103よシ与えられる要素
間距離情報は1回目の処理及び2回目の処理ともに前述
の例に等しい。
制御信号変換回路800にはデータ線110より与えら
れる並列演算回路構成情報”10″の他て。
れる並列演算回路構成情報”10″の他て。
データ線112から1回目の処理のとき、信号値′0”
のアクセス回数情報が、2回目の処理のときは信号値″
1″のアクセス回数情報がそれぞれ与えられる。制御回
路8はこれらの情報より、第27図に示した論理に従っ
て前例に述べたような流れで回路10制御信号を作成す
る。前例と先頭アドレス及び要素間距離は同一であるた
め、1回目の処理の時はアクセス回数情報が”0′″で
、演算回路構成情報が“11″の時と全スイッチ回路1
1−1〜11−4.11−11〜11−14.11し、
1〜11″″24に対する制御信号は同じになる。また
2回目の処理の時はアクセス回数情報がl′となり、ス
イッチ回路11し、1〜11し、4に対する制御信号S
2.〜S24がすべて反転してS2.=1.82□=0
.823=1.824=1となる他はすべて1回目の処
理すなわち、前例の場合と、スイッチ回路11−1〜1
1−4.11−11〜11−14に対する制御信号は同
じである。1回目の処理は第28図で示せば要素データ
D1〜D4のみに着目した場合でる9、2回目の処理は
第29図に示すような経路をたどってアクセスが行われ
ることになる。
のアクセス回数情報が、2回目の処理のときは信号値″
1″のアクセス回数情報がそれぞれ与えられる。制御回
路8はこれらの情報より、第27図に示した論理に従っ
て前例に述べたような流れで回路10制御信号を作成す
る。前例と先頭アドレス及び要素間距離は同一であるた
め、1回目の処理の時はアクセス回数情報が”0′″で
、演算回路構成情報が“11″の時と全スイッチ回路1
1−1〜11−4.11−11〜11−14.11し、
1〜11″″24に対する制御信号は同じになる。また
2回目の処理の時はアクセス回数情報がl′となり、ス
イッチ回路11し、1〜11し、4に対する制御信号S
2.〜S24がすべて反転してS2.=1.82□=0
.823=1.824=1となる他はすべて1回目の処
理すなわち、前例の場合と、スイッチ回路11−1〜1
1−4.11−11〜11−14に対する制御信号は同
じである。1回目の処理は第28図で示せば要素データ
D1〜D4のみに着目した場合でる9、2回目の処理は
第29図に示すような経路をたどってアクセスが行われ
ることになる。
同様にして先頭アドレスが2.要素間距離が3で、並列
演算回路4の構成情報が”01″の場合は1回目の処理
の時のスイッチ回路11−1−11−4゜11″″11
〜jl−14,11し、1〜11し、4に対する制御信
号が第30図の場合と同じになシ、2回目の処理の時の
スイッチ回路11−1〜11−4゜11−11〜11−
14.11し、1〜11し、4 に対す制御信号が第
29図の場合と同じになることは容易に理解できる。
演算回路4の構成情報が”01″の場合は1回目の処理
の時のスイッチ回路11−1−11−4゜11″″11
〜jl−14,11し、1〜11し、4に対する制御信
号が第30図の場合と同じになシ、2回目の処理の時の
スイッチ回路11−1〜11−4゜11−11〜11−
14.11し、1〜11し、4 に対す制御信号が第
29図の場合と同じになることは容易に理解できる。
以上から明らかなように先頭アドレスと要素間距離とが
同じであれば、並列演算回路9の構成が変化しても制御
信号変換回路800において、スイッチ回路11し、1
〜11し、4に対する制御信号を、第27図で示す論理
に従って変換するだけで回路lの制御が可能となる。こ
れはこの発明の特徴とするところでもある。 ゛ 〔実施例〕 第30図を参照すると9本発明の第5の実施例は、ネッ
トワーク回路1と、制御回路10と、それぞれ入力ポー
ト番号0ないし7を有する8個の入カポ−)I(0)な
いし工(7)と、それぞれ出力ポート番号0ないし7を
有する8個の出カポ−) 0(0)ないし0(7)とか
ら構成される0 ネットワーク回路1は、第1図のそれ
と同一構成である。制御回路10は、それぞれ信号線群
109゜103および113を介して与えられる先頭出
力ポート番号(B)10 = (bobt bz )2
0間隔情報(D)、。=(do dl d2 )2およ
び先頭出力ポート番号で示される出力ポートに接続する
入力ポートの入力ポート番号(財)、。” (n6 n
l nz )2を入力として回路工に対する制御信号S
、ないしS4.Sl、ないしS、4およびS21ないし
S24を生成し、これらの信号を信号@ 105を介し
て回路lに供給する。
同じであれば、並列演算回路9の構成が変化しても制御
信号変換回路800において、スイッチ回路11し、1
〜11し、4に対する制御信号を、第27図で示す論理
に従って変換するだけで回路lの制御が可能となる。こ
れはこの発明の特徴とするところでもある。 ゛ 〔実施例〕 第30図を参照すると9本発明の第5の実施例は、ネッ
トワーク回路1と、制御回路10と、それぞれ入力ポー
ト番号0ないし7を有する8個の入カポ−)I(0)な
いし工(7)と、それぞれ出力ポート番号0ないし7を
有する8個の出カポ−) 0(0)ないし0(7)とか
ら構成される0 ネットワーク回路1は、第1図のそれ
と同一構成である。制御回路10は、それぞれ信号線群
109゜103および113を介して与えられる先頭出
力ポート番号(B)10 = (bobt bz )2
0間隔情報(D)、。=(do dl d2 )2およ
び先頭出力ポート番号で示される出力ポートに接続する
入力ポートの入力ポート番号(財)、。” (n6 n
l nz )2を入力として回路工に対する制御信号S
、ないしS4.Sl、ないしS、4およびS21ないし
S24を生成し、これらの信号を信号@ 105を介し
て回路lに供給する。
第31図は制御回路10の詳細を示すブロック図である
。この回路10は第4図から回路307を除去し排他的
論理和回路1001ないし1003を付加した構成を有
する。回路1001は信号線群1007を介して与えら
れる4ビツト(X6 Xi X2 )C4) 2の信号
と信号線群113を介して与えられる3ピツ) (n6
nl nz)2の入力ポート番号情報Nうちのピッ)
n6とによシ以下の演算を行ない信号S21ないしS2
4を出力する。
。この回路10は第4図から回路307を除去し排他的
論理和回路1001ないし1003を付加した構成を有
する。回路1001は信号線群1007を介して与えら
れる4ビツト(X6 Xi X2 )C4) 2の信号
と信号線群113を介して与えられる3ピツ) (n6
nl nz)2の入力ポート番号情報Nうちのピッ)
n6とによシ以下の演算を行ない信号S21ないしS2
4を出力する。
821:x6■n6 * S22 ”’ XI■n 6
* 823 =X 2■nQ。
* 823 =X 2■nQ。
S24■n0これらの信号S21ないしS24は信号線
群1004に出力される。回路1002は信号線群10
08を介して与えられる2ビツト(7oyz)2の信号
と前記情報Nのうちのビットn1とにより以下の演算を
行ない信号S ないしS、4を出力する。
群1004に出力される。回路1002は信号線群10
08を介して与えられる2ビツト(7oyz)2の信号
と前記情報Nのうちのビットn1とにより以下の演算を
行ない信号S ないしS、4を出力する。
S11 ’ S12 ” ””■”t ” S、s ’
S14 = yt■n1これらの信号S1.ないしS
14は信号線群1005に出力される。回路1003は
信号線1009を介して与えられるlピッ) (Zo)
2の信号と前記情報Nのうちのビットn2とによシ以下
の演算を行ない信号S1ないしS4を出力する。
S14 = yt■n1これらの信号S1.ないしS
14は信号線群1005に出力される。回路1003は
信号線1009を介して与えられるlピッ) (Zo)
2の信号と前記情報Nのうちのビットn2とによシ以下
の演算を行ない信号S1ないしS4を出力する。
sl、s2.s、 、54=zO■n2これらの信号S
□ないしS4は信号線群1006に出力される。
□ないしS4は信号線群1006に出力される。
次に本実施例の動作について説明する。
まず、入力信号線101−1ないし101−8に入力さ
れる信号をそれぞれ出力信号線102−1 。
れる信号をそれぞれ出力信号線102−1 。
102−4.102−7.’102し、.102−5.
102−8゜102−3および102−6に出力する場
合について説明する。乙の場合、隣シ合う入力信号線に
入力される各データが出力される出力信号線間の間隔は
信号線3本分(このような接続関係を間隔3の接続と称
す)であるから間隔情報りとして信号線群103に(0
11)2=(3)1oが供給され、情報BおよびNとし
ては信号線群109および113にともに(ooo)2
=(0)1oが供給される。間隔情報D(011)2に
応答して、デコード回路301ないし303はそれぞれ
(01011010010)2゜(11001)2およ
び(10)2の信号を信号線群310ないし312を介
してシフト回路304ないし306に出力する。情報B
が(000)2であるため、シフト回路304ないし3
06はシフト動作を行なわず、それぞれの入力信号の下
位4ビ、ト分(oolo)2.下位2ビット分(01)
2および下位1ビット分(0)2を信号線群1007な
いし1009を介して排他的論理和回路1001ないし
1003に出力する。回路1001は上述の演算を行な
い、信号S2.(=0■o=o ) 。
102−8゜102−3および102−6に出力する場
合について説明する。乙の場合、隣シ合う入力信号線に
入力される各データが出力される出力信号線間の間隔は
信号線3本分(このような接続関係を間隔3の接続と称
す)であるから間隔情報りとして信号線群103に(0
11)2=(3)1oが供給され、情報BおよびNとし
ては信号線群109および113にともに(ooo)2
=(0)1oが供給される。間隔情報D(011)2に
応答して、デコード回路301ないし303はそれぞれ
(01011010010)2゜(11001)2およ
び(10)2の信号を信号線群310ないし312を介
してシフト回路304ないし306に出力する。情報B
が(000)2であるため、シフト回路304ないし3
06はシフト動作を行なわず、それぞれの入力信号の下
位4ビ、ト分(oolo)2.下位2ビット分(01)
2および下位1ビット分(0)2を信号線群1007な
いし1009を介して排他的論理和回路1001ないし
1003に出力する。回路1001は上述の演算を行な
い、信号S2.(=0■o=o ) 。
S2□(=0■0=0 ) 、 525(= 1■0=
1)および524(=0■0=0)を信号線群1004
に出力する。同様に0回路1002は信号S14.51
2(=0■0=0)およびS、3.S、4(=1■0=
1)を信号線群1005に出力し1回路1003は信号
S□ないしS4 (=O■0=0)を信号線群1006
に出力する。これらの信号S1ないしS4は回路11−
1ないし11−3に、信号S11ないしS、4.は回路
11−11ないし11−14に、信号S2.ないしS2
4は回路11し、1ないし11し、4にそれぞれ供給さ
れ、各回路11−1ないし11−4.11−11ないし
11−14および11し、1ないし11し、4はこれら
の信号によシ前述したよりな“切替動作を行う。
1)および524(=0■0=0)を信号線群1004
に出力する。同様に0回路1002は信号S14.51
2(=0■0=0)およびS、3.S、4(=1■0=
1)を信号線群1005に出力し1回路1003は信号
S□ないしS4 (=O■0=0)を信号線群1006
に出力する。これらの信号S1ないしS4は回路11−
1ないし11−3に、信号S11ないしS、4.は回路
11−11ないし11−14に、信号S2.ないしS2
4は回路11し、1ないし11し、4にそれぞれ供給さ
れ、各回路11−1ないし11−4.11−11ないし
11−14および11し、1ないし11し、4はこれら
の信号によシ前述したよりな“切替動作を行う。
第32図はこのときの回路lの接続状態を示し。
入力信号101−1ないし101−8に入力される各デ
ータがそれぞれ出力信号線102−1.102−4.1
02−7,102し、.102−5.102−8゜10
2−3および1’o2−6に出力されることがわかる。
ータがそれぞれ出力信号線102−1.102−4.1
02−7,102し、.102−5.102−8゜10
2−3および1’o2−6に出力されることがわかる。
以下余日
次に間隔6の接続について説明する。この場合。
入力信号線101−1ないし101−8に入力される各
データはそれぞれ出力信号線102−1,102−7゜
102−5 .102−3.102−1 .102−7
.102−5および102−3に出力されなければなら
ない。このように、出力ポートが競合するため、信号線
101−1ないし101−4に入力されるデータが出力
ポートに出力できない。さらに、信号線101−1ない
し101−4に入力されるデータをそれぞれ信号線10
2−1,102−7,102−5および102−3に出
力するためには、第33図に示すように、クロスバ回路
11−1.11し、.11−11.11し、1および1
1し、2ならびに信号線111−1.111−3111
−11および111−12が競合状態となり、同時には
信号線101−1ないし101−4から信号線102−
1,102−7,102−5および102−3に接続で
きない。そこで、このように間隔が偶数になるような接
続の場合には同時には全ポートを接続せずに2時分割で
接続する。すなわち、信号線群113(第30図)に与
える先゛頭入力ポート番号情報Nをマシンサイクル毎に
更新して、情報Nに対応する出力ポート番号情報Bを信
号線群に与えて回路1を制御する。
データはそれぞれ出力信号線102−1,102−7゜
102−5 .102−3.102−1 .102−7
.102−5および102−3に出力されなければなら
ない。このように、出力ポートが競合するため、信号線
101−1ないし101−4に入力されるデータが出力
ポートに出力できない。さらに、信号線101−1ない
し101−4に入力されるデータをそれぞれ信号線10
2−1,102−7,102−5および102−3に出
力するためには、第33図に示すように、クロスバ回路
11−1.11し、.11−11.11し、1および1
1し、2ならびに信号線111−1.111−3111
−11および111−12が競合状態となり、同時には
信号線101−1ないし101−4から信号線102−
1,102−7,102−5および102−3に接続で
きない。そこで、このように間隔が偶数になるような接
続の場合には同時には全ポートを接続せずに2時分割で
接続する。すなわち、信号線群113(第30図)に与
える先゛頭入力ポート番号情報Nをマシンサイクル毎に
更新して、情報Nに対応する出力ポート番号情報Bを信
号線群に与えて回路1を制御する。
間隔6の接続の場合には、まず、最初のマシンサイクル
で、情報り、BおよびNとしてそれぞれ(110)2=
(6)1o、(OOO)2=(0)、。および(000
)2−(0)+oを供給する。この結果、デコード回路
301ないし303はそれぞれ (11110000111)2.(11001)2およ
び(10)2を回路304ないし306に出力する。
で、情報り、BおよびNとしてそれぞれ(110)2=
(6)1o、(OOO)2=(0)、。および(000
)2−(0)+oを供給する。この結果、デコード回路
301ないし303はそれぞれ (11110000111)2.(11001)2およ
び(10)2を回路304ないし306に出力する。
さらに1回路304ないし306はそれぞれ(0111
)2.(01)2および(0)2を回路1001ないし
1003に出力し2回路1001ないし1003はそれ
ぞれ信号521(=0)、S2□(=1 ) 、 52
3(=1 ) 。
)2.(01)2および(0)2を回路1001ないし
1003に出力し2回路1001ないし1003はそれ
ぞれ信号521(=0)、S2□(=1 ) 、 52
3(=1 ) 。
524(= 1 ) 、 S、1(=O) 、 S、□
(=0 ) 、 513(=1 ) 。
(=0 ) 、 513(=1 ) 。
514(=1)、51(==O)、52(=O)、53
(=O)および54(=0)を出力する。
(=O)および54(=0)を出力する。
したがって2回路1の接続状態は第34図に示すように
な)1.信号線101−1へのデータが信号11102
−1に出力される。次のマシンサイクルでは、情報Bお
よびNとしてそれぞれ(110)2=(6)+oおよび
(001)2=(1)1oが供給される。
な)1.信号線101−1へのデータが信号11102
−1に出力される。次のマシンサイクルでは、情報Bお
よびNとしてそれぞれ(110)2=(6)+oおよび
(001)2=(1)1oが供給される。
情報りは変わらないので、シフト回路304ないし30
6にはそれぞれ(11110000111)2 。
6にはそれぞれ(11110000111)2 。
(11001)2および(10)2が供給される。回路
304においては、情報Bの3ビツト分(110)2に
応答して入力信号(’1110000111)2が6ビ
ツトだけ右シフトされ、シフト結果の下位4ビット分(
1110)2が回路1001に出力される。
304においては、情報Bの3ビツト分(110)2に
応答して入力信号(’1110000111)2が6ビ
ツトだけ右シフトされ、シフト結果の下位4ビット分(
1110)2が回路1001に出力される。
回路305においては、情報Bの下位2ビット分(10
)2に応答して入力信号(11001)2が2ビツトだ
け右シフトされ、シフト結果の下位2ビット分(10)
2が回路1002に出力される。
)2に応答して入力信号(11001)2が2ビツトだ
け右シフトされ、シフト結果の下位2ビット分(10)
2が回路1002に出力される。
回路306においては、情報Bの最下位ビット(0)2
に応答して入力信号(10)2はシフトされず。
に応答して入力信号(10)2はシフトされず。
入力信号の最下位ビット(0)2が回路1003に出力
される。
される。
回路1001ないし1003は情報N(001)2を用
いテ上述ノ演算ヲ行ナイ、信号S2.(=1eO=1)
。
いテ上述ノ演算ヲ行ナイ、信号S2.(=1eO=1)
。
S2□(=1■0=1)、523(=■O=1 ) 、
524(=CEEIO=O)。
524(=CEEIO=O)。
511(=1■0=1)、S、2(=1■0=1)、5
13(=o■0=0)、514(=OeO=O)、Sl
ないLs4(=O■1=1)を出力する。したがって2
回路1の接続状態は第35図に示すようになシ、信号線
101−1へのデータが信号線102−7に出力される
。
13(=o■0=0)、514(=OeO=O)、Sl
ないLs4(=O■1=1)を出力する。したがって2
回路1の接続状態は第35図に示すようになシ、信号線
101−1へのデータが信号線102−7に出力される
。
さらに1次のマシンサイクルでは、情報BおよびNとし
てそれぞれ(1o o )2=(4)t。および(o
lo )2=(2)1oが供給される。回路304にお
いては、情報Bの3ビツト分(100)2に応答して入
力信号(11110000111)2が4ビツトだけ右
、シフトされ、シフト結果の下位4ビット分(1000
)2が回路1.001に出力される。
てそれぞれ(1o o )2=(4)t。および(o
lo )2=(2)1oが供給される。回路304にお
いては、情報Bの3ビツト分(100)2に応答して入
力信号(11110000111)2が4ビツトだけ右
、シフトされ、シフト結果の下位4ビット分(1000
)2が回路1.001に出力される。
回路メ305および306においては、それぞれ情報B
の下位2ビット分(00)2および最下位ビット(0)
2に応答して入力信号(11001)2および(10)
2がシフトされず、それぞれ入力信号の下位2ビット分
(01)2および最下位ビット(0)2が回路1002
および1003に出力される。回路1001ないし10
03は情報N(010)2を用いて上述の演算ヲ行ナイ
、信号S2.(=1eO=1)、522(=0■0=o
) 、 523(=o$o =o ) 、 524(
=o■0=0)、S11およびS1□(二〇の1=1)
、、S、、および514(=1■t=o)。
の下位2ビット分(00)2および最下位ビット(0)
2に応答して入力信号(11001)2および(10)
2がシフトされず、それぞれ入力信号の下位2ビット分
(01)2および最下位ビット(0)2が回路1002
および1003に出力される。回路1001ないし10
03は情報N(010)2を用いて上述の演算ヲ行ナイ
、信号S2.(=1eO=1)、522(=0■0=o
) 、 523(=o$o =o ) 、 524(
=o■0=0)、S11およびS1□(二〇の1=1)
、、S、、および514(=1■t=o)。
Slないし54(=0■0=0)を出力する。したがっ
て。
て。
回路1の接続状態は第36図に示すようになり。
信号線101−3へのデータが信号線102−5に出力
される。以下、同様に、情報BおよびNとしてそれぞれ
(010)2=(2)および(011)2=(3)を供
給スると、信号線101−4へのデータが信号線102
−3に出力される。
される。以下、同様に、情報BおよびNとしてそれぞれ
(010)2=(2)および(011)2=(3)を供
給スると、信号線101−4へのデータが信号線102
−3に出力される。
本実施例ではクロスバ回路の競合が起こってデータの転
送が1デ一タ単位で時分割に行なわれる例について述べ
たが、接続条件によっては2デ一タ単位または4デ一タ
単位で転送することもできる。また、入力ポートおよび
出力ポートの数は8に限定されるものではない。
送が1デ一タ単位で時分割に行なわれる例について述べ
たが、接続条件によっては2デ一タ単位または4デ一タ
単位で転送することもできる。また、入力ポートおよび
出力ポートの数は8に限定されるものではない。
第37図を参照すると1本発明の第6の実施例は、ネ、
トワーク回路1と、制御回路2と、それぞれ入力ポート
番号0ないし7を有する8個の入力ポート!(0)ない
し工(7)と、それぞれ出力ポート番号0ないし7を有
する8個の出力ポート0(0)ないし0(7)とから構
成される。回路1は。
トワーク回路1と、制御回路2と、それぞれ入力ポート
番号0ないし7を有する8個の入力ポート!(0)ない
し工(7)と、それぞれ出力ポート番号0ないし7を有
する8個の出力ポート0(0)ないし0(7)とから構
成される。回路1は。
入カポートエ(0)ないしI(7)と接続された入力信
号線101−1.101−3,101−5.101−7
゜101し、,101−4,101−6および101−
8と、出力ポート0(0)ないし0(7)と接続された
出力信号線102−1,102−5,102し、,10
2−6,102−3.102−7,102−4および1
02−8とを含んでいる。第38図は制御回路10の詳
細を示す。第32図とほぼ同一の構成であるが回路10
01ないし1003における制御信号S1〜S41 S
11〜S14゜S21〜S24の生成方法が異々る。す
なわち1回路1001は信号線1007を介して与えら
れる4ビツト(XOXI X2 X3)2の信号と信号
線群113を介して与えられる3ビツト(”o ”1n
2)2の出力ポート番号情報Nうちのビ°ットnoとに
より以下の演算を行ない信号S1ないしS4を出力する
。
号線101−1.101−3,101−5.101−7
゜101し、,101−4,101−6および101−
8と、出力ポート0(0)ないし0(7)と接続された
出力信号線102−1,102−5,102し、,10
2−6,102−3.102−7,102−4および1
02−8とを含んでいる。第38図は制御回路10の詳
細を示す。第32図とほぼ同一の構成であるが回路10
01ないし1003における制御信号S1〜S41 S
11〜S14゜S21〜S24の生成方法が異々る。す
なわち1回路1001は信号線1007を介して与えら
れる4ビツト(XOXI X2 X3)2の信号と信号
線群113を介して与えられる3ビツト(”o ”1n
2)2の出力ポート番号情報Nうちのビ°ットnoとに
より以下の演算を行ない信号S1ないしS4を出力する
。
512XO■nO、52=X16BnOH53=x2■
nO′54en。
nO′54en。
これらの信号S1ないしS4は信号線群1006に出力
される。回路1002は信号線群1008を介して与え
られる2ピツ) (yoyl)2の信号と前記情報Nの
うちのビットn1とによシ以下の演算を行ない信号S
ないしS14を出力する。
される。回路1002は信号線群1008を介して与え
られる2ピツ) (yoyl)2の信号と前記情報Nの
うちのビットn1とによシ以下の演算を行ない信号S
ないしS14を出力する。
S11 + 812””0””11 S131514=
y、■n1これらの信号S1.ないしS14は信号線群
1005に出力される。回路1003は信号線1009
を介して与えられる1ピツ)(Zo)2の信号と前記情
報Nのうちのピッ) n2とによυ以下の演算を行ない
信号S2.ないしS24を出力する。
y、■n1これらの信号S1.ないしS14は信号線群
1005に出力される。回路1003は信号線1009
を介して与えられる1ピツ)(Zo)2の信号と前記情
報Nのうちのピッ) n2とによυ以下の演算を行ない
信号S2.ないしS24を出力する。
S211 ””221 S231 S24 =”0 $
n2これらの信号S21ないしS24は信号線群100
4に出力される。
n2これらの信号S21ないしS24は信号線群100
4に出力される。
次に本実施例の動作について説明する。
まず、入力信号線101−1,101−4,101−7
゜101し、,101−5,101−8.101−3お
よび101−6に入力される信号をそれぞれ出力ポート
0(0)ないし0(7)に出力する場合について説明す
る。
゜101し、,101−5,101−8.101−3お
よび101−6に入力される信号をそれぞれ出力ポート
0(0)ないし0(7)に出力する場合について説明す
る。
この場合、隣シ合う出力ポートに出力される各データが
入力される入力ポート間の間隔はポート3ケ分(このよ
うな接続関係を間隔3の接続と称す)であるから間隔情
報りとして信号線群103に(oii)2=(3)1o
が供給され、情報BおよびNとしては信号線群109お
よび113にともに(000)2=(0)1oが供給さ
れる。間隔情報D(011)2に応答して、デコード回
路301ないし303はそれぞれ(010110100
10)2. (11001)2および(10)2の信号
を信号線群310ないし312を介してシフト回路30
4ないし306に出力する。
入力される入力ポート間の間隔はポート3ケ分(このよ
うな接続関係を間隔3の接続と称す)であるから間隔情
報りとして信号線群103に(oii)2=(3)1o
が供給され、情報BおよびNとしては信号線群109お
よび113にともに(000)2=(0)1oが供給さ
れる。間隔情報D(011)2に応答して、デコード回
路301ないし303はそれぞれ(010110100
10)2. (11001)2および(10)2の信号
を信号線群310ないし312を介してシフト回路30
4ないし306に出力する。
情報Bが(000)2であるため、シフト回路304な
いし306はジフト動作を行なわず、それぞれの入力信
号の下位4ビット分(0010)2.下位2ビット分(
01)2および下位1ビット分(0)2を信号線群10
07ないし1009を介して排他的論理和回路1001
ないし1003に出力する。回路1001は上述の演算
を行々い、信号51(=o■o=o ) 、52(=0
$O=O) 、 53(=1■O=1 )オ、!: ヒ
54(=O$0=O)を信号線群1006に出力する。
いし306はジフト動作を行なわず、それぞれの入力信
号の下位4ビット分(0010)2.下位2ビット分(
01)2および下位1ビット分(0)2を信号線群10
07ないし1009を介して排他的論理和回路1001
ないし1003に出力する。回路1001は上述の演算
を行々い、信号51(=o■o=o ) 、52(=0
$O=O) 、 53(=1■O=1 )オ、!: ヒ
54(=O$0=O)を信号線群1006に出力する。
同様に1回路1002は信号S、1.S1□(=OeO
=O)およびS13 ’ 514(=1(10=1 )
を信号線群1005に出力し1回路1003は信号S2
.ないし524(=0■0=0)を信号線群1004に
出力する。これらの信号S1ないし84回路11−1な
いし11−4に、信号S4.ないしS14は回路11−
11ないし11−14に、信号S21ないしS24は回
路11し、1ないし11し、4にそれぞれ供給される。
=O)およびS13 ’ 514(=1(10=1 )
を信号線群1005に出力し1回路1003は信号S2
.ないし524(=0■0=0)を信号線群1004に
出力する。これらの信号S1ないし84回路11−1な
いし11−4に、信号S4.ないしS14は回路11−
11ないし11−14に、信号S21ないしS24は回
路11し、1ないし11し、4にそれぞれ供給される。
第39図はこのときの回路1の接続状態を示し。
出力ポート0(0)ないし0(7)に出力される各デー
タはそれぞれ入カポ−) I(0)、I(3)、I(6
)。
タはそれぞれ入カポ−) I(0)、I(3)、I(6
)。
I(1)、I(4)、I(7)、I(2)およびI(5
)に入力されるデータであることがわかる。
)に入力されるデータであることがわかる。
次に間隔6の接続について説明する。この場合、出力ポ
ートo(o)ないし0(7)に出力される各データはそ
れぞれ入力ポートNO)、I(6)、D4)。
ートo(o)ないし0(7)に出力される各データはそ
れぞれ入力ポートNO)、I(6)、D4)。
I(2)、I(0)、I(6)、I(4)およびI(2
)に入力されなければならない。このように、入力ポー
トが競合するため、ポートI(0)ないしI(3)に出
力されるデータしか入力ポートに入力できない。
)に入力されなければならない。このように、入力ポー
トが競合するため、ポートI(0)ないしI(3)に出
力されるデータしか入力ポートに入力できない。
さらに、ボー)0(0)ないし0(3)に出力されるべ
きデータをそれぞれ入カポ−) I(0)、I(6)。
きデータをそれぞれ入カポ−) I(0)、I(6)。
■(4)および■(2)に入力すると、第40図に示す
ように、クロスバ回路11し、1.11し、2.11−
11.11−1および11−4ならびに信号線111−
11.111−12,111−1および111−5が競
合状態となシ、同時には出力ポート0(0)ないし0(
3)と入力ポートI(0)、I(6)、D4)およびI
(2)とを接続できない。そこで、このように間隔が偶
数になるような接続の場合には同時には全ポートを接続
せずに2時分割で接続する。すなわち、信号線群113
に与える先頭出力ポート番号情報Nをマシンサイクル毎
に更新して、情報Nに対応する入力ポート番号情報Bを
信号線群に与えて回路1を制御する。間隔6の接続の場
合には、まず、 ′最初のマシンサイクルで、情報
り、BおよびNとしてそれぞれ(110)2=(6)1
o、(000)2=(0)1゜および(000)2=(
0)1oを供給する。この結果。
ように、クロスバ回路11し、1.11し、2.11−
11.11−1および11−4ならびに信号線111−
11.111−12,111−1および111−5が競
合状態となシ、同時には出力ポート0(0)ないし0(
3)と入力ポートI(0)、I(6)、D4)およびI
(2)とを接続できない。そこで、このように間隔が偶
数になるような接続の場合には同時には全ポートを接続
せずに2時分割で接続する。すなわち、信号線群113
に与える先頭出力ポート番号情報Nをマシンサイクル毎
に更新して、情報Nに対応する入力ポート番号情報Bを
信号線群に与えて回路1を制御する。間隔6の接続の場
合には、まず、 ′最初のマシンサイクルで、情報
り、BおよびNとしてそれぞれ(110)2=(6)1
o、(000)2=(0)1゜および(000)2=(
0)1oを供給する。この結果。
デコード回路301ないし303はそれぞれ(1111
0000111)2. (11001)2および(10
)2を回路304ないし306に出力する。
0000111)2. (11001)2および(10
)2を回路304ないし306に出力する。
さらに1回路304ないし306はそれぞれ(Oll
1 )2. (01)2および(0)2を回路1001
ないし1003に出力し1回路1001ないし1003
はそれぞれ信号51(=o)、52(=1)、53(=
1)、84(=1 ) 、 511(=o ) 、 s
、□(=o ) 、 S、3(=i) l 514(=
1 ) 、 521(=o ) 、 s2□(=O)
、 523(=o )および524(=O)を出力する
。したがって2回路1の接続状態は第41図に示すよう
になシ、入カポートI(0)へのデータが出力ポートo
(o)に出力される。
1 )2. (01)2および(0)2を回路1001
ないし1003に出力し1回路1001ないし1003
はそれぞれ信号51(=o)、52(=1)、53(=
1)、84(=1 ) 、 511(=o ) 、 s
、□(=o ) 、 S、3(=i) l 514(=
1 ) 、 521(=o ) 、 s2□(=O)
、 523(=o )および524(=O)を出力する
。したがって2回路1の接続状態は第41図に示すよう
になシ、入カポートI(0)へのデータが出力ポートo
(o)に出力される。
以下糸a
次のマシンサイクルでは、情報BおよびNとしてそれぞ
れ(110)2=(6)10および(001)2=(1
)+oが供給される。
れ(110)2=(6)10および(001)2=(1
)+oが供給される。
情報りは変わらないので、シフト回路304ないし30
6にはそれぞれ(11110000111)2゜(11
001)2および(10)2が供給される。回路304
においては、情報Bの3ビツト分(110)2に応答し
て入力信号(1110000111)2が6ビツトだけ
右シフト−され、シフト結果の下位4ビット分(111
0)2が回路1001に出力される。
6にはそれぞれ(11110000111)2゜(11
001)2および(10)2が供給される。回路304
においては、情報Bの3ビツト分(110)2に応答し
て入力信号(1110000111)2が6ビツトだけ
右シフト−され、シフト結果の下位4ビット分(111
0)2が回路1001に出力される。
回路305においては、情報Bの下位2ビット分(10
)2に応答して入力信号(11001)2が2ビツトだ
け右シフトされ、シフト結果の下位2ビット分(10)
2が回路1002に出力される。回路306においては
、情報Bの最下位ピッ)(0)2に応答して入力信号(
10)2はシフトされず、入力信号の最下位ビット(O
)2が回路1003に出力される。回路10.01ない
し1003は情報N(001)2を用いて上述の演算を
行ない、信号51(=1e0=1 ) 、 52(=1
■0=1)、53(=1■0=1)、 54(=O■0
=0)。
)2に応答して入力信号(11001)2が2ビツトだ
け右シフトされ、シフト結果の下位2ビット分(10)
2が回路1002に出力される。回路306においては
、情報Bの最下位ピッ)(0)2に応答して入力信号(
10)2はシフトされず、入力信号の最下位ビット(O
)2が回路1003に出力される。回路10.01ない
し1003は情報N(001)2を用いて上述の演算を
行ない、信号51(=1e0=1 ) 、 52(=1
■0=1)、53(=1■0=1)、 54(=O■0
=0)。
511(=1■O=1 ) 、S12 (=i■O=1
) 、S1s (= 0■o’=o ) 、 514
(=o■0=O)tSlないし54(=0■1=1)を
出力する。
) 、S1s (= 0■o’=o ) 、 514
(=o■0=O)tSlないし54(=0■1=1)を
出力する。
したがって2回路1の接続状態は第42図に示すように
なり、ボー)I(6)へのデータがポート0(1)に出
力される。さらに2次のマシンサイクルでは、情報Bお
よびNとしてそれぞれ(100)2=(4)1oおよび
(010)z”(2)1oが供給される。
なり、ボー)I(6)へのデータがポート0(1)に出
力される。さらに2次のマシンサイクルでは、情報Bお
よびNとしてそれぞれ(100)2=(4)1oおよび
(010)z”(2)1oが供給される。
回路304においては、情報Bの3ビツト分(100)
2に応答して入力信号(11110000111)2が
4ビツトだけ右シフトされ、シフト結果の下位4ビット
分(1000)2が回路1001に出力される。
2に応答して入力信号(11110000111)2が
4ビツトだけ右シフトされ、シフト結果の下位4ビット
分(1000)2が回路1001に出力される。
回路305および306においては、それぞれ情報Bの
下位2ビット分(00)2および最下位ピット(0)2
に応答して入力信号(11001)2および(10)2
がシフトされず、それぞれ入力信号の下位2ビット分(
01)2および最下位ピッ)(0)2が回路1002お
よび1003に出力される。回路1001ないし100
3は情報N(010)2を用いて上述の演算を行ない、
信号51(=t■O=1 ) 、 52(=O■0”0
) −S5 (=OeO=O) 、 S4 (=O
■0=0)。
下位2ビット分(00)2および最下位ピット(0)2
に応答して入力信号(11001)2および(10)2
がシフトされず、それぞれ入力信号の下位2ビット分(
01)2および最下位ピッ)(0)2が回路1002お
よび1003に出力される。回路1001ないし100
3は情報N(010)2を用いて上述の演算を行ない、
信号51(=t■O=1 ) 、 52(=O■0”0
) −S5 (=OeO=O) 、 S4 (=O
■0=0)。
S11オヨヒS1゜(−〇〇1=1)、S13オヨヒ5
14(=1■1=0)、S21ないし524(二〇〇〇
−〇)を出力する。したがって1回路lの接続状態は第
43図に示すようになり、ポー) I(4)へのデータ
が、j?−)0(2)に出力される。以下、同様に、情
報BおよびNとしてそれぞれ(010)2=(2)およ
び(011)2=(3)を供給すると、ポート!(2)
へのデータが信号線0(3)に出力される。
14(=1■1=0)、S21ないし524(二〇〇〇
−〇)を出力する。したがって1回路lの接続状態は第
43図に示すようになり、ポー) I(4)へのデータ
が、j?−)0(2)に出力される。以下、同様に、情
報BおよびNとしてそれぞれ(010)2=(2)およ
び(011)2=(3)を供給すると、ポート!(2)
へのデータが信号線0(3)に出力される。
本実施例ではクロスバ回路の競合が起こってデータの転
送が1デ一タ単位で時分割に行なわれる例について述べ
たが、接続条件によっては2デ一タ単位または4デ一タ
単位で転送することもできる。
送が1デ一タ単位で時分割に行なわれる例について述べ
たが、接続条件によっては2デ一タ単位または4デ一タ
単位で転送することもできる。
また、入力ポートおよび出力ポートの数は8に限定され
るものではない。
るものではない。
臥下余ゴ
第1図は本発明に係るスイッチング装置の一実施例を示
すブロック図、第2図は本発明に使用される制御信号と
入出力との関係を示す図、第2a図は各スイッチ回路の
構成を示す回路図、第3図(a) 、 (b) 、及び
(c)は記憶装置のアドレスの割り当てを示す図、第4
図は第1図のスイッチング装置において使用される制御
回路を示す図、第4a図は制御回路のデコード回路から
送出されるデコード信号を説明するための図、第5図は
各デコード回路の動作をよシ具体的に説明するための図
、第一6a図、第6b図、及び第6c図は制御回路に使
用されるシフト回路を示す回路図、第7図、第8図、及
び第9図はスイッチング装置の経路を説明するための図
、第10図は本発明に使用される制御回路の他の例を示
すブロック図、第11図、第12図、及び第13図は第
1O図に示す制御回路による接続経路の例を示す図、第
14図は本発明の第2の実施例に係るスイッチング装置
を示すブロック図、第15図は第14図のスイッチング
装置で使用される並び替え回路の一例を示す回路図。 第16図は制御回路の入出力関係を示す図、第17図、
第18図、及び第19図は第14図のスイッチング装置
の動作を説明するための図、第20図は本発明の第3の
実施例に係るスイッチング装置を示すブロック図、第2
1図は第20図のスイッチング装置に使用される制御回
路の動作を説明するための図、第22図は第20図のス
イッチング装置の経路を示す図、第23図は経路の競合
を説明するための図、第24図は第20図のスイッチン
グ装置の他の動作を説明するための図。 第25図は本発明の第4の実施例に係るスイッチング装
置を示すブロック図、第26図は第25図のスイッチン
グ装置に使用される制御回路を示すブロック図、第27
図は制御回路で用いられる変換論理を示す図、第28図
はスイッチング装置の動作を説明するための図、第29
図はスイッチング装置の他の動作を説明するための図、
第30図は本発明の第5の実施例に係るスイッチング装
置を示すブロック図、第31図は第30図のスイッチン
グ装置に使用さ九る制御回路を示すブロック図、第32
図は第30図のスイッチング装置の動作を説明するため
の図、第33図は接続経路の競合を説明するための図、
第34図、第35図、及び第36図は第30図のスイッ
チング装置の時分割的接続動作を説明するための図、第
37図は本発明の第6の実施例に係るスイッチング装置
のブロック図、第38図は第37図のスイッチング装置
に使用される制御回路を示すブロック図、第39図はス
イン、チング装置の接続経路を説明するための図、第4
0図は接続経路の競合を・説明するだめの図、第41図
乃至第43図は第38図のスイッチング装置の時分割的
動作を説明するための図である。 第3図 第6a図 第6b図 第6c図 第7図 1Uど−l ILIど−と IUとづ IUと−4
KJと−!:1l(Jン区) ILIど−/ ILI
と−呂第11図 第12図 第15図 第14図 01234!=+67 莞15図 U? U2 U4泡16図 范1γ図 I:入力ボ一ト〜 0123456’70 1
ど 5 4 コ b ’/
第18図 ■=人カボ一トー 0123456’1第19図 工:入カボ一トー 〇 ■ ■ ■ *x IK
’xJ:出力ホ出力−シト−) (0) (6)
(4)見20図 毘21図 第22図 に入力車)ト呻 01234567 J:出力ボート−(2) (5) (0) (3
) (6) (1) (4) (7)012
6 4 コ 5/工:入カボ一ト 0
1234567 J:出力ホード (0) (1) (
2) (B)第24図 1:人カホートー ◎ 1 ■ 3 ■ 5 ■
7J:出力ボ一トー (1) (0)
(3) (2)第27図 D:s Da L)l D4 D7
D2 D5DB第29図 IJs D7 D
5 D8第田図 尾33図 第34図 第37図 覧38図 51′さ°4 δtt′3t45ztzSz4
嘉40図 范41図 第42図
すブロック図、第2図は本発明に使用される制御信号と
入出力との関係を示す図、第2a図は各スイッチ回路の
構成を示す回路図、第3図(a) 、 (b) 、及び
(c)は記憶装置のアドレスの割り当てを示す図、第4
図は第1図のスイッチング装置において使用される制御
回路を示す図、第4a図は制御回路のデコード回路から
送出されるデコード信号を説明するための図、第5図は
各デコード回路の動作をよシ具体的に説明するための図
、第一6a図、第6b図、及び第6c図は制御回路に使
用されるシフト回路を示す回路図、第7図、第8図、及
び第9図はスイッチング装置の経路を説明するための図
、第10図は本発明に使用される制御回路の他の例を示
すブロック図、第11図、第12図、及び第13図は第
1O図に示す制御回路による接続経路の例を示す図、第
14図は本発明の第2の実施例に係るスイッチング装置
を示すブロック図、第15図は第14図のスイッチング
装置で使用される並び替え回路の一例を示す回路図。 第16図は制御回路の入出力関係を示す図、第17図、
第18図、及び第19図は第14図のスイッチング装置
の動作を説明するための図、第20図は本発明の第3の
実施例に係るスイッチング装置を示すブロック図、第2
1図は第20図のスイッチング装置に使用される制御回
路の動作を説明するための図、第22図は第20図のス
イッチング装置の経路を示す図、第23図は経路の競合
を説明するための図、第24図は第20図のスイッチン
グ装置の他の動作を説明するための図。 第25図は本発明の第4の実施例に係るスイッチング装
置を示すブロック図、第26図は第25図のスイッチン
グ装置に使用される制御回路を示すブロック図、第27
図は制御回路で用いられる変換論理を示す図、第28図
はスイッチング装置の動作を説明するための図、第29
図はスイッチング装置の他の動作を説明するための図、
第30図は本発明の第5の実施例に係るスイッチング装
置を示すブロック図、第31図は第30図のスイッチン
グ装置に使用さ九る制御回路を示すブロック図、第32
図は第30図のスイッチング装置の動作を説明するため
の図、第33図は接続経路の競合を説明するための図、
第34図、第35図、及び第36図は第30図のスイッ
チング装置の時分割的接続動作を説明するための図、第
37図は本発明の第6の実施例に係るスイッチング装置
のブロック図、第38図は第37図のスイッチング装置
に使用される制御回路を示すブロック図、第39図はス
イン、チング装置の接続経路を説明するための図、第4
0図は接続経路の競合を・説明するだめの図、第41図
乃至第43図は第38図のスイッチング装置の時分割的
動作を説明するための図である。 第3図 第6a図 第6b図 第6c図 第7図 1Uど−l ILIど−と IUとづ IUと−4
KJと−!:1l(Jン区) ILIど−/ ILI
と−呂第11図 第12図 第15図 第14図 01234!=+67 莞15図 U? U2 U4泡16図 范1γ図 I:入力ボ一ト〜 0123456’70 1
ど 5 4 コ b ’/
第18図 ■=人カボ一トー 0123456’1第19図 工:入カボ一トー 〇 ■ ■ ■ *x IK
’xJ:出力ホ出力−シト−) (0) (6)
(4)見20図 毘21図 第22図 に入力車)ト呻 01234567 J:出力ボート−(2) (5) (0) (3
) (6) (1) (4) (7)012
6 4 コ 5/工:入カボ一ト 0
1234567 J:出力ホード (0) (1) (
2) (B)第24図 1:人カホートー ◎ 1 ■ 3 ■ 5 ■
7J:出力ボ一トー (1) (0)
(3) (2)第27図 D:s Da L)l D4 D7
D2 D5DB第29図 IJs D7 D
5 D8第田図 尾33図 第34図 第37図 覧38図 51′さ°4 δtt′3t45ztzSz4
嘉40図 范41図 第42図
Claims (1)
- 【特許請求の範囲】 1、連続的に付されたアドレスのうちの少なくとも一つ
をそれぞれ割り当てられている複数のユニットを結合さ
れ、前記アドレスから選択された複数の選択アドレスを
アクセスするのに使用されるスイッチング装置において
、前記選択アドレスのうちの基準アドレス及び前記選択
アドレス間の距離を参照して制御信号を生成する制御回
路と、前記制御信号に応答して、内部経路を形成し、前
記選択アドレスを接続する経路形成手段とを有すること
を特徴とするスイッチング装置。 2、特許請求の範囲第1項において、部分的にアクセス
可能にすることができる複数のユニットと結合して使用
され、前記制御回路は前記アクセス可能なユニットを指
示する構成情報をも参照して制御信号を生成することを
特徴とするスイッチング装置。 3、特許請求の範囲第2項において、前記経路形成手段
は複数の入力ポートと、複数の出力ポートと、前記各入
力ポートを前記出力ポートのいずれにも接続できるよう
に配置された複数のスイッチ回路とを備えており、前記
入力ポートは少なくとも2つの群に分割され、各群毎に
有効化可能であり、一方、前記制御回路は有効化された
群をあらわす情報及び該有効化された群のアクセス回数
をあらわす情報を前記基準アドレス及び前記距離と共に
参照して、前記制御信号を前記スイッチ回路に送出する
ことを特徴とするスイッチング装置。 4、番号が連続的に付された一組の入力ポートと、同様
に番号が連続的に付された一組の出力ポートを備え、各
入力ポートが内部に形成される接続経路を介して、前記
出力ポートのいずれとも接続できるように構成されたス
イッチネットワークを有し、前記一組の入力ポート及び
前記一組の出力ポートのいずれか一方の組に属するポー
トは基準ポートを含み、該基準ポートから予め定められ
たポート間隔で、前記他方の組のポートに接続され、前
記スイッチネットワークに結合された制御回路は前記基
準ポート及び前記予め定められたポート間隔を参照して
前記スイッチネットワークに制御信号を送出し、前記一
方の組のポートを前記予め定められたポート間隔で接続
することを特徴とするスイッチング装置。 5、特許請求の範囲第4項において、前記制御回路は前
記基準ポートに接続されるべき他方の組の対応ポートを
も参照して前記制御信号を送出することを特徴とするス
イッチング装置。 6、特許請求の範囲第5項において、前記接続経路に競
合が発生するような間隔が前記ポート間隔として与えら
れているときには、前記制御回路は前記基準ポートと前
記対応ポートとの間を時分割的に接続することを特徴と
するスイッチング装置。 7、特許請求の範囲第6項において、前記一方の組のポ
ートが前記出力ポートであり、前記他方の組のポートが
前記入力ポートであることを特徴とするスイッチング装
置。 8、特許請求の範囲第6項において、前記一方の組のポ
ートが前記入力ポートであり、前記他方の組のポートが
前記出力ポートであることを特徴とするスイッチング装
置。 9、特許請求の範囲第4項において、前記入力ポートに
それぞれに接続された内部入力ポートと、内部入力ポー
トと同数の内部出力ポートと、第1の制御信号に応答し
て、前記各内部入力ポートをどの内部出力ポートとも接
続できるように配置された複数のスイッチ回路を有する
第1の切替回路と、前記内部出力ポートと前記出力ポー
トとの間に配置され、第2の制御信号に応答して、前記
内部出力ポートに割り当てられた番号を少なくとも一部
において並び替える第2の切替回路とを備え、内部経路
に競合が発生しないような間隔が前記ポート間隔として
与えられている場合、前記制御回路は前記ポート間隔を
調整しないで、前記第1及び第2の制御信号を前記制御
信号として前記第1及び第2の切替回路に送出し、前記
第2の切替回路に並び替えを行なわせることなく前記内
部出力ポートと前記出力ポートとを接続させ、前記内部
経路に競合が発生するようなポート間隔の場合、前記制
御回路は前記ポート間隔を競合が発生しないような間隔
に調整する一方、前記基準ポートの番号を補正して前記
第1の制御信号を発生し、且つ、前記第2の切替回路に
並び替えを行なわせるような前記第2の制御信号を送出
することを特徴とするスイッチング装置。 10、特許請求の範囲第4項において、前記入力ポート
と同数の内部入力ポートと、前記出力ポートにそれぞれ
接続された内部出力ポートと、前記内部入力ポート及び
内部出力ポートに接続され、第1の制御信号に応答して
前記各内部入力ポートをどの前記内部出力ポートとも接
続できるように配置された複数のスイッチ回路を有する
第1の切替回路と、前記入力ポートと前記内部入力ポー
トとの間に配置され、第2の制御信号に応答して、前記
入力ポートに割り当てられた番号を少なくとも一部にお
いて並び替える第2の切替回路とを備え、内部経路に競
合が発生しないような間隔が前記ポート間隔として与え
られている場合、前記制御回路は前記ポート間隔を調整
しないで、前記第1及び第2の制御信号を前記制御信号
として前記第1及び第2の切替回路に送出し、前記第2
の切替回路に並び替えを行なわせることなく前記入力ポ
ートと前記内部入力ポートとを接続させ、前記内部経路
に競合が発生するようなポート間隔の場合、前記制御回
路は前記ポート間隔を競合が発生しないような間隔に調
整する一方、前記基準ポートの番号を補正して前記第1
の制御信号を発生し、且つ、前記第2の切替回路に並び
替えを行なわせるような前記第2の制御信号を送出する
ことを特徴とするスイッチング装置。
Applications Claiming Priority (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60-11564 | 1985-01-24 | ||
JP60-11565 | 1985-01-24 | ||
JP1156485 | 1985-01-24 | ||
JP60-17629 | 1985-01-30 | ||
JP60-17628 | 1985-01-30 | ||
JP60-64528 | 1985-03-28 | ||
JP60-109715 | 1985-05-22 | ||
JP60-109716 | 1985-05-22 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6254350A true JPS6254350A (ja) | 1987-03-10 |
JPH0510693B2 JPH0510693B2 (ja) | 1993-02-10 |
Family
ID=11781430
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1225886A Granted JPS6254350A (ja) | 1985-01-24 | 1986-01-24 | スイツチング装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6254350A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5237683A (en) * | 1989-11-06 | 1993-08-17 | Masaru Kitsuregawa | Method and apparatus for data distribution |
US5603028A (en) * | 1992-03-02 | 1997-02-11 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for data distribution |
JP2008215554A (ja) * | 2007-03-06 | 2008-09-18 | Honda Motor Co Ltd | 自動変速装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5661892A (en) * | 1979-10-10 | 1981-05-27 | Thomson Csf Mat Tel | Method of switching time multiplex signal transmitted by carrier containing light carrier and device for executing same method |
JPS5743256A (en) * | 1980-08-28 | 1982-03-11 | Nec Corp | Memory which capable of making parallel access |
JPS59206960A (ja) * | 1983-05-11 | 1984-11-22 | Mitsubishi Electric Corp | メモリアドレス制御装置 |
-
1986
- 1986-01-24 JP JP1225886A patent/JPS6254350A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5661892A (en) * | 1979-10-10 | 1981-05-27 | Thomson Csf Mat Tel | Method of switching time multiplex signal transmitted by carrier containing light carrier and device for executing same method |
JPS5743256A (en) * | 1980-08-28 | 1982-03-11 | Nec Corp | Memory which capable of making parallel access |
JPS59206960A (ja) * | 1983-05-11 | 1984-11-22 | Mitsubishi Electric Corp | メモリアドレス制御装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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US5237683A (en) * | 1989-11-06 | 1993-08-17 | Masaru Kitsuregawa | Method and apparatus for data distribution |
US5603028A (en) * | 1992-03-02 | 1997-02-11 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for data distribution |
JP2008215554A (ja) * | 2007-03-06 | 2008-09-18 | Honda Motor Co Ltd | 自動変速装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0510693B2 (ja) | 1993-02-10 |
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