JPS6251377A - 水平偏向出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、テレビジョン受信機、ディスプレイ等の水平
偏向出力回路に関する。

〔発明の背景〕

従来、テレビジ田ン受信機やディスプレイの水平偏向出
力回路の水平出力素子には、パイボ−ラトランジスタが
使われている。しかし、バイポーラトランジスタを用い
て高速大出力の水平偏向出力回路を実現するためには、
バイポーラトランジスタの有限の下降時間によυ生じる
スイッチング損失と、温度変化による蓄積時間の変動が
問題となる。

このため、バイポーラトランジスタに比べ下降時間、蓄
積時間とも非常に短いパワーＭＯ５ＦＥＴを水平出力素
子として用いることが有効となる。

パワーＭＯ５ＦＥＴには、構造上ドレイン・ソース間に
ダイオード（内蔵ダイオード）が存在し。

これはダンパダイオードとしても活用できる。

しかし、この内蔵ダイオードに電流を流すとリード線の
リードインダクタンスと共振コンデンサキャパシタンス
との共振によシ、激しいリンギング電流が偏向ヨークに
生じ１画面への悪影響が問題となった。この種のリンギ
ングは、パワー　ＭＯＳＦＥＴの内蔵ダイオードを使用
しない場合でも生じる（水平出力素子として、バイポー
ラトランジスタを用いる場合では、ダンパダイオードに
流れる電流に発生する。）。しかし、パワー　ＭＯＳＦ
ＥＴの内蔵ダイオードを使用する場合には、配線の引き
回し等の関係から、このリンギングが激しくなっている
と考えられる。そこでこれまでは、パワーＭＯ５ＦＥＴ
のドレイン側にストッパダイオードを設け、内蔵ダイオ
ードの働きを阻止していた。

第２図（α）に、パワーＭＯ５ＦＥＴを水平出力素子と
する水平偏向出力回路の回路図を示す。この回路におい
て、１はドライブ電圧入力端子、２はパワーＭＯ５ＦＥ
Ｔ　＋　３はパワーＭＯＳ　Ｆ　ＥＴの内蔵ダイオード
、４はダンパダイオード、５は共振コンデンサ、６は水
平偏向コイル、７は５字補正用コンデンサ、８はチョー
クコイル、９は電源端子、１５はストッパダイオードを
示している。

なお、チョークコイル８は、フライバックトランスの１
次巻線でもよい。

この第２図（α）に示した水平偏向出力回路によシ、水
平偏向周波数１３０ｋＨｚの高速偏向動作が可能となる
が、パワーＭＯ５ＦＩＥＴのオン抵抗による損失低減、
水平リニアリティ向上の点から。

実際には第２図（ｂ）に示すように、６個程度パワー　
ＭＯＳＦＥＴを使用した並列駆動を行う必要がある。第
２・図（ｂ）中１Ａ〜１Ｆはドライブ電圧入力端子、　
２Ａ〜２ＦはパワーＭＯ５ＦＥＴを示す。第７図（α）
〜（，７）に、第２図（ｈ）に示す回路を用いて、水平
偏向周波数１３０ＡＨｚ、偏向出力電流２４Ａの高速大
出力動作を行った際の、偏向電流ＴＤＹ、　　ドレイン
電圧ＶＤＰ　、　　ドレイン電流１カ４．ダンパ電流Ｉ
Ｆ、の各波形を示す。この動作を行った際、ストッパダ
イオード１５での損失は７．４Ｆ（ワット）も生じ問題
となった。また、ストッパダイオード１５の使用によシ
、ストッパダイオードのオン抵抗が付加されるため、水
平リニアリティの悪化も問題となる。

水平偏向出力回路、及び高圧発生回路におけるリンギン
グを抑制する従来技術として１％開昭５５−１６３９４
６号、特開昭５６−１３２８６９号９％開昭５７−５３
１８０号などがある。しかし、これらの公開公報に述べ
られているリンギングの原因は、上記の場合と異なシ、
上記のリンギングに対する対応までは考慮されていなか
った。

水平偏向出力回路において、走査期間の初期の水平偏向
電流に生じる歪を軽減する従来技術として１％開昭５４
−１５２９１２号公報に示された方法もある。ここでは
、水平出力素子と並列に補助ダンパダイオードとコンデ
ンサの直列回路を接続し、さらに、そのコンデンサを帰
線期間に充電するため、補助ダンパダイオードと並列に
抵抗を接続している。この方法によシ、走査期間初期に
おける水平偏向電流の歪を軽減することができる。

しかし、この方法は、水平偏向周波数が１５．７　　　
　　’ｋＨｚ程度の水平偏向出力回路においては有効で
あるが、水平側°向周波数１３０ＡＪ７ｚ、偏向出力電
流２４Ａの高速大出力動作においては、上記の補助ダン
パダイオードと並列に接続した抵抗での損失が非常に大
きく、うまく働かなかりだ。

〔発明の目的〕

本発明の目的は、水平偏向出力回路においてリードイン
ダクタンスとの共振コンデンサの共振により生じるリン
ギングを抑制することが可能な水平偏向出力回路を提供
することにある。

〔発明の概要〕

上記の目的を達成するため１本発明による水平偏向出力
回路では、水平出力素子と並列に。

リンギング抑制回路を接続している。

そして、このリンギング抑制回路では、上記したリード
インダクタンスと共振コンデンサとの共振によシ生じる
リンギングの位相に対し。

リンギング抑制回路から供給されるスパイク電流の位相
が逆相となるように、このスパイク電流を発生させるタ
イミングを調整し、上記のリンギングを抑制している。

〔発明の実施例〕

以下、本発明の実施例を図を用いて説明する。

なお、各図中間じ働きをするものには、同じ番号をつけ
て表わす。

第１図は１本発明の原理を示す原理図である。

この第１図は、第２図に示した従来の回路と比べ、第１
のスイッチング素子１０．第２のスイッチング素子１１
．コンデンサ１２．電源１３から構成されるリンギング
抑制回路１４を設け、ストッパダイオード１５を無くし
た点が異っている。

第１図に示した本発明の水平偏向出力回路では、パワー
ＭＯ５ＦＥＴ　２の内蔵ダイオード３に流れる電流ＩＤ
に生じるリンギングの位相に対し。

リンギング抑制回路１４によシ発生させるスパイク電流
の位相が、ちょうど逆相となるように。

スパイク電流ＩＸを発生させるタイミングを調整し、電
流ＩＤに生じるリンギングを抑制している。

この働きを実現するリンギング抑制回路１４の実施例と
しては、第１図の点線内に示すように第１のスイッチン
グ素子１０とリンギング抑制用コンデンサ１２との直列
回路をパワーＭＯ５ＦＥＴ　２のソースとドレイン間に
接続し、第２のスイッチング素子１１と電源１３との直
列回路をリンギング抑制用コンデンサ１２に接続した回
路があげられる。

以下、この第１図に示した回路における動作を説明する
。この回路では、帰線期間において第１のスイッチング
素子１０をオフ、第２のスイッチング素子１１をオンさ
せ、走査期間において第１のスイッチング素子１０をオ
ン、第２のスイッチング素子１１をオフさせている。こ
の動作によシ、帰線期間にコンデンサ１２に充電された
電荷を走査期間初期に放電している。この放電電流Ｉｘ
は、スパイク状の波形になシ、このスパイク電流を流す
ことによシ、走査期間初期において、パワーＭＯ５ＦＥ
Ｔ　２の内蔵ダイオード３に流れる電流ＩＤに生じてい
るリンギングを抑制している。

第８図（α）　、　（Ａ）　＊　＜ｃ）は、第１図中に
おけるドレイン電圧ＶＤＰ　、電流１３の出力電圧Ｖｘ
、パワーＭＯ５Ｉ＃Ｔ　２の内蔵ダイオード３に流れる
電流ＩＤ。

コンデンサ１２から放出されるスパイク電流Ｉｘを示し
ている。

第１図に示した回路では、電流ＩＤに生じるリンギング
の位相に対し、スパイク電流Ｉｘの位相がちょうど逆相
となるようにスパイク電流Ｉｘを流し始めるタイミング
を調整し、電流ＩＤに生じるリンギングを抑制している
が、このスパイク電流Ｉｘを流し始めるタイミングの調
整は、電圧Ｖｘを変え、第１のスイッチング素子１ｏを
オンするタイミングを変えて行っている。

例えば、第１のスイッチング素子１０にダイオードを用
いた場合、第８図に示したように、ドレイン電圧ＶＤＰ
が電圧Ｖｘよシ約０．７Ｖ低くなったときにオンするた
め、上記のタイミングの調整は、電圧Ｖｘを変えること
によシ容易に実現できる。

よって、第８図中、電源１３の出力電圧がＶｘで、電流
ＩＤのリンギングが最少（電流ＩＤのりｙギングの位相
と、スパイク電流Ｉｘの位相が逆相）となる場合には１
時刻ｔ、４において、第１のスイッチング素子１０がオ
ンジ、スパイク電流ＩＸが流れ始める。これに対して、
電源１３の出力電圧がＶｘよシやや低い電圧、、／　＜
第８図（α）の点線）のときには、コンデンサ１２よシ
放出されるスパイク電流は、第８図（１）の点線で示す
電流Ｉｘ′波形になる。そして、この場合、パワーＭＯ
５ＦＥＴ２の内蔵ダイオード３に流れる電流は、第８図
（ｈ）の点線で示す電流ＩＤ′波形になり、このときリ
ンキングの振幅が増加することになる。

そこで、第１図に示した回路では、上記スパイク電流Ｉ
ｘを発生させるタイミング、つまり電圧ＶＸの値を何Ｖ
に設定するかが重要となる。

次に、上記の原理を実現するための第１の実施例を示す
回路の具体的回路図を第３図に示す。

この回路では、第１のスイッチング素子としてダイオー
ド１６を用い、第２のスイッチング素子としてダイオー
ド１７を用いている。また、電源としては、チョークコ
イル８とトランス結合された巻線１８を用いている。

第３図に示す水平偏向出力回路によシ、水平偏向周波数
１５０ｋＨｚ、偏向出力電流２４Ａの高速大出力動作を
行りた際のドレイン電流ＩＤ２゜ダンパ電流Ｉ、□波形
を第７図（１）〜（Ａ）に示す。この図中、波形（、）
　、　Ｃｆ）はリンギング抑制回路１４を接続しない場
合の波形を示し、波形（ｖ）　、　（Ａ）は。

接続した場合の波形を示す。これらの図において、ドレ
イン電流Ｉ、）２の走査期間前半に流れる電流値は、ダ
ンパ電流Ｉ、□の電流値に比べ大きくなっているが、こ
れはパワーＭＯ５ＦＥＴ　６石（２Ａ〜２Ｆ　）の内蔵
ダイオードの合計のインピーダンスがダンパダイオード
４のインピーダンスよシ低いためである。また、リンギ
ング抑制回路１４を接続した場合、ダイオード１６に流
れる電流ＩＸ２　、コンデンサ１２にかかる電圧ＶＸ２
は第７図（Ｌ）　、　Ｃｊ））に示すようになる。これ
らの図より、リンギング抑制回路１４を接続し、ダイオ
ード１６にスパイク状の電流Ｉｘ２を流すことによシト
レイン電流ＩＤ２に発生するリンギングを抑制している
ことがわかる。

上記リンギング抑制回路１４の働きによフ、ストッパダ
イオード１５（第２図参照）を取シ除くことができ、ス
トッパダイオードのオン抵抗がなくなるため、消費電力
の低減（ストッパダイオードの損失７．４Ｗ→ＯＷ）が
はかれる。また。

同時に水平リニアリティの向上がはかれる。

第４図は１本発明の第２の実施例を示す具体的回路の回
路図である。この回路は、第３図に示した回路と比べ、
ダンパダイオード４を取り除いた点が異っている。よっ
て、走査期間前半では、パワーＭＯ５ＦＥＴ　２Ａ〜２
Ｆの内蔵ダイオ−５ドにすべてのダンパ電流が流れるこ
とになる。

この第４図に示した水平偏向出力回路によシ水平偏向周
波数１３０ＡＨｚ　＊偏向出力電流２４Ａの高速大出力
動作を行りた際のドレイン電流ＩＤＳ波形を第７図（Ａ
）　ｌ　（Ｚ）に示す。この図中、（ｋ）はリンギング
抑制回路１４を接続しない場合の波形を示し、（ｔ）は
接続した場合の波形を示す。

この第２の実施例を用いた場合、上記ストッパダイオー
ドの除去による消費電力の低減、水平リニアリティの向
上と同時に、ダンパダイオード４除去による生産コスト
の低減がはかれる。

第５図は１本発明の第３の実施例を示す具体的回路の回
路図である。この回路図中、　　１９．２０はトランジ
スタ、２１は抵抗、２２はブランキング信号入力端子、
２３はツェナダイオード、抵抗。

トランジスタ等を用いて構成されるレベルシフト手段を
示す。この回路では、リンギング抑制回路１４の電源と
して、電源端子９より入力される電圧を利用している。

しかし、電源端子９か　　　　　。

らの入力電圧を直接ダイオード１７のアノードに接続す
ると、走査期間では、電源端子９とグランドがショート
することになシ、この回路は正常に働かない。そこで、
第５図に示した回路では、トランジスタ１９を電源端子
９とダイオード１７のアノードとの間に直列接続し、帰
線期間のみオンするように制御している。

つまシ、端子２２よ多入力された正極性のブランキング
信号により、帰線期間のみトランジスタ２０をオンし、
その結果、トランジスタ１９も帰線期間のみオンしてい
る。よって、帰線期間にコンデンサ１２に充電された電
荷は、走査期間初期にダイオード１６を介して放電され
る。

なお、第５図中の゛ダイオード１７は、トランジスタ１
９がターンオフする通溝期間に、トランジスタ１９のコ
レクタからベースに逆流するのを阻　　　　１止する働
きをしている。

第５図中のダンパダイオード４に関しては。

前記したように取シ除くことができる。この回路を用い
た場合の効果は、抵抗２１の抵抗値を調整することによ
シリンギング抑制効果を調整できること、およびチョー
クコイル８に前記した別巻線を新たに巻き足す必要がな
いことである。

この回路を用いた場合でも、第１の実施例、第２の実施
例同様、上記ストッパダイオードの除去による消費電力
の低減、水平リニアリティの向上が可能となる。

これまでは、水平出力素子としてパワーＭＯ５ＦＥＴを
用いた場合について記述した。しかし。

水平出力素子として、バイポーラトランジスタ。

ＧＴＯなどのスイッチング素子を用いた場合でも本発明
を適用すれば、リードインダクタンスと共振コンデンサ
の共振により生じるリンギングを、同様に抑制すること
ができる。

第６図は１本発明の第４の実施例を示す具体的回路の回
路図である。この回路では、水平出力素子としてバイポ
ーラトランジスタ２４を用いている他は、第３の実施例
（第５図）と同様の構成をしている。

この場合、リンギング抑制回路１４の働きにより、走査
期間の初期にダンパダイオード４に流れる電流に生じる
リンギングを抑制できる。

次に、第９図、第１０図を用いて１本発明の第５の実施
例について説明する。第９図に示した回路は、リンギン
グ抑制回路１４が、第１のスイッチング素子１０．電源
１５のみで構成されている点で、前述した実施例と異っ
ている。第９図に示した回路では、電流Ｉ、）にリンギ
ングが発生する走査期間の初期のみ、第１のスイッチン
グ素子１０をオンしている。そして、この第１のスイッ
チング素子１０をオンするタイミングは、外部から与え
る制御信号によりて調整することによシ、スパイク電流
Ｉｘを発生させるタイミングを調整し、電流ＩＤに発生
するリンギングを打ち消している。

第１０図に、この第５の実施例の具体的回路の回路図を
示す。この回路は、第１のスイッチング素子としてトラ
ンジスタ２６を用い、電源としては電源端子９よシ入力
される電圧を利用している。この回路では、端子２９よ
り入力される制御信号に応じて電流ＩＤにリンギングが
発生する走査期間初期のみ、トランジスタ２６をオンさ
せ。

スパイク電流ＩＸを発生させている。なお、この第１０
図中、ダイオード２５は、帰線期間において発生するフ
ライバック電圧により、トランジスタ２６が破壊するの
を防止する働きをしている。

この第５の実施例を用いた場合、第１＠に示したコンデ
ンサ１２．スイッチング素子１１が不要となシ、リンギ
ング抑制効果を端子２９より入力する制御信号によって
調整することができる。

この第５の実施例を用いた場合でも、前述した他の実施
と同様、ストッパダイオードの除去による消費電力の低
減、水平リニアリティの向上が可能となる。

〔発明の効果〕

本発明によれば、水平偏向出力回路においてリードイン
ダクタンスと共振コンデンサとの共振によシ生じるリン
ギングを低損失で抑制することが可能となる。

よって、リンギングの影響で生じる縦縞を除去でき、高
品質な画像を表示することができる。

【図面の簡単な説明】

第１図は本発明の原理を示す原理図、第２図は従来の水
平偏向出力回路の回路図、第３図は本発明の第１の実施
例を示す回路の回路図、第４図は本発明の第２の実施例
を示す回路の回路図、第５図は本発明の第３の実施例を
示す回路の回路図、第６図は本発明の第４の実施例を示
す回路の回路図、第７図は水平偏向出力回路の各部の波
形を示す波形図、第８図は本発明の詳細な説明するため
の動作波形図、第９図は本発明の第５の実施例の原理を
示す原理図、第１０図は本発明の第５の実施例を示す回
路の回路図である。 １　、　ＩＡ、　１Ｂ、　ＩＣ，１Ｄ、　１ｇ、　ＩＦ
・・・ドライブ電圧入力端子２）２Ａ、　２Ｂ、　２Ｃ
，２Ｄ、　２ｇ、　２Ｆ・・・パワーＭＯ５ＦＥＴ　　
　　　　　　’３・・・・・・・・・・・・・・・・・
・・・・・・・・・・パワーＭＯ５ＦＥＴの内蔵ダイオ
ード０

Claims (1)

1. 【特許請求の範囲】 １）水平出力素子と、前記水平出力素子に並列に接続さ
   れた共振コンデンサと、前記水平出力素子と並列に接続
   された水平偏向コイルおよびＳ字コンデンサの直列回路
   と、前記水平出力素子に接続されたチョークコイルを備
   えた水平偏向出力回路において、第１のスイッチング素
   子とリンギング抑制用コンデンサより成る直列回路を前
   記水平出力素子に並列に接続し、第２のスイッチング素
   子と電源より成る直列回路を前記リンギング抑制用コン
   デンサと並列に接続し、前記第１のスイッチング素子を
   帰線期間にオフ、走査期間にオンさせ、前記第２のスイ
   ッチング素子を帰線期間にオン、走査期間にオフするよ
   うに構成したことを特徴とする水平偏向出力回路。 ２）特許請求の範囲第１項において、前記第１のスイッ
   チング素子は前記水平出力素子にカソード端を接続され
   前記リンギング抑制コンデンサにアノード端を接続され
   た第１のダイオードであり、前記第２のスイッチング素
   子はカソード端を前記第１のダイオードのアノード端に
   接続されアノード端を前記電源に接続された第２のダイ
   オードであることを特徴とする水平偏向出力回路。 ３）特許請求の範囲第２項において、前記電源は水平帰
   線パルスを検出するトランスであることを特徴とする水
   平偏向出力回路。 ４）特許請求の範囲第３項において、前記電源は帰線期
   間のみ出力を発生する定電圧回路であることを特徴とす
   る水平偏向出力回路。