JPS6250856B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理システムに関し、特にデー
タ処理システムに内蔵される制御ストアに関す
る。

開発が続けられる多くのデータ処理装置は、
各々が制御ストア・ワード即ち謂ゆるフアームウ
エア・ワードを内部に記憶させた複数個の記憶場
所を含む謂ゆる制御ワードを含むものである。制
御ワードは、所要の結果を達成するために必要な
組の機械操作を実行するために使用される。この
制御ストアは、データ処理装置における制御機構
の中枢部である。このように、処理装置の操作速
度は、多くの場合制御ストアの速度に直接依存し
ている。高速メモリー、高速ロジツクおよび改良
されたアーキテクチユアおよびタイミング方式を
含む種々の時間節減手法の使用等の多くの方法で
速度の大きな制御ストアが獲得されて来た。最小
限の記憶場所数となるように制御ストアのサイズ
を縮少することにより空間およびコストの要件を
減少すると共に、より高速のメモリーの使用を容
易にするためにも様々な技術が使用されて来た。

従つて、本発明の第１の目的は、データ処理シ
ステムに使用される改善された制御ストアとこれ
と関連するロジツクの提供にある。

本発明の前述およびその他の目的は、第１と第
２の部分を有する制御ストアを含み、前記各部分
がシステムのオペレーシヨンを制御する際使用さ
れる制御ストア・ワードを記憶するための複数の
記憶場所を有するデータ処理システムの提供によ
つて達成される。制御ストア・ワードの現在アド
レス指定されているものの内容の一部で前記第１
の部分をアドレス指定する装置も又設けられ、シ
ステム内で実行されるべきオペレーシヨンのタイ
プに関する情報で前記制御ストアの第２の部分を
アドレス指定するマルチプレクサ装置も設けられ
る。更に、マルチプレクサ装置を含み、第１のタ
イプのオペレーシヨン又は第２のタイプのオペレ
ーシヨンに応答して、アドレス指定されるべき第
１の部分における複数個の記憶場所の１つ、又は
アドレス指定されるべき第２の部分における複数
個の記憶場所の１つのいずれか一方を使用可能状
態にし、これによりアドレス指定されるべきいず
れか一方の部分における偶数又は奇数のアドレス
記憶場所の一方の対化を可能にするために更に別
の装置が結合される。

本発明の装置が構成される方法およびその操作
モードについては、添付図面と共に以下の詳細な
説明を照合すれば最もよく理解できよう。

第１図は、本発明のCPUが含まれるシステム
の構成を示す全体的ブロツク図である。このよう
なシステムは、中央処理システム（CPU）１０
０と、科学計算命令処理装置（SIP）１０１およ
び商業計算命令処理装置（CIP）１０２を含む任
意の処理装置とを含む。これ等の任意の処理装置
は、特殊な用途のため基本処理装置１００の範囲
を拡張するための使用可能である。本システムは
又、カツシエ／MMU（カツシエ・メモリー／記
憶管理）装置１０３と、電気的システム・バス１
０５と、記憶モジユール（主記憶装置）１０６
と、入出力（Ｉ／Ｏ）装置１０８と結合された入
出力（Ｉ／Ｏ）コントローラ１０７と、多重回線
通信コントローラ即ち処理装置（MLCP）１０９
も含み得る。本システムは又、前述のシステムの
全て又は一部を含む第２の中央サブシステム１１
０がある多重プロセサ構成も含む。

中央サブシステム・プロセサは相互に局部バス
９によつて接続され、これ等のプロセサはカツシ
エ／MMU装置１０３によつてシステムの残部と
接続される。中央サブシステムにおけるカツシ
エ／MMU装置の機能は、前記プロセサによつて
その時使用されつゝある主記憶装置の部分に対す
るバツフア記憶および主記憶装置のアドレスの変
換を行うことである。局部バスの機能は、３つの
プロセサとカツシエ／MMU装置間の相互連絡の
提供である。多数のインターフエースに構成され
る１つの物理的な局部バス９が存在する。図示の
如く、CPU１００と他の２つのプロセサ間には
専用のインターフエースがある。各プロセサから
カツシエ／MMUに至る専用インターフエースも
ある。この局部バスは、時分割インターフエース
即ち公共設備のインターフエースであり、これは
即ち３つの全てのプロセサとカツシエ／MMU装
置により共用される。更に、カツシエ／MMU装
置１０３はシステム・バス１０５を介してシステ
ムの残部、主としてコントローラ１０７を介して
メモリー１０６とＩ／Ｏ装置１０８に対するイン
ターフエースを提供する。

次に、第２図のCPUのブロツク図について論
述する。特に種々の電気的バスと、機能的装置
と、それ等の相互関係について論述する。CPU
の主な素子は点線内に示される。第１のこのよう
な素子は局部バス・インターフエース１０であ
り、これはデータ・バツフア、ラウンドロビン手
順記憶バツフア３６、およびソース・バス３３と
結合された種々の手順／データ・ワードおよびア
ドレス・マルチプレクサ（MUX）、ならびに以下
の論述する他の諸装置を含む。第１の素子１０は
局部バス９からデータを受取る目的に使用され
る。

第２の素子１６は算術演算素子で、DRAM１
１とBRAM１２と呼ばれる２組のレジスタ列
（RAM）と、RAM又はRAM１１と１２が接続す
るＲバス１３を含むいくつかの素子を含んでい
る。これは又、入力即ちBRAMならびに他の諸
素子が接続する内部バス１４も含む。第２の要素
は又、DALU１５、即ちDRAM１１の駆動のため
結合される演算論理装置を含む。

CPUの第３の素子２２は、外部バス１７と書
込みバス８４、これ等を結合するシフター１９―
１と１９―２と、これ等を駆動するセレクタを含
む。これ等のセレクタは、DALU／Ｒバス・セレ
クタ２０とＹレジスタ／Ｐレジスタ（YP）セレ
クタを含む。

第４の主要素子２７はCPUのアドレス・セク
シヨンで、手順アドレス・レジスタ（Ｐ）２３と
データ・アドレス・レジスタ（Ｙ）２４を含む。
これも又アドレス・マルチプレクサ２５と先取り
アドレス・レジスタ２６とを含む。又素子２７に
含まれるのは書込みデータ・レジスタ（Ｗ）２８
と書込みデータ・セレクタ（WS）２９である。
CPUのこの部分はデータを局部バス９に送るた
めに使用される。

装置３０はCPUのテスト・ロジツクで、これ
は第７図に示す如く１組の８対１マルチプレクサ
を含み、このマルチプレクサは更に少くとも第２
の組の少くとも２つの８対１マルチプレクサを駆
動して「TEST TRUE」又は「TEST
FALSE」と呼ばれる１つの２進信号を生じ、こ
れは更にフアームウエアにおける分岐動作の制御
のため使用される。信号TEST TRUEおよび
TEST FALSEは第５図に示される如く制御スト
ア・バンク８０と８１に含まれるPROMと接続さ
れる。

次のアドレス生成装置４４はＦレジスタ３８と
Ｆバス３７と結合される。次のアドレス生成装置
は、主としてCPU内で使用するフアームウエ
ア・アドレスの生成と関連する。

局部バスのデータ入力域である素子１０の機能
は、カツシエ／MMU又は局部バス上の他の装置
から戻るデータを受取り、もしブートストラツプ
手順実行が要求されるならばデータをブートスト
ラツプPROMから選択してこのデータを適当なデ
ータ・バツフアに指向させることである。もし命
令取出しが要求されるならば、データは機能レジ
スタに置かれる。特に、基本データ・バツフア３
１は局部バス９から１６又は３２ビツトのデー
タ・ワードを受取る。その出力はＬバス３２と接
続される。Ｌバスは、１対のセレクタDA３４と
DW３５の使用によりソース・バス３３を駆動す
ると共に、４ワードの手順バツフア３６を駆動す
るために使用される。非手順データは、Ｌバス３
２からのデータ・セレクタから駆動されるソー
ス・バス３３を介してCPUに入る。手順データ
は、手順バツフア３６から入る別の組のセレクタ
PA３９とPW４０によつてCPUに入る。手順バ
ツフアは実行すべき手順の次の２つ又は３つのワ
ードを含む応答性を有し、その結果これ等ワード
が要求される時これ等の取出しに時間を消費する
必要がない。これはCPUにより空にされると、
カツシエ／MMUから局部バスを介して自動的に
再ロードされる。

Ｆバス３７は、Ｆレジスタ３８に対する情報即
ちFOP，FM，FNおよびLINKとして表示される
４つの領域をゲートするため使用される特殊なバ
スである。ＦレジスタはCPUの基本命令レジス
タである。Ｆバス３７の機能はＦレジスタ３８か
らデータを取出してデータを種々のソースからＦ
レジスタに与えることである。素子AS４２から
Ｆレジスタ３８のLINK又はFN域のいずれかに定
数又はデータをロードすることを許容するマルチ
プレクサ４３も存在する。

データ入力域である素子１０においては、もし
ブートストラツプ・モードで操作中であればメモ
リーからの命令の代りに別の命令を与えるために
使用することができる１組のブートストラツプ
PROM４１が存在する。

記憶場所Ａ，Ｂ，Ｃ，Ｄを有する記憶装置３６
はラウンド・ロビン形４ワード手順ストアであ
る。２ワードの手順に対する余地を有する、即ち
少くとも半分が空である時は常に、この装置はカ
ツシエ／MMUから局部バス９を介して手順のメ
モリー読出しを自動的に開始する。戻りデータ
は、このラウンドロビン形ストアにおいて使用で
きる次の２つの記憶場所へ戻される。CPUがそ
の処理用素子の内部で使用するためソース・バス
３３に対して送出するか、あるいは命令の一部で
ある故にＦレジスタ３８に送出することにより手
順を使用する時、ラウンド・ロビン・ストアにお
けるカーソルを有効に表示する２つのポインタ３
６―１と３６―２が装置３６に含まれるカウンタ
の使用により使用できる次の場所に進み、この装
置は順次自らの出力に対する４つの記憶場所を使
用可能状態にする。左側のカーソル即ちポインタ
３６―２は取出すべき次のワード即ち手順を表示
し、右側のカーソル３６―１はこれに続くワード
を表わす。屡々手順の１ワードを使い切り、この
場合には左側のカーソルにより表示されるワード
がPWマルチプレクサ４０を通る情報を成するた
め使用されることになる。時として（大きなアド
レス形態（LAF）アドレスを引出す時など）２
ワードの手順に対する要求がある。この場合は、
左側および右側の両方のカーソルにより示される
ワードは手順セレクタのPAマルチプレクサにお
いて組合わされる。これについては上記ロジツク
について説明する時更に詳細に説明する。

このように、素子１０はデータ・セレクタ３４
と３５を介し、あるいは手順セレクタ３９と４０
を介してデータをソース・バスに対するCPUに
持込むか、あるいは手順バツフア３６およびＦバ
ス３７を介して命令（Ｆ）レジスタ３８に直接デ
ータを送ることに関与する区域である。装置
（F′）７６は、補助アドレス情報即ちシラブルか
らの選択されたビツトを保持するため使用され
る。アドレス・シラブルは実際に16ビツトのデー
タ記述子の一部である。この記述子におけるある
ビツトは以降の分析操作のため保持されねばなら
ない。CIP記述子におけるオペランド・サイズ・
ビツトと、Ｋレジスタの記述子におけるオペラン
ド・サイズおよび符号付きビツトと符号付きでな
いビツトの対比が保持されねばならない。これ等
は５ビツトのF′レジスタ７６に保持される。

第２の素子１６は、演算論理装置（DALU）１
５と、BRAM１２と、DRAM１１とを含み、プ
ログラマ・ビジブルなレジスタの殆んどに加えて
多数のプログラマ・ビジブルでない作業レジスタ
を含む。これ等のデータ記憶素子は下記の如く構
成される。即ち、RAM１３を駆動可能な２つの
ソースの一方であるDRAM１１は、各々が24ビ
ツト巾を有する３２の記憶場所を含む。これ等の
場所は、謂ゆるＤレジスタと、３２ビツトの長さ
の謂ゆるＫレジスタの２つの半部（ＫおよびＬ）
と、多数の内部ポインタと、７つの謂ゆるＭレジ
スタの保持に使用される。各々が24ビツト巾の16
ワードを含むBRAM１２は、７つの基底レジス
タの他に種々のタイプの多数のプログラマ・ビジ
ブルおよびプログラマ・ビジブルでないポインタ
を含む。

第３図は、RAMとバスとDALU１５間の関係
を更に詳細に示している。DRAMとBRAMはそ
れぞれRAMバス１３に対するソースであり得
る。BRAM１２は実際には２重構造であり、即
ちCPUにおいては２つの並列のBRAM６０と６
１がある。BRAMの２つの素子は同様にロード
される。Ｒバスを駆動する（即ちデータをＲバス
に転送する）１つのこのような素子は素子６０で
あり、Ｉバス１４を駆動する他の素子はBRAM
素子６１である。２つの同じBRAMの重要な特
質はシステムの速度が増大されることである。

ＲバスはBRAM６０又はDRAM１１のいずれ
かによつて駆動できる。以下で明らかになるよう
に、他のソースも又Ｉバス１４を駆動する。
DALU１５はその入力としてＩバスとＲバスを使
用し、DALUの出力はDRAMに対して再循環で
き、および（又は）CPUのどこか他で使用され
る。

素子１６は重要な２つのバスを含む。謂ゆる入
力即ち入力バス（Ｉ）１４はプロセサ内の最初の
入力の主なソースであり、即ちドライバ５４を介
するＱレジスタ５０の出力およびBRAM１２の
出力の場合と同様にメモリーからのデータがこの
バスに入る。第２のバス、即ち謂ゆるＲ即ち
RAMバスは、２つの異なるRAM即ちBRAMと
DRAMの出力が結合される点である。これ等２
つのバスの出力はDALU１５に対する入力であつ
て、このDALUはシステムにおいてこれ以上の処
理のためDRAMへ戻すことができあるいは外部
のバス１７に送出できるデータを生成する。

内部バスとRAMバスは相方共、その入出力が
バス上の信号に対し結合するため一緒にタイされ
るゲートである謂ゆる「バツトラツチ
（batlatch、BL）」と呼ばれるハードウエア素子を
使用する。このバトラツチは、タイミングと順序
付けの理由のため駆動ソースがバスから切離され
ることを要求された後、この信号の制御を引継ぐ
ためのものである。この状態が生じると、バトラ
ツチは次に、このバトラツチがOFFに切換えら
れその時バス信号がリラツクスする（零ボルトの
如き予め定めたレベルになる）ことができる迄、
駆動ソースが存在した時と同レベルに前記信号を
保持する。

RAMバス１３は制御パネル９０と中央処理装
置（CPU）間のデータの転送のためのインター
フエースであり、これに対して16本の両方向の信
号回線を介して接続される。記憶データは、デー
タ・ラツチ（DL）５１と呼ばれる１組のドライ
バを介して内側バス１４と接続する。このデー
タ・ラツチは、SE即ち符号拡張ラツチ５２と呼
ばれる第２の一連のラツチと並列関係にある。こ
れ等のSEラツチは、24ビツトのバスに対し僅か
に16ビツト量しか提供しない時、データを符号拡
張又は零拡張するため使用される。同様に、SE
ロジツク５２は、その時の命令の７又は８ビツト
をとるため使用され、これをこの命令ワードの右
側の部分からその変位およびオペランドをそれぞ
れ得る分岐および数値命令により使用するため24
ビツトに符号拡張するため使用される。

又、選択／変更ロジツク５３と呼ばれる
BRAMおよびDRAMロジツクとも関連があり、
このロジツクは命令の種々のフイールドを用いて
ブロツク内の個々のレジスタの選択を制御する８
つのレジスタのブロツク内でDRAMおよび
BRAMがアドレス指定されることを可能にす
る。

定数生成装置（KON）７０も又素子１６即ち
基本ALU区域に含まれ、内部バス１４に対する
別のソース即ち制御記憶ワードのBIおよびＫフ
イールドからの入力に基いて、フアームウエアの
制御下にある算術演算装置により使用するため内
部バスに対して24ビツトの定数を生成するため使
用できるソースである。

このように、素子１６はCPUにおける基本的
算術演算区域であり、即ち、この素子はオペラン
ド操作と関連し、即ちデータRAMに挿入するた
めのオペランドか、あるいは、BRAMへ戻され
るべく、あるいは局部バス９に出力するため種々
のアドレスおよびデータ・レジスタへ送るべく、
外部バスに対して送られるべきものとされるオペ
ランドの生成と関連している。

素子２２は、外部バスおよび書込みバスと呼ば
れるCPUのセクシヨンと主として関連する。外
部バスは、種々のデータ経路、即ちＹレジスタ、
Ｐレジスタ、DALUの出力およびRAMバスが集
められるバスである。書込みバスは、BRAM
と、書込みデータ・レジスタと、主としてアドレ
ス操作に対して応答するALUであるBALU５５
に対しオペランドを転送するため使用されるバス
である。

外部バス１７と書込みバス８４との間には、外
部バス１７のオペランドに関していずれかの方向
の１，２又は４ビツトのシフトを可能にする１組
で24個の多重化シフター１９がある。更に、オペ
ランドをＱレジスタにロードするため使用される
１組で16個の多重化シフター５６もある。

外部バスに対しソース化される４つの異なるタ
イプのオペランドの内の２つはDALUおよび
RAMバスに始まり、外部バス１７に接続された
２対１マルチプレクサ２０を経由するように選択
される。外部バスに対する他の２つのソースは、
データ・アドレス・レジスタであるＹレジスタ
と、手順アドレス（Ｐ）レジスタである。これ等
２つの装置の出力は、２対１マルチプレクサ
（Ｙ／Ｐセレクタ）２１を介して接続され、外部
バス１７にソース化される。又外部バス１７と接
続されるのは、中央処理サブシステムに対する標
識レジスタであるＩレジスタ５７である。外部バ
ス１７の内容は、更にCPUにおいて処理するた
め書込みバス８４に対して直接転送もしくはシフ
トすることができる。この等の内容は又、Ｑレジ
スタが２倍精度シフト操作に対して使用できるよ
うにＱレジスタに直接ロードすることができる。

CPU内で生じる全てのシフト動作は、外部バ
スと書込みバス間のオペランドの操作によつて生
じる。24個のシフター１９を用いて、制御スト
ア・ワードの制御下でＯバス１７とＷバス８４に
おける24ビツトのオペランドのサイズを左又は右
ヘシフトする。これ等は１又は２又は４位置だけ
シフトし、オペランドを直線的にあるいは交換さ
れたオペランドの２つの右側のバイトを用いて転
送する。これ等のシフターの操作は、制御ストア
ワードにおける特殊なフイールドによつて制御さ
れる。CPUのこのセクシヨンは、24ビツトのオ
ペランドのシフトのため使用される。32ビツトの
（２倍レジスタ）のオペランドがシフトされる
時、右側のオペランドが外側のバスを介してＱレ
ジスタにロードされ、この時Ｗバス・シフター１
９のみならず16個のＱレジスタ・シフター５６も
又操作されるシフトが実施される。これによりＱ
レジスタの内容は、Ｗバス８４にシフトされつゝ
ある24ビツトのオペランドの右側端における16ビ
ツトの拡張として取扱われ、これ等２つのシフタ
ーの端部は一緒に結合されてこれにより40ビツト
のシフトを惹起する。このような２倍レジスタの
シフトにおいては、問題のオペランドは、Ｑレジ
スタに戻される16ビツトと外部バスの右側の２つ
のバイトに送られる16ビツトであり、Ｗバス・デ
ータの左側の８つのビツトは通常放棄される。

素子７５は、ある条件下にドライバ９３を経て
Ｗバスに対し放出するためのCPUにおける状況
ビツトの収集を表わす。Ｗバスは２つのソースを
有し、その主な一つは外部バス１７からのシフタ
ー１９である。このシフター１９はバス８４に対
する入力として使用禁止でき、その代り状況ビツ
ト（Ｓ／Ｚ）７５はフアームウエアによる以降の
分析操作のため書込みバス８４に置くことができ
る。

これ迄説明しなかつたＱレジスタと関連するハ
ードウエアの一装置は、XBレジスタ５８とこれ
に接続されたデコーダ５９である。このXBレジ
スタ５８は、サブ・ワード・オペランドに対し右
寄せされこれ等がアドレスにおける単一ワード・
ビツトの右側に移動するため脱落することになる
指標のこれ等ビツトを捕捉する指標シフト動作の
間使用される。これ等はXBレジスタにおいて、
半ワード・シフトに対しては１ビツト、桁シフト
に対しては２ビツト、ビツト・サイズのオペラン
ドのシフトに対しては４ビツト宛捕捉される。
XBレジスタの内容は、桁オペランドに対する商
業計算命令プロセサに対して送られるパラメータ
を生成する時半ワードのオペランドを処理中左対
右の半部選択を直接制御し、ビツト・オペランド
について演算する時デコーダ５９と関連して15の
２進数零と１つの２進数１のマスクを生じるため
後で使用される。即ち、１つのビツト・オペラン
ドに対しては１つのワードが読出され、１つのマ
スクを用いてこのワードにおいて選択されたビツ
トをセツト又はクリヤするため１つのマスクが使
用され、次にこのワードはメモリーに対して再び
書込まれる。このマスクはデコーダ５９から生成
され、Ｑレジスタ５０に対する入力である。即
ち、Ｑレジスタにローダ可能な項目の１つは、
XBレジスタの内容から生成されたデコーダ・マ
スクである。

CPUにおける第４の主要要素は区域２７であ
り、この要素はCIP，SIP又はカツシエ／MMU、
従つてメモリーと、入出力（Ｉ／Ｏ）装置のいず
れかに対し局部バス９に送るアドレス、指令およ
びオペランドの生成と関連する。この主要要素は
およそ３つの区域に分割することができ、その第
１は書込みデータ・レジスタ（Ｗ）２８と書込み
セレクタ（WS）２９である。レジスタ２８は区
切りを設けたロード能力を有する32ビツトのレジ
スタであり、このレジスタの左右の半部のいずれ
かあるいは両方の半部がロード可能である。右半
部は常に書込みバス８４の16ビツトからドライバ
７４を介してロードされる。左半部は書込みセレ
クタ２９からのデータで書込まれる。この書込み
セレクタはその１６の入力として、書込みバスの
右半部の16ビツトか、書込みバスの左側の８ビツ
ト、プラス符号拡張又は零拡張のいずれかを有す
る。書込みバスは主要経路で、これにより後でこ
のようなデータを局部バス上に結合された他のど
んな装置に対しても書込むためにデータをＷレジ
スタ２８に対して送出することができる。

局部バス出力インターフエース２７における次
の区域は指令ドライバ７１である。指令ドライバ
７１は、局部バス上のCPUによる全ての転送に
伴う一連の指令回線を駆動し、カツシエ／MMU
又は局部バス処理装置の１つに対するメモリー照
合サイクル、又はＩ／Ｏ照合サイクル、又は局部
バス照合サイクルのいずれかをカツシエ／MMU
に対して表示する。回線７２から指令回線に対し
転送される情報は、第４図に示される制御ストア
のＦおよびFKフイールド又はフアームウエア
（FW）ワードから得られ、これは又他の場合に
素子１０のＦレジスタ３８の機能を制御する。

要素２７の第３の部分は２つの基本アドレス・
レジスタ、即ち非手順記憶アドレスおよび局部お
よびシステム・バス上の他の素子に対するアドレ
スのためのＹレジスタ２４と、Ｐレジスタ２３
（プログラム・カウンタ）および先取りレジスタ
２６とを含む。

Ｐカウンタ２３はフアームウエアが使用した最
後のワードを追跡し、このワードはラウンド・ロ
ビン・バツフア３６から取出して操作のため
CPUに対し入力されたものである。先取り
（PF）レジスタ２６はどのワードが次にメモリー
から取出されるべきかを追跡し、即ちＰおよび
PFレジスタは、ラウンド・ロビン・バツフアが
どの程度充填されるか、又CPUがどの程度最近
バツフアからデータを得たかに従つて、記憶アド
レスにおいて１乃至４ワードの範囲内で変化し得
る。もしCPUがバツフアから全てのデータを得
たならば、、カツシエ／MMUがある要求に応答
して新らしいデータに応答し、かつバツフア３６
を再び充填するのに一定の時間を要する。このよ
うな状況の下では、先取りレジスタ２６とＰカウ
ンタ即ちレジスタ２３のアドレスはアドレス内容
においては互いに近いか同じである。バツフア３
６が充填されてCPUが最近どのデータも得なか
つた場合、Ｐレジスタは先取りレジスタの後で２
又は４ワードとなるが、これは得た最終ワードを
表示中でありかつ先取りレジスタにおいてそれに
対する余地ができると直ちに先取りレジスタがメ
モリーから送られるべき次のワードを表示するた
めである。

Ｐレジスタ２３の内容は記憶アドレス・ソース
として局部バスに対しては決して入れられない。
仮想アドレス・マルチプレクサ２５を介して局部
バスに達し得るデータに対する２つのソースは、
全ての非手順取出しに対して使用されるＹレジス
タ２４と、以降のフアームウエア・ステツプにお
いて使用する記憶ワードおよび要求ワードに達す
べく先取りロジツクにより自動的に使用される先
取りレジスタ２６とである。

素子２３，２４，２６における矢印はこれ等特
定のレジスタの増分能力を表わす。即ち、Ｐレジ
スタは、一時に先取りバツフアから取出されるワ
ード数に従つて１ワード又は２ワード宛増分し得
る。即ち、先取りバツフア３６からの１ワードの
引出しはＰレジスタを１だけ自動的に増分し、先
取りバツフア３６からの２ワードの引出しはＰレ
ジスタを２だけ自動的に増分する。先取りレジス
タは常に２宛増分するが、これは先取りは常に１
対のワード単位で実施されるためである。Ｙレジ
スタは使用される時、又は将来の使用に備えてフ
アームウエアの制御下で１又は２だけ増分し得
る。このような増分および局部バスに対する種々
のサイクル要求の制御を許容するフアームウエ
ア・ワードには１つのバス制御フイールドがあ
る。

Ｗレジスタ２８に対する入力は、種々の方法で
付勢される２つの16ビツト・データ経路である。
もし24ビツト・アドレスの書込みを欲するなら
ば、ドライバ７４がONに切換えられて、書込み
バスの右側の16ビツトがＷレジスタの右側の16ビ
ツトに転送されることを可能にする。マルチプレ
クサ２９は、書込みバスの左側の８ビツトおよび
８つの先行する（最上位の）２進数零がＷレジス
タ２８の左半部に送られるように条件付けされて
いる。これは２ワードの24ビツト・アドレスを後
でメモリーに書込むためＷレジスタにロードす
る。もし１つのワードをメモリーに書込むことが
要求されるならば、Ｗレジスタの右半部はクロツ
クされず（即ち、使用可能状態にされ）て変化せ
ず、マルチプレクサ２９は書込みバスの16の右側
ビツトを左側の16ビツトがクロツク・インされる
Ｗレジスタの左側の16ビツトに対して使用可能状
態にするよう条件付けされる。単ワードの書込み
の場合は、Ｗワードの左半部がメモリーに書込ま
れるデータである。

これ迄に説明したロジツクは、カツシエ／
MMU又はCIP又はSIPの如き局部バスにおける他
の構成素子からデータを要求しかつこれを受入
れ、このデータについて演算してこれを本システ
ムに含まれる２つのALUを介して種々のレジス
タの内部に記憶し、後で修飾されて、局部バス上
の構成素子のアドレス（CPU内で計算されて局
部バスの制御のため使用される）を用いて前記局
部バスから前記構成素子の１つに対し送出される
新らしいオペランドを形成するため使用される。
このような操作の全ては、CPUに内蔵される
2048ワード×96ビツト／ワードの制御ストア８０
と８１に記憶される制御フアームウエアの制御下
で実施される。

この制御ストアは多数の個々のフイールドに仕
切られ、このフイールドの各々はCPUの内部性
能のある特性を制御する。第４図は、フアームウ
エア・ワードとその内部の問題の種々のフイール
ドを示す。これ等フイールドの第１のものは局部
バス（LB）フイールド、即ち制御ストアのビツ
ト０乃至７である。このLBフイールドは局部バ
スからの種々のサイクルの要求およびこれに対す
る各応答と関連する。このフイールドは又、先取
りレジスタ又はＹレジスタを介する仮想アドレス
の送出に対しても応答可能であり、ＹおよびＰレ
ジスタの各増分動作を制御する。局部バス・フイ
ールドは又、ラウンド・ロビン手順バツフア３６
からのデータの順次の読出し、および内部バス１
４により後で使用されるようソース・バス３３に
対するデータおよび手順マルチプレクサ３４，３
５，３９および４０のそれぞれの使用可能状態を
制御する。

次のフイールド即ち制御ストアのビツト８と９
であるクロツク（CK）フイールドは、CPUのク
ロツク速度即ちCPUにおける連続するクロツ
ク・パルス間の間隔を制御するため使用される。
各フアームウエア・ステツプは、その複雑度に適
したクロツク速度を割当てている。本発明のシス
テムにおいては、連続するクロツク・パルス間の
４つの可能な間隔、例えば、85ナノ秒、100ナノ
秒、115ナノ秒又は130ナノ秒がある。これ等の内
どれがあるフアームウエア・ステツプに対して使
用されるかは、このフアームウエア・ステツプに
対するCKフイールドによつて制御される。

次のフイールドは、制御ストアにおけるビツト
10乃至15であるTCフイールドである。これは６
ビツトのフイールドであり、フアームウエア・シ
ーケンスのテストおよび制御のためCPU内の64
の可能な論理機能の内の１つを選択する。

次のフイールドはBRフイールド即ちビツト17
乃至19であり、テスト条件即ちどのタイプの分岐
が生じたか、この分岐が２つのフアームウエア・
ステツプの間を選択するだけか、あるいはこれが
１つのフアームウエア・ステツプと、次のアドレ
スがＦレジスタ３８の内容のある機能により制御
される謂ゆる制御ストア・スプラツタ（CPUに
おける１つ以上の論理素子の状態に基く多くの制
御ストアの次のアドレスの１つの生成）との間を
選択するかのテスト条件の結果として得られる動
作のタイプの制御に使用される。

次に問題になるフイールド、即ちビツト21であ
るTPフイールドは極性テスト・フイールドであ
る。このフイールドは、テスト条件が真又は偽の
どちらに対してテストされるかを制御する。

NAフイールド即ちビツト22乃至31は、全ての
分岐により選択される２つのアドレスの内少くと
も１つを生成するため使用される10ビツトのフイ
ールドである。他のアドレスは、同じNAフイー
ルドから得られるか、前述の制御ストアのスプラ
ツタから得られる。

次のフイールドであるビツト32乃至39は、Ｆビ
ツトと呼ばれる４ビツトの部分とFKと呼ばれる
２番目の４ビツトの部分とに区切られたＦレジス
タ制御フイールドである。ＦおよびFKフイール
ドはＦレジスタおよびＦバスの区域における種々
の素子のローデイングおよびストローブ動作の制
御に使用され、即ち、F′およびAS′装置即ちＦレ
ジスタ３８とマルチプレクサ４３のサブ部分のス
トローブ動作の制御に使用される。これ等の装置
のどれがロードされ、これ等がそのローデイング
のためどのソースを有するかについては全てＦお
よびFKフイールドにより制御される。

次のフイールドであるビツト40〜47はＫ（即
ち、定数）フイールドで、Ｉバス１４の駆動に使
用される。このフイールドは８ビツトのフイール
ドで、Ｉバスに送られる全ての内容に対する右側
の８ビツトを提供する。定数の左側の16ビツトは
Ｉバス・フイールドによつて制御されるが、これ
については以下に説明する。Ｋフイールドは直接
KON装置７０と関連する。制御ストアの次のフ
イールドであるビツト48〜63は主としてDRAM
１１とBRAM１２のアドレス指定および制御と
関連する。２ビツトのフイールドであるDWは、
DRAMの最も左側の（最上位の）８ビツトに対
する書込み操作を制御する１ビツト、および最も
右側の（最下位の）16ビツトに対する書込み操作
を制御する他のビツトを用いて、DRAMに対す
る書込みの制御に使用される。次のビツト即ちビ
ツト50（フイールドBW）を用いて、常に一緒に
書込まれるBRAMの両部分に対する書込み操作
の制御に使用される。次のフイールドDSは長さ
が５ビツトであり、DRAM１１における32レジ
スタの１つの選択を行う。DMフイールド即ちビ
ツト56および57は、DRAMと関連する選択修飾
フイールドであつて、DRAMのアドレス指定動
作を修飾するため直接DRAMの選択かあるいは
Ｆレジスタ３８の３つの異なる機能のどれかの選
択のいずれかを許容する。

問題の次のフイールドは、BRAMにおける16
レジスタの１つの選択のために使用されるビツト
60乃至63であるＢ選択フイールド（BS）であ
る。ビツト58と59からなる２ビツトのフイールド
は、BRAMのアドレス指定のための選択修飾フ
イールド（BM）である。このフイールドは、独
立的選択および修飾の機能がBRAMとDRAMの
相方に対して指定し得るように別個である点を除
けば、DRAMアドレス指定のためのフイールド
と同様に機能する。

次のフイールドは長さが７ビツト（ビツト65〜
71）であるGPフイールドで、種々の双安定フリ
ツプフロツプのクロツク動作および種々の制御機
能の可能状態化の如きプロセサ内部の多数の汎用
マイクロ操作の制御に使用される。このフイール
ドは又、CPUからの制御パネルに対するアクセ
スを制御してデータを制御パネルに関し入出力
し、又内部の種々のフリツプフロツプを制御する
ために使用される。

次のフイールド、即ちビツト72と73であるRB
フイールドは、BRAMを制御する１ビツトと
DRAMを制御する他のビツトを用いてＲバス１
３に対するデータのソース化を制御するため使用
される。

BAフイールド即ちビツト74乃至79は、BALU
５５即ちその入力としてＩバスを有しかつＹレジ
スタ２４の駆動に使用できる演算論理装置の諸機
能の制御に使用される。これ等の６つのビツトは
下記の如くに使用される。即ち、１つはBALUに
対する桁送りインジエクトとして、１つは論理演
算制御のため、他の４つは特定の諸機能の選択の
ため使用される。

次の問題のフイールドはビツト80乃至83である
IBフイールドで、どのデータ・ソースを内部バ
ス１４に対し使用可能状態にするかの制御に使用
される。このフイールドは、データ・ラツチ、Ｆ
レジスタの符号拡張、又は定数の選択、又はＩバ
スに対する種々の組合せのBRAMを使用可能状
態にさせ得る。次にフイールド即ちビツト84乃至
89であるSHフイールドは、前に述べたシフター
およびＷバスのソース化を共に制御するため使用
される。これ等の６ビツトは、どのレジスタが使
用可能状態におかれ、Ｑレジスタがロードするか
どうか、又シフターはオペランドが通過する時ど
の方向にこれをシフトするか、についての多くの
自動制御をシステムに可能にする。

最後のフイールド、即ちビツト90乃至95のDA
フイールドは、BAフイールドの場合と類似の機
能を有する６ビツト、即ち１ビツトは桁送りイン
ジエクト、１ビツトは論理演算と算術演算の選
択、他の４ビツトは特定の機能の選択のためのビ
ツトを用いてDALU１５に対する機能制御であ
る。

CPUに対する制御ストアは実際には２つの制
御ストア、即ち上位バンク８０と下位バンク８１
である。この上位バンクは次のアドレス形成装置
４４によりアドレス指定され、下位のバンクはそ
の時の制御ストア・ワードの内容の一部により直
接アドレス指定される。更に一般的なタイプの分
岐の場合には、制御ストア・ワードのNAフイー
ルドを次のアドレスの基本ソースとして使用する
と共に上下のバンクに至る２つのアドレスが略々
同じとなるようにこれを修正する。次のアドレス
とPROMが生成するスプラツタ間を選択する如き
他の分岐の場合には、下位のバンクはその時の制
御ストア・ワードから変化しない次のアドレス・
フイールドを受取り、上位バンクはその時の制御
ストア・ワードからスプラツタ・アドレスを受取
る。制御ストアは、システムが両方の可能な次の
アドレス制御ストア・ワードの同時のアクセスの
実行中でありかつデータの制御レジスタ８２への
クロツキングの直前にその時の制御ストア・ステ
ツプの略々終り迄どれか使用中であるかの判定を
延期できるようにこのように区分されている。制
御ストアの詳細については以下に説明する。

CPUとフアームウエアが、ａ）メモリーから
のワードの読出し、ｂ）メモリーからの別のワー
ドの読出しのための次のアドレスの計算、ｃ）メ
モリーへのワードの書込み、およびｄ）CPUに
対して操作が完全に内部であるあるタイプの反復
算法の実施の如き典形的なCPUの諸操作の実行
のため対話を行う方法について以下に論述する。
このような状況は典形的なものであり、代表的な
操作について説明する。

制御ストアのあるステツプの間に１つのワード
をメモリーから読出す場合には、この制御スト
ア・ワードはBRAM１２からのワードの仮想記
憶アドレスをRB，BSおよびBMフイールドを介
してRAMバス１３に対して使用可能状態にな
る。この時、SHフイールドは外部バスおよびＷ
バスを条件付けて、RAMバスがセレクタ２０を
経て外部バス１７に対して使用可能状態にされシ
フター１９を経てＷバス８４には変更されないよ
うにソース化する。ＷバスはBALU５５に対する
入力であり、BAフイールドによつてそのＷバス
入力をその出力側に直接使用可能にするよう条件
付けられる。同時に、LBフイールドはＹレジス
タ２４をロードさせ、これによりアドレスをＹレ
ジスタに転送する。

次のフアームウエア・ステツプにおいては、
LBフイールドは要求を局部バスに指向させて記
憶要求が行われること、又局部バスに与えられた
アドレスがこのような要求を行うため使用される
べきことを表示する。指令回線７１は、記憶読出
し要求が行われることを表示するようＦおよび
FKフイールド（第２図にブロツク７２として示
す）によつて条件付けられる。アドレス・マルチ
プレクサ２５はＹレジスタの内容を24本のアドレ
ス回路を介して局部バスに使用可能にさせるよう
条件付けられる。アドレス・マルチプレクサ２５
は、24アドレス回線を介して局部バスに対しＹレ
ジスタの内容を使用可能状態にするよう条件付け
される。局部バスにおける全てのアクデイビテイ
をモニターして制御するカツシエ／MMUはこの
要求を確認し、CPUは次のフアームウエア・ス
テツプに進行する。次にフアームウエア・ステツ
プにおいては、局部バス・フイールドはストール
を指示し、局部バス・サイクルの終りが検出され
てデータをカツシエ／MMUから局部バスを介し
てCPUデータ・バツフアへ戻す迄CPUがこのフ
アームウエア・ステツプから離れるべきでないこ
とを表示する。この戻り動作が検出されると直ち
にストール条件が終了し、CPUはこの読出しサ
イクルの第４のステツプに入る。

この第４のステツプは、データ・バツフアにあ
るデータを使用するLBフイールドをフアームウ
エアが指定し、これをCPUにより使用するよう
に内部バスにソース化するものである。このよう
に、LBフイールドは、長さが16ビツトのワード
又は長さが24ビツトのアドレスのどちらかがソー
ス・バスに対して要求されるかに従つて、DAド
ライバ３４又はDWドライバ３５のいずれか一方
を使用可能状態にする。更に、Ｉバス・フイール
ドは、その24ビツトの全て又は24迄符号拡張され
た16ビツトのいずれかのソース・バスが内部バス
に対して使用可能にさせられることを指定する。
内部バスにおいては、データ・バツフアから再び
受取られる16ビツト・ワードがあるものとすれ
ば、DAフイールドはDALUに内部バスを読出さ
せるため使用され、従つてDW，Ｄ選択および
DMの各フイールドはDRAMにおける32レジスタ
の１つをアドレス指定してこれに書込ませるよう
条件付けされる。このためこの制御シーケンスの
第４のステツプを完了するが、この第１のシーケ
ンスはＹレジスタをロードし、その第２は読出し
要求を行い、第３はデータの戻りを待機し、その
第４はデータを得てこれをCPUの諸レジスタの
１つに使用可能状態にさせるものである。

本システムにより実施できる第２の典形的な操
作シーケンスは、メモリーからデータ・レジスタ
へ取出されたオペランドを加算し、次にこの加算
後データ・レジスタへ戻すと共にこれをその後メ
モリーに書き戻すことができるように書込みデー
タ・バツフアに置く如き演算操作におけるオペラ
ンドの操作である。この操作シーケンスは、前の
操作において説明したストールに続いて開始す
る。このステツプは、データを使用可能状態に
し、ワード・オペランドの場合にはデータ・バツ
フア３１からＬバスおよびデータ・マルチプレク
サ５を経てソース・バスに対するワードとなる如
きものである。この時Ｉバス・フイールドは符号
拡張装置５２およびデータ・ラツチ５１を介して
符号拡張されたソース・バスが内部バスに対して
使用可能状態にさせられることを指定する。同時
に、Ｒバス制御フイールドは、問題の特定デー
タ・レジスタがDRAM１１からＲバス１３に対
し使用可能状態にされることを指定する。DAフ
イールド、即ちDALUフイールドは、この時、
DALUがＲバス１３上の24ビツトをＩバス１４上
の24ビツトに加算するよう条件付けられることを
指定する。このロジツク１５はその出力として和
を表わす24ビツトを有することになる。DWビツ
トはDALUの出力がDRAM１１へ書戻されるべき
であつたことを表示する。

同時に、DALUの出力はSHフイールドを介し
てＷバスに対して使用可能状態になる。このフイ
ールドは、セレクタ２０が外側バスに対し使用可
能状態にされ、この目的のためのＲバス出力の代
りにDALU出力を選択するように条件付けられる
ことを表示する。又同時に、シフター１９は外部
バスの内容を書込みバス８４に変更することなく
通過させるように条件付けされる。DW３５を指
定したソース・バス３３に対する同じLBフイー
ルドも又、書込みバスがセレクタ２９を介してＷ
レジスタ２８の左半部に対して使用可能状態にさ
れることを指定することになる。この状態は全て
単一のフアームウエア・ステツプにおいて生じ
る。これは加算演算であるため、テスト・ロジツ
ク３０により指定されるテストにより、この加算
からのオーバーフローが多分テストされることに
なる。次のアドレス・ロジツクが、もしオペラン
ドがメモリーに即時書戻されるならば、生じるべ
き特定のエントリを表示する１つのアドレスを生
成することになる。下位のバンクに対する他のア
ドレスが次のステツプをとるべく生成され、この
ステツプはその時Ｉレジスタ５７におけるオーバ
ーフロー標識をセツトすることになる。もしオー
バーフローが生じなかつたならば、Ｉレジスタは
自動的にクリアされた筈である。

第３の操作はあるオペランドのメモリーへの書
込みからなる。この操作は実行のため３つのフア
ームウエア・ステツプをとる。その第１のステツ
プは、オペランドが書込まれるべきアドレスがＹ
レジスタ２４にロードされるステツプである。第
２のステツプはＷレジスタ２８へ書込まれるオペ
ランドを置くためのものである。第３のステツプ
は、LBフイールドがメモリー書込みを指定する
局部バス要求が受取りと実行のためカツシエ／
MMUに対する局部バスに対してアドレス指定さ
れるよう指定するステツプである。

Ｙレジスタ２４をロードする第１のステツプ
は、おそらくBRAMランダム・アクセス・スト
アにおける16の場所の１つからアドレスを得るこ
とになる。これは、ＩバスがBRAMの出力側で
調べるようにＩバス・フイールドを条件付けるこ
とにより行われる。Ｂ選択フイールドは、16の
BRAMレジスタのどれがこの目的のためアドレ
ス指定されたかを表示する。BAフイールドによ
り制御されるBALU５５は、内部バスの内容（24
ビツト）をその出力側に送るように条件付けされ
る。LBフイールドは、Ｙレジスタのロードを指
定したものとなる。Ｙレジスタに対する入力は
BALUの出力であるため、これは選択された
BRAMの内容をＹレジスタに転送することにな
る。次の制御ストアのステツプは、この場合その
起点が例えば32のDRAMの場所の内の１つであ
る時は常に、この起点からオペランドを取ること
になる。DSフイールドは３２のDRAMのどれを
使用可能状態にさせるかを選択する。RBフイー
ルドはDRAMをＲバスに対して使用可能状態に
させる。SHフイールドは、セレクタ２０を介し
て外部バス１７に対するRAMバスを選択し、シ
フト動作を生じることなくシフター１９を介して
書込みバス８４に対する外部バスを選択すること
になる。LBフイールドはＷレジスタの左半部の
ロードを指定する。この操作はＷセレクタ２９を
条件付けして書込みバスの右側の三分の二をＷレ
ジスタの左半部に対して使用可能状態にさせるこ
とにより実施され、Ｗレジスタはその左半部をロ
ードするように使用可能状態にされる。

最後に、第３のフアームウエア・ステツプが行
われる。このフアームウエア・ステツプにおいて
は、必要な唯一の操作は局部バス・フイールドで
あるLBフイールドメモリーに対する局部バス書
込みを指定すべきことである。これは、局部バス
に至る指令回線としてＦおよびFKビツトを使用
して、これがメモリー書込み操作であることをカ
ツシエ／MMUに対して表示する。このアドレス
は、Ｙレジスタ２４からの仮想アドレス・セレク
タ２５を介して局部バスに対し使用可能状態にさ
れる。このデータはＷレジスタ２８から局部バス
に対し使用可能状態にされる。全ての局部バス転
送を調停するカツシエ／MMUメモリーは、これ
をメモリー書込みサイクルとして識別し、このア
ドレスを取つてこれをマツプし、これをデータと
共にメモリーに送出し、システム・バス上のメモ
リーに対してメモリー書込み操作であることを表
示する。

CPUが実施可能な典形的な操作の第４のシー
ケンスは、２倍精度オペランドをあるビツト数だ
け左側又は右側へシフトさせるものである。オペ
ランドが共にBRAMに存在する、即ち問題の２
つのオペランドがBRAMにあるものと仮定すれ
ば、第１のフアームウエア・ステツプはこれ等２
つのオペランドのＱレジスタに対する右側の転送
を開始する。これは次の如く進行する。BSフイ
ールドは、BRAM１２においてこのオペランド
を含む１６の場所の１つをアドレス指定するよう
に条件付けられる。RAMバス１３を制御するＲ
バス・フイールドは、DRAM出力の代りに
BRAM出力をとるように条件付けされる。SHフ
イールドは、これを外部バスに対し使用可能状態
にしかつその入力をＲバスから選択することによ
り、Ｒバスをセレクタ２０を介して外部バスに転
送するように条件付けされ、又Ｑレジスタおよび
Ｗバスが共に外部バスの内容を受取ることを指定
し、Ｑレジスタをクロツクしてこれをロードさせ
る。これはBRAMにアドレス指定されたオペラ
ンドをしてＱレジスタへ転送させることになる。
次のステツプ（単数又は複数）は、シフトが実際
に行われるものである。このステツプにおいて
は、BRAMにおける第２のオペランドを含む２
つのレジスタの他方がＢ選択フイールドによりア
ドレス指定され、BRAMはRBフイールドを介し
てRAMバス１３に対して使用可能状態にさせら
れる。次にRAMバスはセレクタ２０を介して外
部バスに対し使用可能状態にされる。SHフイー
ルドは、シフトかどの方向およびどれだけのビツ
ト数行われるかに従つて多くの値のどれかをとる
ことになる。SHフイールドは、左右の１、又は
２、又は４ビツトのシフトの選択が可能である。
これ等の場合のいずれにおいても、Ｑレジスタは
32ビツトのオペランドを生成する外部バスの拡張
として接続されるものと考えられる。実際にはこ
れは40ビツトのオペランドであるが、外部バスの
左側の８ビツトは勘定に入れない。この32ビツト
のオペランドは、特定のSHフイールドにより表
示される如く左右いずれかの方向にシフトされ
る。16の右側のビツトはＱレジスタに戻され、左
側の16ビツトは無視された８ビツトと共にＷバス
上に転送される。これは、シフトの長さについて
排他的な制御を保有するSHフイールドによつて
制御される。

外部バスからＷバスへ、又Ｑレジスタから再び
Ｑレジスタへオペランドがシフトされたため、
SHフイールドはＱレジスタをしてシフトされた
オペランドを再ロードさせ、同時にBWフイール
ドはＷバスをしてアドレス指定されたBRAMの
場所に書込ませる。このように、ＢおよびＱレジ
スタの内容がシフトされ、ＢおよびＱレジスタへ
戻される。このシフト、即ちこれが開放シフト
か、循環シフトか、あるいは演算シフトであるか
に関連するこの目的の諸効果はCPUにおける制
御フリツプフロツプの機能である。実際のシフト
動作が実施されるこのタイプのステツプは、色々
な組合せで数回実施され、即ち、もし左側に５ビ
ツトだけシフトすることが望ましければ、左側へ
の１ビツトのシフトを生じるステツプの後には左
側への４ビツトのシフトが行われるステツプが続
くことになる。例えば、右側へ３ビツトのシフト
のためには、右側へ２ビツト、次いで１ビツトの
シフトが必要となる。

次に、最後のシフトが行われた後、即ちオペラ
ンドがこの時正確にアドレス指定されたBRAM
の場所およびＱレジスタにおいて整合された後、
最終ステツプはシフトを生じないがその代りＱレ
ジスタの内容を最初にロードされたBRAMの場
所に再び戻す。このステツプは次の如く行われ
る。Ｉバス・フイールドは、ＩバスがＱレジスタ
（Ｑレジスタの16ビツトが２進数零の８ビツトに
より拡張される）によつて駆動されることを指定
する。DALU１５は、これが変更されずにＩバス
を通過するようにDAフイールドにより制御され
る。SHフイールドは、変更されずにセレクタ２
０を介して外部バス１７に対し、又再び変更され
ずにシフター１９を介してＷバス８４に対して
DALUを可能状態にするように選択される。フア
ームウエア・ワードにおけるBWビツト50はＷバ
スからのBRAMのローデイングの条件付けを行
うようセツトされ、BS（Ｂ選択）ビツトは
BRAMの１６の場所のどれがシフトされたオペ
ランドを受取るべきかを指定するよう条件付けさ
れる。

これは全てある数のフアームウエア・ステツ
プ、例えば３つ以上のフアームウエア・ステツプ
において生じる。１つのステツプはＱレジスタを
ロードして40ビツトのオペランドを生成するため
使用され、１つ以上のステツプは必要に応じてこ
のオペランドのシフトを行い、次の１つはＱレジ
スタの内容（右側の16ビツト）をBRAMに戻し
てこの操作を完了するため使用される。

第５図は上下のバンクの制御ストアPROM８０
と８１のそれぞれの構成、特にこれ等PROMが最
大速度となるように結合され即ち対に組まれる方
法を示す。制御ストアのバンクの各々は１つ以上
のPROMを含み、このPROMの各々は複数個の電
子作用チツプを含む。一例として、各バンクの記
憶容量は1024（1K）のアドレス指定可能記憶場
所であり、その各々は96ビツト即ち1K毎に24チ
ツプを含み、各記憶場所は４ビツトの記憶域を有
する。演算速度を増加させるには、各バンクは少
くとも２つのPROMを有し、１つのPROMは制御
ストアに含まれる他の素子における伝播時間を補
償するため、各バンクにおける他方のPROMより
も速度が早い（アドレス伝播時間が短い）。主と
して、その時のフアームウエア・ワードおよび次
のアドレス生成装置４４から得る分岐の判断を有
効に受入れるために２つのバンクを使用する。１
つのバンクはこのフアームウエア・ワードにより
直接アドレス指定されるように構成されるが、他
方のバンク（例、上位バンク）はこのフアームウ
エア・ワードおよび（又は）フアームウエア・ワ
ードおよびCPU１００に含まれる種々の論理素
子の派生的機能によりアドレス指定されるように
構成される。従つて、上位バンクは多重化された
入力を要求し、以下に論議するように、上位バン
クの２つのPROMの内の１つはどちらかのバンク
における他方のPROMのどれよりも短いアドレス
伝播時間が与えられる。これは実際問題として
各々が増加した操作速度即ち短いアドレス伝播時
間を有する２つのPROMを用いることによつて達
成される。

制御ストアPROMを対に組む目的は、次の制御
ストア・アドレスを生成し、このアドレスに適す
るデータを選択し、制御ストアの出力レジスタで
ある謂ゆるMLR８２で示される主制御ストア・
データ・レジスタの入力に対して使用可能状態に
するため、必要な時間長さを減少するためであ
る。これは過去においては、１組の制御ストア
PROMを使用しこのPROMに対して与えられるア
ドレスを選択することによつて達成されて来た。
この場合、データを制御ストア・ロジツクに伝播
させるに必要な時間はアドレス選択時間、即ち、
PROMに対するアドレス入力の変化から出力が安
定状態になる時迄の時間である。典形的な制御ス
トアPROMの場合には、この時間は謂ゆる「使用
可能時間」より遥かに長い。使用可能入力を有す
る制御ストアPROMは、一般にアドレス指定され
る出力が与えられるよりも遥かに早く（「使用可
能時間」）ON／OFFされる得る。従つて、この
場合基本的な試みは制御ストアPROMを２つのグ
ループ即ちバンクに分け、各グループに対する各
アドレス、例えば２つの分岐アドレスの内の１つ
が同時に制御ストア・チツプを伝播できるよう
に、又２つのグループ即ちバンクの一方又は他方
の出力を使用可能状態にすることにより決定がな
される最後の瞬間迄どのアドレスを用いるかにつ
いての判断が延期できるようにする。

本発明のCPUにおいては、他のコンピユータ
の場合と同様に、全ての謂ゆる分岐操作が１対の
アドレスの一方の選択を行い、このアドレスの一
方はその時のステツプにおける制御ストア・ワー
ドにより明確に与えられ、他方のアドレスはその
時のステツプにおいて得られるデータから多かれ
少かれ間接的に生成される。本発明のCPUにお
いては、このアドレス対は、全ての分岐が、一方
は下位バンクに対し他方は上位バンクに対する２
つのアドレス間の選択からなるように拘束され
る。この下位バンクは000から3FF（16進数）の
範囲内のアドレスを用い、上位バンクは400乃至
7FF（16進数）のストア・アドレスを制御する。

このような制御ストアの区切り方法を構成する
ため使用される構成は第５図のブロツク図に示さ
れる。明らかなように、制御ストアは５セツトの
制御ストア素子即ちPROM２５１乃至２５５に区
分される。同図に括弧内で示される如く、合計で
２４の制御ストア・チツプ（素子２５１の１９お
よび素子２５２の５）を含む素子２５１と２５２
は、制御ストアの下位バンクに対するデータを含
むものである。素子２５３，２５４，２５５（合
計29チツプを含む）は、上位バンクに対するデー
タを含むものである。３つのタイプの集積回路を
用いてこれ等の素子を構成する。素子２５１は、
典形的なアドレス伝播時間が60ナノ秒でなる19の
1K（1024）×４ビツトの制御ストア・チツプから
なる。素子２５２と２５３は、典形的なアドレス
伝播時間が50ナノ秒である特に選択された1K×
４ビツトの制御ストア・チツプからなる。素子２
５４と２５５は、典形的なアドレス伝播時間が40
ナノ秒である選択された512×４ビツトの制御ス
トア・チツプからなる。

このロジツクにおいて何故異なる伝播時間を有
するチツプ即ち回路を使用するかの理由は２つあ
る。素子２５３，２５４，２５５において選択さ
れた各部は上部バンクのアドレス・マルチプレク
サ２５６を伝播する時間を補償するために、素子
２５１と２５２におけるその対応部よりも短くな
るように選択される。更に、素子２５２，２５
４，２５５は、MLR８２に対するその出力側と
直列関係にある予備ロジツク２５９において要求
される伝播の遅れの故に、それぞれ素子２５１と
２５３よりも早くなるように選択される。

次のアドレス生成装置４４に含まれる上位バン
クのアドレス・マルチプレクサ２５６は、どんな
フアームウエア分岐間でも選択されつゝある２つ
のアドレスの１つを提供するため使用される。下
位バンク・アドレス（下位バンク制御ストア
PROMにより使用されるアドレス）は、制御スト
ア・ワード（NAフイールド）にある次のアドレ
スと多少とも直接に関連し、この制御ストア・ワ
ードにおいて明らかに選択されるアドレスであ
る。上位バンクにおいて使用される１つの分岐に
対して使用される他のアドレスは、NAフイール
ドのある論理的誘導であり、PROM又はこの分岐
タイプに従つて選択されるMUX２５６に対する
３入力により示される如きCPUの他のロジツク
からの論理的に生成されたアドレスである。この
他方のロジツク即ちPROMと他のロジツクとこれ
を選択する上位バンクのアドレス・マルチプレク
サは、下位バンクにおけるアドレス経路には存在
しない別の伝播時間を必要とする。これ等の２つ
のアドレス経路間の差異は、直列関係にある制御
ストア・チツプの各速度の差によつて補償され
る。直接アドレス経路を有する１つのバンク（即
ち、下位のバンク）を使用することによりPROM
のあるものだけしか早い速度を必要としないが、
もしマルチプレクサ２５６の如きマルチプレクサ
が両方のバンクに使用されるものとすれば、同じ
伝播時間を提供するため全てのPROMが大きな速
度を持たねばならなくなる。

前述の如く、上位バンクの早いPROMにより受
取られるアドレス・ビツトを生成しつゝある上位
バンクのアドレスMUX２５６に達する迄および
これを通過する際の伝播上の遅れは、その下位バ
ンクの対応素子よりも一貫して早い。このため、
各PROMの出力側のデータは略々同時に安定す
る。

各バンクにおいて最も高速のPROM、即ち素子
２５２，２５４，２５５の出力側と接続される予
備ロジツク２５９は、MLR８２においてこれを
ラツチする前に、次に制御ストアのある予備ロジ
ツクの復号を実施するため使用される。即ち、こ
れは、DRAM１１およびBRAM１２に対するア
ドレス入力の生成のため使用されそのアドレス入
力が制御ストア・サイクルにおいて早期に使用で
きなければならない選択修飾ロジツク５３を含む
ことができる。更に、このアドレス入力は、主ク
ロツクがデータをMLRに対し使用可能状態にさ
せた後生成されるように待機することはできず、
クロツク変換が生じると直ちに使用できるように
MLRに対する入力側で生成されねばならない。

下位バンクと上位バンクにおける制御ストア・
ワードの選択のため使用される２つのアドレスに
対するソースは下記の如である。下位バンクのア
ドレスNAはその時のフアームウエア・ステツプ
に対する制御ストア・ワードから直接入る。この
ため、この制御ストア・ワードがMLR８２へク
ロツクされると直ちに使用できる。アドレスNA
は両方の素子２５１と２５２に対する入力であ
る。マルチプレクサ２５６の出力側の上位バン
ク・アドレス、即ち素子２５３，２５４，２５５
に対するアドレス入力はCPUに含まれる多数の
論理機能の論理的誘導である。アドレス・マルチ
プレクサは、本実施例によれば、上位バンクによ
つて使用可能な８つの異なる機能アドレスを生じ
る。これ等のアドレスは、制御ストア・ワードに
おいて指定され得る８つの可能なタイプの分岐の
結果である。

これ等の分岐タイプは第６図の表に示す如く
X0とX1，XA，XB，XR，XE，XWおよびXLと
して示される。最も一般的な分岐タイプである分
岐タイプX0およびX1は基本的にはNAフイールド
の直接論理機能である。このような分岐タイプは
下位ビツトNA10又はNA(A)不変NA(A)又は相補NA
(A)を有するNAフイールドを使用する。他の６つ
の分岐は特定の目的のため使用される。XA分岐
は、新らしい命令のOPコードの復号を開始する
ため適当な開始アドレスを選択するため使用され
る。XB分岐は、CPUにおいて可能なアドレス・
シラブルのあるものの初期復号の実施のため使用
される。XR分岐は殆んどの場合オペランドを読
出すルーチンの実行のため、又は即時実行が可能
なある命令の実行のため開始アドレスを選択する
のに使用される。XE分岐は、個々の命令算法の
実行に使用されるフアームウエア・ルーチンの開
始アドレスの内から選択するため使用される。
XW分岐は、オペランドの記憶に使用される多数
のルーチンの１つの選択に進むため使用される。
XL分岐は、フアームウエアの制御下で簡略化さ
れたフアームウエア・スプラツタを許容するよう
に使用される。この分岐は、上位アドレスの４ビ
ツトを制御するためフアームウエア制御の下でロ
ード可能なリンク・レジスタの内容を使用する。

主分岐XA，XB，XR，XE，XWおよびXLの全
てはその上位ビツトとしてNAフイールドの２つ
の上位ビツト（NA1，２）を使用するが、異なる
方法におけるその特定のアドレスに対する残る８
つのビツトを生成する。

XAスプラツタは５つのXA PROMの出力を使
用して次のXAアドレスのビツト３乃至10を生成
する。

XBスプラツタは、２つの２進数１（11）と１
つの２進数零（０）の３つの定数信号、即ちＦレ
ジスタ３８のビツト位置の１つの出力である１ビ
ツトと、そのNAフイールドのビツト７乃至10を
生成するＦレジスタにより駆動されるPROMから
の４出力を使用する。

XRスプラツタは３つの２進数零（000）を有す
る３ビツトをジヤムし、その状態が命令タイプと
関連する制御フロツプの内容（KOP）を有する
次のビツトを生成し、XR PROMからの最後の４
ビツト即ちビツト７乃至10を生成する。

XEスプラツタの第３のビツトは前記の命令タ
イプの信号である。次のビツトはＦレジスタのビ
ツト０が零であるかどうかを示し、その次のビツ
トはＦレジスタ３８のビツト１乃至３が全て零で
あるかどうかを示し、Ｆレジスタのビツト４乃至
８はNAフイールドのビツト４乃至８はNAフイー
ルドのビツト６〜10として使用される。

XWスプラツタは、信号の組合せ、即ち、定数
零と、ビツト４乃至６に対するオペランドのサイ
ズ・タイプを復号して区分するPROMの３出力を
与える。ビツト７は論理値１、ビツト８はオペラ
ンドをアドレス又は非アドレスとして区分する
PROMの出力、最後の２ビツトはメモリー又は基
底レジスタ又はデータ・レジスタ又は謂ゆるＫレ
ジスタ（図示せず）のどれにその結果が行くかを
表示するNAのビツト９および10に対する
XWPROMの出力である。

XL分岐に対するアドレス回線は、最初に６ビ
ツトに対するNAフイールドのビツト１乃至６を
使用し、次にリンク・レジスタの４ビツトを使用
して４つの最終ビツト（ビツト７乃至10）を生成
する。

これ等の各入力は、上位バンクのアドレス
MUX２５６である８対１マルチプレクサの組に
よつて選択される。このMUXを介して選択され
る特定のアドレスはその時の制御ストア・ワード
を使用することにより選択される。その時の制御
ストア・ワードにおいては、分岐動作は１つのテ
スト条件を選択することにより、又満足するか満
足しないかについてテストすることにより実施さ
れる。このロジツクの出力は２つの信号、即ち一
方はTCTRUE−即ちNOTTRUE、他方は
TCTRUE＋即ちTRUEである。TCTRUE−は第
５図のブロツク図の回線２６１における信号であ
り、TCTRUE＋は回線２６２における信号であ
る。これ等の信号は各制御ストアPROMの使用可
能入力側に接続される。

あるフアームウエアの始めにおいて、NAフイ
ールドは安定状態となり、このアドレスは即時制
御ストア素子２５１と２５２の伝播を開始する。
その後ロジツクが動作すると同時に、上位バン
ク・アドレスMUX２５６の出力は安定状態とな
り、このアドレスは制御ストア素子２５３，２５
４，２５５の伝播を始める。MUX２５６の出力
側のアドレス・ビツトの１つは素子２５４と素子
２５５間の選択を行うことに留意されたい。これ
は、これ等の素子が比較的小さなワード記憶容量
を有する比較的高速のPROMで構成されるためで
ある。従つて、1Kワード（４ビツト／ワード）
のPROMに対する１つのアドレス回線ならば２つ
の512ワードのPROMに対する選択的な使用可能
回線となり、PROM２５５の１つの使用可能入力
はインバータ２６４を介して結合される。更に、
選択された512×４ビツトの制御ストアPROMで
ある素子２５４および２５５においては、アドレ
ス・ビツトは僅かに異なるように配置される。そ
の理由は、512ワードのPROMしか９ビツトのア
ドレスを必要としないためである。他の全ての制
御ストアPROMに対する１つのアドレスである第
10のアドレス・ビツトは、512×４ビツトの制御
ストアPROMにおける２番目の使用可能状態とし
て代りに使用される。即ち、素子２５４はアドレ
ス４００乃至５FFに対して使用可能状態とな
り、この同じアドレス回線の反転が素子２５５に
結合されるため、この素子はアドレス６００乃至
７FFに対して使用可能状態になる。

このように前記各アドレスが使用できる状態に
なると同時に、これ等アドレスは制御ストア
PROMを伝播させられる。その間、並行的に、詳
細が第７図に示される如きTC（テスト条件）ロ
ジツク３０は、出力TCTRUE−およびTCTRUE
＋をその後安定状態にさせてこのテスト条件が満
たされるか満たされないかを表示する。もしこの
テスト条件が表示された極性において満たされた
ならば、ロー状態のTCTRUE＋はPROM２５
３，２５４，２５５を使用可能状態にさせ、ハイ
に状態のTCTRUE−はPROM２５１と２５２を
使用禁止状態にさせる。このため、番号257と258
により示される如きワイアドOR接続の出力（そ
れぞれ回線７６と２０が結合される）はアドレス
指定された上位バンクの記憶場所の内容である。
しかし、もしこの条件が満たされないと、
TCTRUE−（TRUEでない）は別の極性即ち状態
となつて制御ストア素子２５１と２５２を使用可
能状態にするが、出力TCTRUE＋は素子２５
３，２５４，２５５を使用禁止状態にする。この
ような場合、ワイアドOR結線２５７と２５８の
出力はアドレス指定された下位バンクの場所の内
容となる。

制御ストアPROMに対する使用可能時間は一般
に15乃至20ナノ秒である。この値は、例えば
PROM２５１の場合は60ナノ秒である第５図に示
す如きPROMの場合のアドレス伝播時間よりも非
常に早い。このため、テスト条件の結果が知られ
る時点からの「遅れ」は、このPROMの使用可能
伝播時間がPROMのアドレス伝播時間よりも支配
的であるように強調されて来た。このような特定
の関心がこのロジツク・チエーンを経由するタイ
ミング、即ち、上位バンク・アドレスの生成およ
び選択に関わる伝播時間、制御ストアPROMに関
わるタイミング、および予備ロジツクに関するタ
イミングについて取上げられた理由は、MLR８
２に対する入力側のデータが安定状態でなければ
ならない最悪の場合が主クロツクがトリガーされ
る時であるためである。サイクル・タイム、従つ
てCPUの速度の制御は主要な機能の１つであ
る。

もし制御ストアPROMの各々が60ナノ秒の伝播
時間を有するならば、前記の最悪の場合に１つの
PROMが上位バンク・アドレスを選択中ならば、
MLR８２に対する入力が安定状態になる前にあ
る事前の開始点から合計で80ナノ秒を要すること
になる。このように、速度を増加するには、３つ
の異なる伝播時間を有するPROMの使用が望まし
い。PROM２５２は、予備的な即ち選択／修飾ロ
ジツク２５９により生じる速度の減少即ち低下を
補償する。PROM２５３は、上位バンク・アドレ
スMUX２５６のためアドレス指定における遅れ
の増加を補償する。PROM２５４と２５５は
MUX２５６とロジツク２５９の相方を補償す
る。このように、この回路網における最悪の時間
的条件は、上下のどのバンクを使用しようとも、
又どんな出力が生成されようとも、直接MLR２
８に送られようとも、あるいはMLRに至る前に
ロジツク２５９に送られようとも、殆んど同じで
ある。もし仮に素子２５３，２５４，２５５が素
子２５１と２５２よりも早くなければ、クロツク
期間は、上位バンクが選択されたものであつたど
のフアームウエア・ステツプの場合により長くな
ければならない。このため、この制御ストアのス
テツプに対するサイクル・タイムは、制御ストア
PROMに対して安定なアドレスを生じるため次の
アドレスPROMおよび上位バンク・アドレス
MUXに対する余分な時間に対する許容度がなけ
ればならないため、更に長くなる。

第５図に示されたロジツクに含まれる基本原理
は下記の如く要約される。制御ストアPROMを経
由するアドレス経路が使用可能状態の経路よりも
遥かに速度が遅いため、アドレス経路は常に開路
状態に放置され、即ち、次のアドレスは下位バン
クの制御ストアに徐々に流れアドレスMUX２５
６の出力は制御ストアの上位バンクを僅かに流れ
るが、どのバンクが最終的に使用されるかについ
ての決定が行われる。これ等の制御ストアPROM
の出力側を使用可能状態にする時期になる時だけ
この決定のタイミングが臨界状態になり、この場
合には真又は偽として生じるテスト条件は分岐の
経路に従つて下位バンク又は上位バンクのPROM
のいずれかを使用可能状態にする。この使用可能
状態の経路は、使用可能な伝播の場合の15ナノ秒
と比較してアドレス伝播の場合は遥かに短い時
間、即ち60ナノ秒であり、このため、典形的な制
御ストア・ステツプにおいては45ナノ秒もの間バ
ンク選択のための決定を延期させ、又これにより
各制御ストア・ステツプを著しく早くさせる。

次に第７図においては、信号TCTRUE＋およ
びTCTRUE−を生成するテスト・ロジツク３０
の詳細が示される。信号TCTRUE＋は回線２６
２上のマルチプレクサ（MUX）３０２の否定出
力側に生じ、信号TCTRUE−は回線２６１上の
MUX３０４の否定出力側に生じる。回線２６１
と２６２は第５図に示す如くPROMに結合され
る。MUX３０２と３０４はそれぞれ、同じ番号
を付した各入力が同じ入力を受取るように接続さ
れた８つの入力（０〜７）を有する。このような
入力は、各々が８つの入力と１つの入力を有する
８つのマルチプレクサMUX１乃至MUX８を実際
に含むマルチプレクサ３００の８つの出力から受
取られる。マルチプレクサ３００に対する６４の
入力は、それぞれテスト・ロジツク３０により示
される如きCPU１００に含まれる種々の機能か
らテスト条件を受取るように結合されている。テ
ストされた機能の条件に基いて、制御ストアの上
位バンク又は下位バンクのいずれかが使用可能状
態となり、これに従つてアドレス指定される。選
択および（又は）使用可能状態化がなされるマル
チプレクサに対する入力はその時の制御ワードか
ら受取られる制御ビツト即ち制御ストアからのフ
アームウエア・ワードによつて決定される。

このように、例えば６４の異なる信号につい
て、１つの信号がこの６４の入力に内選択された
１つしか表わさないように分岐することが望まし
い。第７図のロジツクは、１つのレベルはマルチ
プレクサ３００を構成し他のレベルがマルチプレ
クサ３０２と３０４を構成する２レベルのマルチ
プレクサの使用により上記能力に最小限度の伝播
時間を提供する。第７図のロジツクは又、同じ信
号の２つの極性のいずれかに基くこのような分岐
動作を可能にする。

第７図のロジツクの動作は下記の如くである。
マルチプレクサ３００に含まれる８つのマルチプ
レクサの各々に対する１つの入力が否定出力GP0
乃至GP7側に伝播するよう、前記の８つのマルチ
プレクサの各々の選択入力３，４，５側において
受取られる３ビツトによりそれぞれ選択される。
これ等の３ビツトはフアームウエア・ワードの
TCフイールド（ビツト13〜15）から受取られ
る。出力GP0〜GP7はそれぞれマルチプレクサ３
０２と３０４の各々の０〜７を付した入力側に結
合される。マルチプレクサ３０２と３０４は又、
その使用可能状態の入力側で信号CRTCSP−お
よびCRTCSP＋をそれぞれ受取るように接続さ
れる。信号CRTCSP（存続および否定）も又そ
の時のフアームウエア・ワード、特にそのTPフ
イールド（ビツト21）から受取られる。このよう
なTPフイールドは、このフアームウエア・ワー
ドにおける他のフイールドの場合と同様に、レジ
スタ８２を介して転送される。ビツト21（TPフ
イールド）の場合は、レジスタ８２におけるビツ
ト21の場所における素子は実際に共に否定および
存続出力を有する双安定形素子（フリツプフロツ
プ）である。フアームウエア・ワードの他のビツ
トに対し要求される論理レベルに応じて、存続お
よび否定の出力の一方又は両方が使用される。

部番SN74S251の下にTexas Instruments社の
如き半導体メーカから購入できるマルチプレクサ
３０２および３０４は、もし使用可能入力側の信
号がロー即ち２進数零であるならば、マルチプレ
クサの存続および否定出力のスイツチングを可能
にする。もし使用可能状態の入力側のこの信号が
ハイであれば、、出力は浮動状態であり、従つて
ハイの使用可能状態の入力を有するこのようなマ
ルチプレクサはこのような構成の場合第７図のロ
ジツクから有効に取外される。このため明らかな
ように、いかなる場合もマルチプレクサ３０２と
３０４の一方しか使用可能状態にならない。マル
チプレクサ３０２と３０４の出力は、各マルチプ
レクサの相続出力が他のマルチプレクサの否定出
力側に接続されて謂ゆるワイアドOR回路接続を
生じるように結合される。このため、マルチプレ
クサ３０２と３０４のいずれか一方が使用可能状
態になると、信号TCTRUEが適正な極性で得ら
れる。ロー即ち２進数零である信号TCTRUEは
これが結合されるバンクを使用可能状態にする。
即ち、もし信号TCTRUE−がローであれば、下
位バンクは使用可能状態になる。

このように、第７図のロジツクの動作から明ら
かなように、もし信号CRTCSP−がハイであり
従つて信号CRTCSP＋がローであらば、MUX３
０４は活動状態即ち使用可能状態となり、信号
TCTRUE−はテスト中の６４の条件の内の１つ
のレベル（ハイ又はロー）を反映し、信号
TCTRUE＋はこのようなレベルの反対のレベル
を反映する。もし信号CRTCSP−がローであり
従つて信号CRTCSP＋がハイならば、MUX３０
２は活動状態即ち使用可能状態となつて信号
TCTRUE＋がテスト中の条件のレベルを反映
し、信号TCTRUE−はこれと反対のレベルを反
映する。制御ストアの上位又は下位のバンクのど
ちらが使用可能状態になるかは信号TCTRUE−
とTCTRUE＋のどちらがローであるかに依存す
る。

メモリー１０６から読出された命令のOPコー
ドはいくつかのテスト条件の１つを選択するのに
使用され、このテスト条件はMUX３００により
受取られるテスト条件とは異なるかも知れない。
この場合は、OPコード・ビツトが使用されて
MUX３００と類似の第１のMUXに対するテスト
条件又はその一部を選択し、又マルチプレクサ３
０２と３０４と類似する２つのマルチプレクサも
又第７図に示されるものと同様な構成においても
使用できる。テスト条件をこのように選択する
OPコードは第７図のロジツクから独立的に、あ
るいはこれと並行的に使用することができる。も
し並行的に使用されるならば、フアームウエア・
ビツトにより制御されるマルチプレクサ３０２と
３０４は、OPコードにより制御されるマルチプ
レクサが使用可能状態におかれる時使用禁止状態
におかれ、あるいはその反対でなければならな
い。

MUX２５６およびこれとの接続の詳細は第８
図に示される。更に、MUX２５６は各々が８つ
の入力を有する10個のマルチプレクサを含むよう
に示される。これ等の10個のマルチプレクサに対
する入力は、第６図の表において識別される信号
と対応する。これ等の信号は、各分岐タイプに対
する第１の信号がマルチプレクサ２５６に含まれ
るMUX1の対応する８つの入力側で受取られるよ
うに、第６図に示された８つの分岐タイプに対し
て結合される。このように、MUX１はその８つ
の入力の各々に対して信号MA１を結合させる。
MUX２も又、その各入力側に同じ信号NA２を結
合させる。MUX２５６の他の各マルチプレクサ
の場合は、第１の２つの入力を除いて、入力側に
結合された信号は殆んどの場合異なるものであ
る。例えば、MUX３は、第６図に示す如く、XA
分岐に対する上位バンク・アドレスの第３のビツ
トである信号XA３をその３番目の入力側に結合
させ、この第３のビツトは図示しないがＦレジス
タ３８からその基本入力を受取るよう結合された
単なるデコーダでよく、その出力がMUX２５６
のMUX３により受取られるよう結合される謂ゆ
るXA PROMの位置３から１ビツトである。

MUX２５６の残りのマルチプレクサの他の入
力は又、第６図に示される如き入力を受取る。

MUX１０の最初の２つの入力即ちNA(A)および
NA(A)は更に興味あるものである。更に、一方が
他方の補数であるこれ等の２つのビツトの使用
は、分岐操作のための更に柔軟性がありかつ有効
な制御ストア（PROM）の場所の対形成を可能に
する。従来技術においては、分岐的中条件に基い
てPROMの寄数の場所に分岐し、分岐の的中しな
い条件においては偶数の場所に分岐し、あるいは
この反対に分岐することが公知であつた。しか
し、このような従来技術の手法は制約を有する。
例えば、そのアドレスがXXX00，XXX01，
XXX10およびXXX11（但し、Ｘは２進数の１又
は０である）である４つの連続する記憶場所を想
定すれば、分岐のシーケンスは非的中又は的中条
件に従つてアドレスXXX00又はXXX01になり
得、あるいは別のシーケンスがアドレスXXX10
又はXXX11になり得る。しかし、もし仮に場所
XXX11およびXXX01が丁度同じ情報を有するな
らば、これ等の場所は共用できない、即ち２つの
場所は仮に同じ内容に対しても使用されねばなら
ない。これは、両方のアドレスが奇数であり許さ
れる唯一の対形成が奇偶数のアドレスに対するも
のであるためである。別の従来技術の手法におい
ては、制御ストアにより指定される場所のアドレ
ス指定を生じるため非的中条件が与えることがで
き、的中条件は２つの最下位ビツト、例えば共に
２進数１を有する更に上位のアドレス・ビツトに
より指定されるある場所のアドレス指定を生じる
ことができる。このように、その２つの最下位ビ
ツトが共に２進数１であつたアドレスは、その２
つの最下位のビツトが２進数零か２進数１と２進
数零（どちらの順位でも）であるアドレスを用い
て対形成が可能である。しかし、この手法は、そ
の２つの最位ビツトの２進数１を有する（あるい
はその逆、即ち、他の対をなすアドレスを１に適
当に変化させた２進数零で、その最下位ビツトが
共に２進数１であるか、あるいは２進数１と２進
数零である）アドレスに共通アドレスを限定する
ことになつた。

種々のソースに制御ストアのための次のアドレ
スを生成即ち形成させるデータ処理装置において
は添付図面特に第５図および第８図に示す如き装
置を使用することが望ましい。更に、これ等図面
に示されるロジツクは、全ての場所を更に多数の
選択された場所に代るものとして使用できるよう
にすることによつてフアームウエア即ち制御スト
アの場所の総数の減少を可能にする。これを達成
するためには、最下位のビツト位置（NA10）
を、分岐X0の場合はNA10が実際にNA10ビツ
ト、即ちその時の制御ストア・ワードに対してレ
ジスタ８２から受取るNA(A)と同じであるが、分
岐Ｘ１の場合はこのようなビツトNA(A)の補数が
使用されるように結合する。

例えば第９図を参照すべきである。もしNAア
ドレスが第１の回線上に図示の如く存在すれば、
下位バンク・アドレスは図示の如く同じである。
しかし、上位バンク・アドレスはX0又はX1の分
岐が存在するかどうかに依存する。分岐X1の場
合には、上位バンク・アドレスは第３の回路に示
される。最終アドレスは、信号TCTRUE−が２
進数零と１のどちらであるかに依存する。もし２
進数零であれば、下位バンクPROMは使用可能で
ある。このように、第４の回線に示す如く、最終
アドレスはもし信号TCTRUE−が２進数零であ
れば下位バンクに対するものである。もし信号
TCTRUE−が２進数１ならば、最終アドレスは
上位バンクに対するものとなり、分岐がX1とX0
のどちらかに従つて最終アドレスは第９図の回線
５および６のそれぞれに示される如くとなる。更
に、回線４上の下位バンク・アドレスは回線５お
よび６に示される如く上位バンクに対するアドレ
スのいずれか一方と対をなすことができることが
判る。

このように、更に有効な記憶場所の対形成を得
ることができる。第９図に示される変更例は、下
位バンクの偶数アドレス場所が上位バンクの偶数
又は奇数のアドレス場所と対をなすことができる
こと、および下位バンクの奇数のアドレス場所も
又上位バンクにおける偶数又は奇数のアドレス場
所と対をなすこともできることを示している。

前述のアドレス場所の対形成は、その時のフア
ームウエア・ワードのNA10ビツトの２進数値と
は独立的にNA10ビツトの２進数値を設定するこ
とによつて達成可能であることが判る。例えば、
分岐X0のためのNA10ビツトは、分岐X1のための
NA10が補数である。即ちこの場合には２進数零
である限り、NA(A)の代りに２進数１に対し設定
することができるのである。

【図面の簡単な説明】

第１図は本発明の装置が包含されるシステムを
示す全体的ブロツク図、第２図は本発明の中央処
理装置を示す詳細なブロツク図、第３図は本発明
の中央処理装置の演算論理装置との接続の詳細を
示す図、第４図は本発明の中央処理装置に含まれ
る制御ストアの記憶場所の構成の詳細を示す図、
第５図は本発明の中央処理装置に含まれる制御ス
トアとこれと関連するロジツクを示す詳細なブロ
ツク図、第６図は種々の分岐条件に応答して制御
ストアをアドレス指定するため使用される信号を
示す図、第７図は本発明の中央処理装置の制御ス
トアを使用可能状態にするため使用されるテス
ト・ロジツクを示す詳細なブロツク図、第８図は
本発明の中央処理装置に含まれる制御ストアのア
ドレス指定の際使用されるマルチプレクサの詳細
を示す図、および第９図は本発明の中央処理装置
に含まれる制御ストアにおける対をなす記憶場所
の操作の事例を示す図である。 ９……局部バス、１０……局部バス・インター
フエース、１１……DRAM、１２，６１，６０
……BRAM、１３……Ｒバス、１４……内部バ
ス、１５……DALU、１６……算術演算素子、１
７……外部バス、１９……シフター、２０……
DALU／Ｒバス・セレクタ、２１……Ｙ／Ｐレジ
スタ（YP）セレクタ、２２……第３素子、２３
……手順アドレス（Ｐ）レジスタ、２４……デー
タ・アドレス（Ｙ）レジスタ、２５……アドレ
ス・マルチプレクサ、２６……先取りアドレス・
レジスタ、２８……データ書込み（Ｗ）レジス
タ、２９……データ書込み（WS）セレクタ、３
０……テスト・ロジツク、３２……Ｌバス、３３
……ソース・バス、３４……DAセレクタ、３５
……DWセレクタ、３６……手順バツフア、３７
……Ｆバス、３８……Ｆレジスタ、３９……PA
セレクタ、４０……PWセレクタ、４３……マル
チプレクサ、４４……次のアドレス生成装置、５
０……Ｑレジスタ、５１……データ・ラツチ
（DL）、５２……SEロジツク、５３……選択／修
飾ロジツク、５６……Ｑレジスタ・シフター、５
７……Ｉレジスタ、５８……XBレジスタ、５９
……デコーダ、７０……定数生成装置、７１……
指令ドライバ、７４……ドライバ、７５……素
子、８０，８１……上下位バンク制御ストア
PROM、８２……MLR、８４……書込み（Ｗ）
バス、９０……制御パネル、９３……ドライバ、
１００……中央処理装置（CPU）、１０１……科
学計算命令プロセサ（STP）、１０２……商業計
算命令プロセサ（CIP）、１０３……カツシエ／
MMU（カツシエ・メモリー／記憶管理装置）、
１０５……電気システム・バス、１０６……メモ
リー・モジユール（主記憶装置）、１０７……入
出力（Ｉ／Ｏ）コントローラ、１０８……Ｉ／Ｏ
装置、１０９……多重回線通信コントローラ／プ
ロセサ（MLCP）、１１０……中心サブシステ
ム。

Claims (1)

1. 【特許請求の範囲】 １ 複数のアドレス指定可能な記憶セルの夫々
   に、該複数のセルの内の１つのアドレスを表すそ
   れ自信の部分を有するマイクロ命令を保持し、前
   記セルのアドレスを受け取るのに応答して前記複
   数のセルの内の１つから前記マイクロ命令を取り
   出して制御ストア出力レジスタで渡す制御ストア
   を有し、前記マイクロ命令を前記制御ストアから
   逐次に取り出して実行することによつて複数の機
   能を果たすデータ処理装置であつて、 前記制御ストアが第１及び第２の部分から成
   り、各部分は別々にアドレス指定可能であり、両
   部分は取り出したマイクロ命令を共通の制御スト
   ア出力レジスタに渡し、各部分は夫々の可能化信
   号の受信と同時にその中のアドレス指定されたマ
   イクロ命令を渡すように制御され、 前記データ処理装置が更に、 （） 前記出力レジスタに保持されたマイクロ
   命令のアドレス部分を前記第１の制御ストア部
   分に供給する手段と、 （） 前記出力レジスタに保持されたマイクロ
   命令によつて特定された操作に応答してアドレ
   スを発生し前記第２の制御ストア部分に供給す
   る手段と、 （） 前記出力レジスタに保持されたマイクロ
   命令に応答して前記データ処理装置によつて果
   たされる操作に応答して前記可能化信号を前記
   制御ストア部分の内の１つに渡す選択手段と、 を含むことを特徴とするデータ処理装置。 ２ 前記アドレス発生手段が、前記処理装置によ
   つて果たし得る操作の異なるタイプに対応する複
   数のアドレスを発生し、前記第２の制御ストア部
   分への供給のために、前記出力レジスタに保持さ
   れたマイクロ命令によつて特定された操作に対応
   する前記アドレスの内の１つを選択することを特
   徴とする、特許請求の範囲第１項記載のデータ処
   理装置。 ３ 前記選択手段が、前記出力レジスタに保持さ
   れたマイクロ命令に応答して前記データ処理装置
   によつて果たされる操作の結果を表す複数の結果
   信号を受け取り、前記制御ストア部分の１つに対
   する前記可能化信号の受け渡しを制御するため
   に、前記出力レジスタに保持されたマイクロ命令
   に応答して前記複数の結果信号のサブセツトを選
   択することを特徴とする、特許請求の範囲第１項
   記載のデータ処理装置。