JPS62502992A - 液晶指示体の制御用プログラミング可能な制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 液晶指示体の制Ｃ用プログラミング可能な制御回路不発明は請求範囲１の上位概 念に規定した形式の制御回路に関する。

マトリクス状に構成された液晶−（ＬＣＤ　）−指示モジュールの制御に必要な 情報を含む信号をプロセッサシステムにより導出することを可能にする上記形式 制御回路が公知である。

その際ＬＣＤ指示体に対するクロック、時間制御信号は制御回路自体にて発生さ れる。その場合通常、表示すべきパターンが制御回路自体に設けられている次の ようなメモリを用いて発生される、すなわち相応の命令に基づきパターン全体を ＬＣＤ指示体にて衣示し得るメモＩＪ　ｉ用いて発生される。

高い分解１Ｌの通常の液晶指示体の場合−マ）　ＩＪクス状副制御相応して一次 のような信号列が作成されることを要する、即ち、ニガではそれにより順次のシ ーケンスで画像ラインに相応する信号パターンが送出されるようにし、他方では パターンの新たな書込が、例えば公知の”一方式”を用いて、規則的繰返しで行 なわれさらに間隔をおいて極性切換えが行なわれて液晶装置における電解現象が 回避されるようにする信号列が作成される。更に場合により指示面の複数の給電 を相並んで行なわせるため、切換素子が設けられるそれというのは最大限制御可 能な面が、維持すべき繰返間隔によって制限されているからである。そのように して生せしめられた信号はドライバ段を介してＬＣＤモジュールに達する。

公知の制御装置は画像内容の変更のため多かれ少かれ高価なオペレーション（操 作）を要する欠点がある。

この高価なオペレーションに共通なことはＬＣＤ指示体に配属されたメモリ領域 に対するプロセッサのアクセスがたんに間接的に、相応の要求（リクエスト）の 後制御回路を介して行なわれ得るに過ぎず、その際待機サイクル及び類似の遅延 が甘受されねばならない。他の構成の場合、液晶指示体の内容が、たんに間接的 にメモリ（これはポイント群から成るパターン要素全体の形成に必要な構成素子 を含む）を介してしか生ぜしめられ得ない。

発明の目的 請求範囲１に記載の本発明の課題とするところは冒頭に述べた形式の制御装置を 十分簡単化することであり、その際画像スクリーン内容の変化、変更を制御回路 の動作サイクルに無関係に特別な時間条件に従わずに行ない得るようにすること にある。

本発明の基礎を成す認識によれば、画像に対応づけられたメモリ領域が、実質的 に回路の内部制御シーケンスに無関係に且時間（メモリからのデータの、画像ス クリーン（制御部）への供給に必要な時間）に影響されないようにすれば、画像 メモリ中に存在する信号の時間最適の処理が可能であるということである。その 場合、ＬＣＤ指示モジュールの制御用のアクセス時間は次のようなデミさに保た れ得る、すなわちコンピュータシステムからのデータアクセスが時間的に殆ど又 は全く損なわれないような語さに保たれ得る。

もって、制御回路は接続されたコンピュータシステムに対して“擬似（準）透過 性”であり、その結果画像スクリーン（メモリ）内容の変更がいつでも制御装置 のサイクリックな内部経過（シーケンス）に関係なく行なわれ得る。画像スクリ ーン内容の固定保持のだめのメモリはプロセッサシステムにとっては直接的アク セス（データのやりとり）可能なメモリ領域の一部として作用する。制御はＲＡ Ｍ又はＲＯＭメモリユニットの通常のアドレス制御に相応して、メモリ配向形ア ｒレス制御により行なわれる。ＬＣＤ表示のため゛とっておかれた”（備えられ た）メモリ領域のアクセスは規則的順序でコンピュータによるアクセスの短時間 の遮断のもとで行なわれ、その際コンピュータと画像スクリーンメモリとの間の 相応のバッファリングを用いて、プロセッサシステムに対して時間的遅延が全く 生じないか、せいぜいわずかしが生じないようにすることができる。

その場合、画像の変更が、わずかな情報変化のもとで注視者に対しての主観的印 象を損なわずに、連続的画像表示への直接的作用によって行なわれ得る、という ことは特別の意義がある。

画像表示の複雑な配置替え変更、の際、夫々画像内容を肩する２つ又はそれ以上 の同等の優先度（接続資格性）を有する種々異なるメモリ領域間で切換えが行な われ得る。この場合、画像切換えは制御回路の切換えによって“急激に”行なわ れ、−万、プロセッサにより画像内容の所期の変更の際個々の画像部分の変更の 制御時間が次のように選定されるとよい、即ち画像要素が注視者の肉眼にとって 順次”組立てられる”（構成される）ように選定するとよい。数学的／論理的結 合を用いて結合される２つの画像内容の呼出しにより、いつでも、２つのメモリ 領域の相互に重畳される画像内容の各画像要素の組合せ又はその他のロジック対 応づけにより生じる別の画像表示を生じさせることができる。この制御は一同様 にメモリ配向形で一コンピュータによりアドレス制御式に且有利には制御回路内 に設けられたレジスタにより行なわれ、このレジスタの内容は制御回路により読 出され評価される。

本発明の実施例によれば、制御回路の内部クロックにより定まる、貫通接続の時 間的制御が次のように行なわれるように構成されている、即ち制御回路の内部線 路が、液晶指示体へのデータの伝送のためパスストラクチュアと接続されている 時間が、コンピュータとのデータ交換の際の個々のデータ語の伝送のための時間 のオーダであり、有利にはそれより小であるように時間的制御が行なわれるよう に構成されている。上記実施例ではＬＣＤモジュールに配属されたメモリ領域に 対するアクセスが、妨害さｎないか、せいぜい時折にしか妨害されず、その結果 コンピュータはそのアクセスの点で制限されない。有利にはＬＣＤモジュールの 制御のため、メモリからのデータ語の読出しが個別に順次行なわれ、その際殊に 、後伏するパラレル−シリアル（並列−直列）変換の時間によりコンピュータに あらためてアクセス時間が与えられる。その際コンピュータ及び制御回路はその 時間制御の点で相互に相対的に非同期で動作する。

不発明の有利な実施例は従属請求法に記載されており、次に、本発明の有利な実 施例の記載と共に図を用いて詳細説明される。

第１図はＬＣＤ指示ユニットを制御するプロセッサシステム内で本発明の制御装 置のブロックダイヤグラムを示す。

第２図は本発明の実施例に対する内部信号処理の説明用ブロック図である。

第６図は第２図の実施例の内部回路の詳細を示す。

第１図に示すブロック回路図ではデータバス２ａと、アドレスバス２ｂと、制御 バス２ｃとから成る第１のパスストラクチュア全体２との間の制御回路１が設け られている。このパスストラクチュアはシステムパンを構成しておりこのシステ ムバスは本発明による制御回路とコンピュータ３並びにコンピュータに配属され た主メモリ４との間のデータオペレーション（やりとり）を可能にする。システ ムバス２は慣用のマイクロプロセッサにて用いられているような公知のパススト ラクチュアを形成する。

制御装置１は別のパスストラクチュア５に接続されており、このバスストラクチ ュアは同様にデータバス５ａと、アドレスバス５ｂと、制御バス５Ｃとから成る 。上記の第２バスストラクチユアには本実施例では２つのメモリ領域６，７が接 続されており、このメモリ領域はＬＣＤモジュール上に表示さるべきグラフィッ ク情報の像内容全体を含む。ＬＣＤモジュール８は制御回路１によりドライバ段 ９を介して制御され、その際、メモリ６．７中に存在するデータが、制御回路に よって、そのそれぞれのＬＣＤモジュールに適合した伝送すべき情報に変換され る。画像のりフレッシュのために必要なサイクルでの画像内容のラインごとの伝 送のため極憔反転及び場合により、その種指示モジュールの作動に必要な別の制 御パルスが必要である。データは２つ又はそれより多くの線路を介して（ディス プレイデータ）伝送され、その際、それらのデータ線路の数は表示面が幾つの表 面に分けられているかによって定まる。

第２図に示す、制御部１の内部回路の場合、ブロック受続構成的に別個にインタ ーフェース回路１１が区別して示され、このインターフェース回路はパスストラ クチュア２へのデータ通信を維持し、よって、外部コンピュータシステムに対す る通信インターフェースを形成する。

第２図に示す内部回路のブロック接続図はどのように制御線路（第１図の制御バ ス）が構成されているかを示す。その場合法の記号、シンボルが用いられている 。

名　称　機　能 Ｄｏ−Ｄ７　双方向システム−データバスＡ○−Ａ１５　システムアドレスバス Ｃ８２画像メモリ２、選択信号アクティブローはシステムコンピュータとのデー タ交換用の画像−ＲＡＭＺを選択する Ｃ８１　画像メモリ１、選択信号アクティブローはシステムコンピュータとのデ ータ交換用の画像−ＲＡＭＩを選択する 三　回路選択信号、アクティブローは内部レジスタプログラミング用の内部アド レスデコーダを作用状態（アクティブ状態）ＲＥＳＥＴ　レジスタ内容損失なし に回路をリセットする ＸＩＮ　内部発振器に対する端子 Ｘ０ＵＴ　ＸＩＮは外部クロック入力側としても用いられ得る ＴＥＳＴ　チップ−テスト−入力端／出力側ＲＤＱ−ＲＤ７　双方向画像メモリ ーデータバスＲＡＯ−ＦｔＡ１５　画像メモリーアｒレスパス面　出力側イネー ブル画像メモリーコントロール信号、アクティブロウ Ｒ／　Ｗ　読出／書込画像メモリーコンロール信号、ハイ＝読出、ロウ＝書込 ＣＰｌ、ＣＦ２　ＬＣＤコントロール信号、シフトクロックＬＰ　ＬＣＤコント ロール信号、 シフトサイクル−終パルス ＦＰ　ＬＣＤコントロール信号、 第１シフトサイクルパルスの終り ＦＲＬＣＤセグメント用の作動電圧の極性切換用のＬＣＤコントロール信号 ＢＬＣ点滅周波数−クロック入力側 ＩＮＴ　システムコンピュータ用のインターフェース出力（側） はシステムコンピュータとのデータ交換機能が前掲の表から明らかである。時間 制御装置１２は外部にて接続可能なりオーツ１３により同期化される。付刃口的 なテスト装置１４は外部的に制御され得、ユニットの規定通りに終了された機能 テストの後、確認出力”テスト”信号を送出する。外部制御バスへの接続結合は 構成ユニット１４を用いて行なわれ、この構成ユニットにより、第１図の第２の バスストラクチュア５へのデータ伝送が行なわれる。

制御ユニット１５ばＬＣＤモジュールのデータ線路の制御のため直列的データ信 号を発生する。ＬＣＤ指示体に対する別の制御パルスはＬＣＤドライバ制御装置 １６から発せられこの制御装置は外部ドライバ回路に供給される信号を生じさせ る。

ドライバ制御装置１６を用いて発生される制御パルスは内部レジスタを介して制 御され得、その際種々の市販のＬＣＤモジュールに相応する制御シーケンスは異 なったデータ語によって表わされる。

第３図の回路構成では本発明の制御回路の作動の際作用する構成素子が略示され ている。外部ユニットは、第２図、第６図における表示形態に相応する。

両バスストラクチュア２，５の結合のための中央素子はマルチプレクサ２１であ り、このマルチプレクサには外部バスストラクチュア２（データバス２ａ１アド レスバス２ｂ１制御バス２Ｃ）からデータバッファ２２を介して導かれる。内部 ブロックとして表わされた切換分岐接続路を用いて個々のバス線路に対する外部 パスストラクチュアへの接続路が、制御回路１の実際の動作状態に依存して制御 される。その場合、基本的に、バス線路の、画像表示に所属するメモリ領域６゜ ７との接続のほうが線路２を介してのコンピュータのアクセスより優先的に行な われる。従って、通常の場合バス線路５ａ〜５ｃは、制御回路１の内部アクセス のために備えられていて、メモリ６．７にて見付けられたデータから、画像情報 が形成される。

有利には水晶により安定化された時間発生器１２により制御されて、画像表示の 構成に必要なパルス列が、固定的時間パターンで生ぜしめられ、その際画像内容 のためそのつどメモリ６又は１がアクセスされる。制御ユニットの２つのメモリ 領域が有利に用いられ得ることにより、コンピュータとの場合により飢る衝突に よる問題が避けられる。ＬＣＤ　Ｎ足体は夫々メモリ内容を表わし、その際表示 の形式が、外部の命令に基づきコンピュータによりパスストラクチュア２を介し て生ぜしめられ、相応の命令がレジスタ２３内にファイルされる。レジスタ２３ 内での命令のファイリングが、画像発生の状態に無関係に行なわれ得る（たんに 画像表示の形式に関する限りは）。

（ＬＣＤディスプレイ８の制御形式を変更し実際に他のＬＣＤユニットへの適合 を確保する命令は無視できる。）その場合、同一の画像内容エレメントに関して ２つのメモリ６．７に対して随意に２重にアクセスすることもできる、その場合 算術ユニット２４にて上記画像内容間のロジック結合を生じさせることができ、 それによって、１つの画点の暗（黒）表示が次のような除行なわれる、即ち２つ のメモリ内で相応の画点の１つが暗（黒）制御される場合（オア結合表示）又は 両方が暗制御される場合のみ（アンド結合表示）上述のように暗（黒）制御され る、または相応のメモリロケーションの１つが情報”黒”を含む場合のみ（Ｅｃ ｌｕｓｉｖｅ−Ｏｒ又はＥＸＯＲ−結合表示）画像スクリーン内容が暗制御（走 査）されるようにすることもできる。その場合メモリ６．７のアドレス制御は次 のように行なわれる、即ち順次連成するメモリアドレスが、画像表示においても 順次連続するメモリロケーションを表わすように行なわれる。メモリ６．７にお ける相応のメモリアドレスは一致しているメモリ領域を表わす。メモリ６と７に て固定的に保持されたデータ語はそのビット長に相応してＬＣＤディスプレイ８ における相応の画点列の状態を表わす。画像形成（組立）申付なわれる、レジス タ２３に係わる変更は注視者の肉眼に対して差障りとなるような滅を与えない、 それというのは画像情報が全体的に維持されている限り、上記の”画像切換”は 自然な変化として感じられるからである。

画像情報がメモリ６．７から直接得られる（パターンゼネレータを介さずに）の で、制御回路１の構成は極めて簡単である。画像形成のためメモリ６．７中に固 定的に保持さるべき所要情報が高められる。当該のデータが、本発明の回路によ り時間損失なしに記憶、変更され得るので、パターン発生器の使用によっても制 御部１内で簡単化は行われ得ない。これに対して、以下説明するようなメモリ６ ．７への直接的作用するアクセスによって、制御回路の使用上の汎用性が高めら れる。

パスストラクチュア５を用いてメモリ６．７から読出されるデータの使用及び当 該データの伝送の場合−場合により、パラレル−シリアル変換器１５にて構成ユ ニット２４における算術オペレーション（操作）の後一時間発生器１２のタイミ ングでそのつど１つのデータ語が、ドライバ回路９への相応のデータ線路へビッ トごとのパルス列として伝送される。第３図中筒単化の理由からたんにデータ線 路のみ示しである。

複数の別個の画像領域の同時の制御のため相応してパラレル−シリアル変換器１ ５が多重に設けられ得る。

時間発生器によシ生ぜしめられる時間サイクルの枠内で、そのつど、伝送さるべ き各データ語に対して、内部制御部２２及びその中に設けられている時間発生器 によシ１つのパルスが発生され、このパルスにょうつて、内部バス線路が外部パ ス５と接続されるようにマルチプレクサ２１にてデータ伝送がセットされる。

（レジスタ２３中に含まれているデータ語に依存して）それぞれのメモリ領域６ 又は７の同時のアドレス制御により、メモリ内容がパラレル−シリアル変換器１ ５中に伝送され、遅延素子２６によりわずかな期間だけクロック信号の遅延され た後、パランルーシリアル変換器からのそのようなデータ語の読出しが、ドライ バ回路９へのデータ線路を介して行なわれる。パラレル−シリアル変換器１５が なおデータ語の読出し動作に関与している間、別の遅延回路２７を介して、マル チプレクサ２１は再びパスストラクチュア２と５との間のデータ通信の方向に切 換えられる。

遅延素子２６．２７は図示のブロック図においてたんにシンボリツクの意味を有 する。当該の信号遅延は別の手段、例えばカウンタ、信号伝送の際の自然の線路 遅延によって生せしめられ得る。

パラレル−シリアル変換の際のアクセス時間ばＬＣＤユニットへのデータ語の伝 送には比較的短いので、パスストラクチュア２に接続されたコンぎユータにはメ モリ６．７へのアクセスが殆ど制限なしで行なわれ得る。

よって、メモリ領域６，７は接続されたコンピュータ回路にとって直接的アクセ ス可能でちゃ、制御回路１は“擬似的（準）透過性”である。ＬＣＤの制御のた めのアクセス中、メモリ６又は７に存在しているデータが変更又は消去され得る 。一定の（安定した）画像表示を得るため、（完全な）全体的画像切換が行なわ れる。メモリ領域６，７０１つへのコンピュータのアクセスによシ１つの完全な 画像表示が行なわれるが、別のメモリ領域から１つの固定画像が、所要の゛リフ レッシュ”サイクルを以て画像切換えによる影響を受けずに表わ（再生）され得 る。本発明の有利な実施例では発生され終った画像内容が、アドレス制御に関し て適正な順序で、主メモリ４（第１図）中にファイルされ、それらの画像内容は 必要に応じて短時間ＬＣＤに配属されたメモリ６又はγ中に転送され得る。パタ ーン形成に用いられるすべての情報要素は主メモリ４に存在しておシ、マクロ命 令により単位要素として信号化され、メモリ６．７の相応のメモリ領域中に伝送 され得る。その場合高い融通性が与えられている、それというのは固定のパター ンラスタが必要でないからである。ＬＣＤ指示体は独立のグラフィック可能動作 で用いられ得る。′その際文字、数字等のような複雑なパターンが、相応のデー タ伝送によって読込まれ得る。

メモリ領域６又は７は精確にはＬＣＤ要素の所要メモリに相応せず、また、通常 におけるように、それの容量をわずかに越える場合、余分の数のメモリロケーシ ョンが、コンピュータにより同様に擬似的（準）直接アクセスにてメモリ領域と して用いられ得る。メモリ領域６，７はＤＭＡ動作中でも外部ユニットによりア ドレス制御され得る、それというのは、相応の制御線路（”　Ｒｅａｄｙ　”） が存在しているからである。

データバッファ２２によって、次のような場合にも、パスストラクチュア２を介 してアクセスのためのデータが短期間用いられ得る、すなわちマルチプレクサ２ １が既に内部制御部２５にてデータの伝送のためそれの作動状態を占める場合に も上述のように短期間用いられ得る。相応して、マルチプレクサがメモリ６゜７ からＬＣＤディスプレイ８へのデータの伝送に関与している場合バッファ領域中 にデータが読込まれ得る。

具体的実施例の場合、マルチプレクサがバス５を再び内部的に制御回路に割当て る前に、例えば読出動作中相応のクロックサイクルによりアドレス制御可能なデ ータがなおバッファ中に伝送される。書込動作中、コンピュータにより伝送され たデータが固定的に保持され、次のような際はじめてマルチプレクサを介してメ モリ６又は７中に伝送される、即ちバス５がコンピュータ゛によりアクセスされ 得る際伝送される。

その場合、上述のような“ハンドシェイク”−動作はプロセッサ技術にて通有の 、所属の制御線路とのとシ極めに相応して行なわれる。図示の配置構成にてデー ター、アドレスバッファの使用により、外部コンピュータの速度に対しての、メ モリへのＬＣＤディスプレイのアクセスの内部処理の速度の上昇を介して、次の ようなデータ処理が可能である、すなわちデータ処理の内部クロック周波数に相 応するよりも半分だけ緩慢に、コンピュータでのデータ処理を行なわせ得る。バ ッファを用いてのその種時間制御の際コンピュータにとって、ＬＣＤモジュール の内部操作がもはや時間遅延して行なわれることがもはや起らない。

制御バス２ｃ内でのＲｅａｄｙ　″線路を設けることにより、外部ユニットに対 して、データを受取り又は送出する準備状態が信号化される。この状態は常に次 のような場合いつも指示される、即ちバッファレジスタ２２が、−伝送方向に応 じて−データを準備状態に保持したり又は受取り得るような場合常に指示される 。この種制御線路によって、後置接萩されたメモリ領域６，７を有する制御ユニ ット１は直接的にアドレス制御可能なメモリとして用いられ得る。”　Ｒｅａｄ ｙ　”信号は次のような際送出される、その間に、同様にバッファレジスタ中に 含まれているアドレスに対するバッファが読出された際、又は当該メモリから読 出サイクルが行なわれたとき上記”Ｒｅａｄｙ　”信号が送出される。それによ 、９、Ｄ）７ｉＡ動作可能なユニットの制御が有利に行なわれ得る。

本発明はその構成実施上前述の実施例に限られるものでない。基本的に異なった 構成のもとでも前述の手段を用いる多数の変化形が可能である。

ビ）　ｙ 范３図 国際調査報告

Claims (12)

【特許請求の範囲】
1. １．液晶指示体の制御用プログラミング可能な回路であつて、２つの別個のバス ストラクチユアを用い該両バスストラクチユアの一方を、コンピユータとのデー タ交換のため用い、他方を介して液晶指示体（ＬＣＤ）に配属された少なくとも １つのアドレス制御可能なメモリとのデータ交換が行なわれるように構成されて いるものにおいて、両バスストラクチユアはアドレス線路、データ線路制御線路 から成る完全なパラレルのバ、 スストラクチユアとして構成されており、前記線路は制御回路の所定の切換状態 において、場合により　コンピユータの相応の付加的信号に基づいて液晶指示体 に所属するメモリとコンピユータとの間のデータ交換が行なわれ得るように合成 接続されることを特徴とする液晶指示体の制御用プログラミング可能な制御回路 。
2. ２．制御回路の所定の切換状態は液晶指示体に所属するメモリ領域との接続結合 に用いられるバスストラクチユアが、液晶指示体へのデータの伝送のため制御回 路の内部制御線路に貫通接続されていない場合生じる切換状態であり、その際当 該接続の形成の時間的制御が、制御回路の内部時間クロツクにより定められるよ うに構成されている。請求の範囲第１項記載の制御回路。
3. ３．当該バスストラクチユアを介して液晶指示体に所属するメモリとのデータ交 換を行なうためのバスストラクチユアと、コンピユータとのデータ交換のため用 いられるバスストラクチニアとの間の接続、結合が、少なくともパツフアメモリ を介して行なわれるように構成されている前記請求の範囲各項のうちいずれか１ に記載の制御回路。
4. ４．制御回路の内部クロツクにより定まる、貫通接続の時間的制御が行なわれる ように構成されており該制御の際制御回路の内部線路が、液晶指示体へのデータ の伝送のためバスストラクチユアと接続されている時間が、コンピユータとのデ ータ交換の際の個々のデータ語の伝送のための時間のオーダであり、例えばそれ より小である特許請求の範囲第２又は第３項記載の制御回路。
5. ５．液晶指示体への伝送に用いられる所定のデータ語のパラレルーシリアル変換 が所定の期間行なわれるように構成されており、該所定期間内では液晶指示体に 所属するメモリ領域との接続、結合に用いられるバスストラクチユアが、液晶指 示体へのデータの伝送のため制御回路の内部線路に貫通接続していない前記請求 の範囲各項のうちいずれかに記載の制御回路。
6. ６．マルチプレクサを設け該マルチプレクサは、当該バスストラクチユアを介し て液晶指示体（ＬＣＤ）に所属する少なくとも１つのアドレス制御可能なメモリ とのデータ交換の行なわれるバスストラクチユアを、制御回路の内部時間クロツ クに依存して、一方ではコンピユータに所属するバスストラクチユアと、また他 方では液晶指示体へのデータの伝送用の内部制御線路と交互に貫通接続するよう に構成されている前記請求の範囲各項のうちいずれかに記載の制御回路。
7. ７．制御回路の動作状態のプログラミングが、それの内部レジスタを介して行な われ該内部レジスタはコンピユータと接続されたバスストラクチユアを介してア クセス（データのやりとり）が可能である前記請求の範囲各項のうちいずれかに 記載の制御回路。
8. ８．制御線路（Ｒｅａｄｙ）が設けられており、該制御線路によつて、液晶指示 体とのデータ交換のためＤＭＡ（ダイレクトメモリアクセス）可能な構成素子か らバスストラクチユアヘのＤＭＡ操作が可能であるように構成されている前記請 求の範囲各項のうちいずれかに記載の制御回路。
9. ９．液晶指示体に配属された種々のメモリ領域が、同一のアドレスのもとでアク セス可能であり、その際選択制御が、付加的制御線路（ｃｓ１，ｃｓ２）を介し て行なわれるように構成されている前記請求の範囲各項のうちいずれかに記載の 制御回路。
10. １０．液晶指示体に配属された種々のメモリ領域が、レジスタにて記憶されたデ ータ語を用いてロジツク結合可能であり、その際、当該状態を表わす相応のデー タ語の入力記憶の際個々の画点が、相互に対応する画点のロジツク結合に相応し て再生表示されるように構成されている前記請求の範囲各項のうちいずれかに記 載の制御回路。
11. １１．液晶指示体に記属された種々のメモリ領域が、レジスタ中に記憶されたデ ータ語を用いて別個に選択可能且液晶指示体上に表示可能である前記請求の範囲 各項のうちいずれかに記載の制御回路。
12. １２．各部分画像の供給のため夫々異なる画像内容を伝える複数の同時に制御可 能なデータ線路が設けられている前記請求の範囲各項のうちいずれかに記載の制 御回路。