JPS62502091A - アナログ・デイジタル変換器における又は関する改良 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はアナログ・ディジタル変換器に関する。

公知のアナｂグ・ディジタル変換器はディジタル・アナログ（Ｄ／Ａ）変換器と 組合わせてフィードバック・ループ内に比較的低い分解能のアナログ・ディジタ ル（Ａ／Ｄ）変換器を備えており、このＤ／Ａ変換器は前記Ａ／Ｄ変換器よりも ずっと精密な分解能を有する。低分解能Ａ／Ｄ変換器は高い標本化速度で標本化 され、続いて低分解能Ａ／Ｄ変換器から得た出力標本値の平均化を行なう。

低分解能Ａ／Ｄ変換器の出力に現れるｍ子化信号はこれに供給されたアナログ信 号の近似値であり、この近似値はｍ子化処理の量子化幅、即ち団子化のステップ 量と、ｍ子化処理において用いた標本化速度とに依存している。

ａ間上のあらゆる点で、アナログ入力信号と低分解能Ａ／Ｄ変換器の出力標本値 との差は、母子化防差（一般にＱと呼ばれる）として知られている。

低分解能Ａ／Ｄ変換器の出力は精密なり／Ａ変換器に導かれ、その出力はフィー ドバックされて受信するアナログ入力信号と組合わせられ、ディジタル化される 。しかし、利用されているＤ／Ａ変換器も、一般にＤ／Ａ変換器の分解能により 定められる誤差を生ずる。

このような補間Ａ／Ｄ変換器は、低分解能Ａ／Ｄ変換器への信号経路内に通常、 ゲインＡの高ゲイン増幅器の形式でアナログ・コントローラを備えている。

本発明によれば、アナログ入力信号を受信する組合わせ手段と、前記組合わせ手 段の出力を受信するアナログ・コントローラ手段と、前記アナログ・コントロー ラ手段の出力を受信する低分解能Ａ／Ｄ変ｉ！に器と、前記組合わせ手段に対す るフィードバック畢ループ内に配置されたディジタル・アナログ変換器とを備え た高分解能アナログ・ディジタル変換器が備えられ、更に前記アナログ・ディジ タル変換器はその出力により直列接続された複数の遅延素子を有する非巡回型フ ィルタを駆動するように配置されたアキュムレータを備え、前記複数の遅延素子 の出力信号を加算して前記ディジタル出力信号を得ると共に、前記複数の遅延素 子の出力信号を用いて前記組合わせ手段に供給するアナログ・フィードバック信 号を得る。

好適な一実施例において、前記遅延素子は１ピツト遅延素子である。

一実施例において、前記組合わせ手段は引算装置であり□、そのアナログ入力信 号を前記アナログ・フィードバック信号と拍算形式で組合わせている。

他の実施例において、前記組合わせ手段は加算装置であり、前記アナログ・フィ ードバック信号をインバータを介して前記組合わせ手段に供給し、かつ前記組合 わせ手段において前記アナログ入力信号と加葬形式で組合わせている。

前記アナログ・ディジタル変換器はディジタル・オバーフロー・アキュムレータ を有することを特徴とする。

添付する呻を串照して、本発明を実施例により更に詳細に説明する。因において 、 第１図は１ビットｍ子化器に関連する補間アナログ・ディジタル変換器のブロッ ク図、 第２図は第１図のアナログ・ディジタル変換器の標本化データ・モデルのブロッ ク図、 第３図は第１図のアナログ・ループ・コントローラのブロック図、 第４図は分解能に対する帯域幅Ｆ［及びクロック速度Ｆｓの比のグラフ、 第５図は変形したアナログ・ディジタル変換器のブロック図、 第６図は第５図のアナログ・ディジタル変換器の標本化データ・モデルのブロッ ク図、 第７図は第６図のフィードバックにより安定化した標本化データ・モデルのブロ ック図、 第８図は補間アナログ・ディジタル変換器のブロック図、 第９図は形式１の補間アナログ・ディジタル変換器のブロック図、 第１０図は本発明の一実施例による線形アナログ・ディジタル変換器のブロック 図、 第１１図゛は第１０図のアナログ・ディジタル変換器に用いた低域通ｙＡ３次フ ィルタのブロック図である。

補間アナログ・ディジタル変換器の設計については多くの文献があり、また良く 理解されている。このような装置による最大の線形性は第１図に示すように１ピ ツトａ子化器を用いることにより達成される。第１図において、組合わせ回路４ はアナログ入力信号ｖ１を入力する。

組合わせ回路４はアナログ・コントローラ手段６に接続され、その出力はスライ サ手段８の形式にある１ピツトｉ子化器に接続される。スライサ手段８と組合わ せ回路４との間には、フィードバック・コントロール・ループ１０の形式にある フィードバック手段が備えられている。

スライサ手段８はディジタル・フィルタ１２に接続され、ディジタル・フィルタ １２はディジタル出力信号を出力する。

クロック速度１”ｓ及びゲインＡを適当に選択することにより、量子化誤差Ｑを 必要とするレベルに減少させることができる。帯域幅ＦＬ内の出力ビツト列り。

、１をディジタル的にフィルタ処理することにより必要とするピット数の”　０ １ｌＴを発生している。

第２図はこのような装置の標本化データ・モデルを示し、このモデルは一連のサ ンプリング・ゲート１４．１６．１８を表わしている。このモデルの分析により 、この装置の開ループ・ゲインを増加することにより、ｈ子化誤差が減少するこ とを示ずことができる。この装置は、「速示」閉ループ応答を有するときに、そ の開ループ・ゲインが最適値になる。

Ａ（ｓ）を物理的に実現した一例を第３図に示す。ループ部品の値は、 Ｔ ＣＩＲＩ−−□ Ｔ Ｃ２Ｒ２−− これらの値は形式２の安定な二次コーデックが可能とする最大分解能を与える。

これを次のように示すこともできる。

第４図にこの式をプロットしである。

第４図、から可能とする最大分解能がクロック速度１”ｓによって、のみ制限さ れることが分かる。２０ピツトの変換器を必要とするときは、下記のディジタル ・フィルタにおいて２０ビツトの加算に掛かる時間がｌ”ｓの最大値を決定する ものとなる１例えば１０ＭＨｚのクロック・パルス速度が信頼性をもって用いる ことがで台るものとｄる。例えばＦＬが１０ＫＨｚのときは、可能とする分解能 は２１．５ピツトである。

従って、ループ・コントローラの部品定数値は典型的なものとして、 ＣＩ　Ｒ１−６，６６ｘ１０ これは、演算増幅器が下記以上の帯域幅を有しなければならないことを意味する 。

ｆｌで必要とする最大出力振幅は所要スルー（ｓｌｅｗ）レートを決定する。

１ピツト量子化器の出力を５Ｖ、、と仮定する。（即ち、供給レール） Ｖ スルーレート−−−３８Ｖ／μＳ ｔ ｍ子化器の５ｖ出力と、Ｎ−１とにより、スポット雑音は Ｅｓ　−１１，４ｎＶ／ＦＩＴ 使用する増幅器は、５ｖ供給し、−ルからの２０ピツト分解能を実現するために 、これに等しいか、又はそれ以下のスポット雑音を有しなければならない。

１２０ｄＢのダイナミック・レンジを有するためには、ｖｊ４算増算器幅器０ｄ ＢＶ又はそれ以上の３次遮断点を有しなければならない。

演算増幅器の最低限の仕様は ＢＹ　−１０ＨＨｚ スルーレート−５０Ｖ／μ５ ＥＳ−１０ｎｖＺＦ１丁 ３次遮断−６０６ＢＶ 前記の条件は、線形性仕様を除き、全て満足しなければならない。しかし、２０ ビツトの分解能が得られる可能性は未だない。これは、演算増幅器の入力段にお いて３８ｖ／μｓに達するスルーレートにより、高い周波数の多くの補間雑音が 相互変調をし、１０ＫＨｚ以下で高いレベルの雑音を発生するためである。

この理由のために、１５ピツトを超えた分解能、即ち線形性を有する１ピツト変 換器は、未だ文献で報告されていない。これは理論的な予測にも係わらず、測定 結果を遥かに超えている。

演算増幅器に基づくこれらの制約をどのようにすれば克服可能かについては、以 下に示されている。２０ピツトの線形Ａ／Ｄ変換器の実流となる変形した設計方 法を示す。

Ａ／Ｄ変換器の線形性はアナログ・コントリーラで用における要求を少なくする ことは、当該＠近の総合的な線形性を改善するものとなる。

これは第５図に示すようにして達成可能である。ここで、信号処理はアナログ・ コントローラ６と、ディジタル・コントローラ２２との罰で分担される。アナロ グ・コント０−５６とディジタル・コントローラ２２との間のインタフェースは 低分解能ｎピットＡ／Ｄ変換５２０が行なっている。

ディジタル・スライプ８の量子化雑音は、ディジタル・コントローラ２２と、ア ナログ・コントローラ６との組合わせにより低下される。アナロ、グ・コントロ ーラ６の存在により、低分解能ｎピットＡ／Ｄ変換器２０の量子化雑音の下方値 を低下させている。

当該装置の雑音パフォーマンスは、第６図の標本化データ・□モデルから得るこ ともできる。低分解能ｎピットＡ／Ｄ変換器２０の量子化雑音Ｑｌ　（Ｚ）はア ナログ。

コントローラにより低減され、またディジタル・スライサ８の量子化雑音Ｑ２（ ｚ）はアナログ・コントローラとディジタル・コントローラとを組合わせること により低減されるということができる。

当該装置の安定性は、第７図に示すようにディジタル・コントローラとディジタ ル・スライサとにフィードバックを行なったときに高められる。ディジタル・ス ライサの出力り。、□は組合わせ手段２４にフィードバックさ環形式で組合わせ られ、組合わせた信号はディジタル・コントローラ２２の入力として供給される 。

アナログ・コントローラ６に必要なゲイン・Ｗｌ域幅の積はこの変形装置により 更に低減される。従って、「速示」パフォーマンスを有する装置は必要としない 。

２０．５ピット変換器には、次の値を心数とすることが分かった。

Ｆｇ　−１０Ｈｌｌｚ コントローラの仕様は以下のように緩やかなものとなる。

ｆ、−２４０にＨ２ ＥＳ−１１，４ｎｖ／（Ｔ＋７ デイジタル・コントローラ及び１ビツト・スライサについてフィードバックを行 なうことにより、第８図に示すような補間Ｄ／Ａ変換器が得られる。この装置は サイクルを制限してディジタル入力ワードＤ１に比例する平均的なマーク対スペ ースを有する出力ピット列り。を発生させる。

このピット列が１ビツト・アナログ非巡回型（ＦＩＲ）フィルタ１１に供給され ると、ｖｏに中間電圧レベルが得られる。中間値の数はＦＩＲフィルタ抵抗の重 みづけと、ディジタル・コントローラ２２の特性とに基づいている。

補間Ｄ／Ａ変換器と、アナログＦＩＲフィルタ１１と組合わせることにより、無 条件に線形となるＤ／Ａ変換器が得られる。抵抗タップ間のミスマツチングは基 準点でＤＣオフセットを発生させる。従って、その結果の伝達関数はシフトされ たものとなり、従来のＤ／Ａ変換器の場合のように歪むことはない。これは、従 来のラダー回路網Ｄ／Ａ変換器の場合のように、−回だけではなく、１ビツトの アナログＦＩＲフィルタ１１の実施にそれぞれ抵抗を用いたためである。゛ このようなり／Ａ変換器の一例を第９図に示す。引算器の形式にある組合わせ手 段２４の出力は、ディジタル・コントローラ２２の加算器３ｏの形式にある他の 組合わせ手段に供給される。加算器３０の出力はディジタル・スライサ８と、フ ィードバック線３６内の１ビツト遅延回路３４を介して加算器３０とに供給され る。ディジタル・スライサ８の出力は１ビツトのアナログＦＩＲフィルタ１１に 供給される。これは、形式１の装置であるので、１ビツトのアナログＦＩＲフィ ルタ１１における並列抵抗Ｒ１Ｒ２・・・・・・Ｒｘは全て等しく、かつブロッ ク４０は１ビツト遅延回路である。

可能とする出力レベル数は、 Ｌ−ｘ＋ｉ ただし、Ｘ−遅延タップ数。

５タツプを有する完全な補間Ｄ／Ａ変換器を変形したものは、Ａ／Ｄ変換器に関 連付けられる。これはアナログ・コントローラ６の入力に更に４つの中間値を発 生させるので、演算増幅器のスルーレート条件を５だけ減少させる。これは、ア ナログ・コントローラの最大ステップ幅を５だけ減少させるためである。第１０ 図はこのＡ／Ｄ変換器の一実施例を示す装置全体のブロック図である。

先の図に示した同じような特性に関する参照番号は同一にしである。線形ディジ タル・アナログ変換器はその初段にディジタル的なオバーフロー・アキュムレー タとして機能する複数の要素を備えており、このオバーフロー・アキュムレータ は複数の直列構成の１ビツト遅延回路４４と、複数の並列構成の抵抗Ｒとを有す る非巡回型（ｐｉｎｉｔｅ　ｉｍｐｕｌｓｅ　ｒｅｓｐｏｎｓｅ　）フィルタ４ ２を駆動している。非巡回型フィルタ４２のタップは直列接続された複数の加算 器５２の形式にある組合わせ手段５０に供給される。。

非巡回型フィルタ４２の出力電圧Ｖ。は線５４を介して引算装置である組合わせ 回路４に供給され、そのアナログ入力をアナログ・フィードバック電圧ｖ０と引 算形式で組合わせる。インバータ（図示なし）を８５４に挿入したときは、組合 わせ回路４は加算器の形式を取る必要がある。ここで必要とするアナログ・コン トローラの仕様は次のようになる。

’１　”　２４０　ＫＩＩＺ ｔ ＥＳ−１１，４ｎｖ／ｒ’Ｗ 必要とするアナログ・コントローラの仕様は次のようＥＳ−’１１．４　ｎｖ／ Ｅ■− ただし、 Ｆ　ｓ−１０ＭＨｚ ＦＬ−１０Ｋ）ｊＺ アナログ・コントローラ内のゲイン配分も入力段に対する要求が最小となるよう に変形される。抵抗性の周波数補正も用いられる。従って、アナログ・コントロ ーラにより導入された非線形性は大きく低減される。

変換器の出力ビットＤ。、１の歪みは、２０ピット以上に屋る可能分解能を得る ために、１２０Ｋｌｌｚ帯域幅でフィルタ処理される必要がある。

このフィルタは第１１図に示されており、直列接続の３つの段を有する。各段は 引算器６０の形式にある組合わせ手段を備えており、この組合わせ手段は２の逆 数倍のフィード・フォワード係数を有する乗ｎ器６２に接続されている。乗算器 ６２は加算器６４に接続され、加算器６４の出力は１ビツト遅延６６に接続され 、１ビツト遅延６６の出力はフィードバック線６８により加算器６４にフィード バックされている。Ｄ　ＯＵＴのロチ化雑音スペクトルは周波数の増加と共に２ 次勾配で増加するので、３次フィルタがこの分解能を達成するために必要となる 。

第１１図に示す低域通過ディジタル・フィルタは乗算処理を必要とすることなく 、必要な分解能を得ている。

これはフィード・フォワード係数が常に２の逆倍数であることによる。

この低域通過ディジタル・フィルタの遮断周波数は表Ａはこの低域通過フィルタ を用いた完全なＡ／Ｄ変換器の可能分解能を示ず。最終出力Ｎ。Ｕ□は１０Ｆ、 で再度標本化されるものと仮定している。

表　Ａ ＦＣ（ＫＨ２）　Ａ　Ｎ□ｕ１ ６、２３　８　２２．２ １２．４８　７　１９．７ ２５．０６　６　１７．２ ５０．５３　５　１４．７ １０２．７　４　１２．４ 本発明のＡ／Ｄ変換器は、アナログ、・コントローラにおける増幅器のスルーレ ート仕様を低減するように非巡回型フィルタを用いることより、公知の補間フィ ードバックＡ／Ｄ変換器に関連した線形性の問題を解決するものである。

第１１図の新しいＩＩＲディジタル・デシメーション・フィルタはプログラム可 能であり、容易に実施される。

更に、前記変１！に器及びデシメーション・フィルタは従来のＡ／Ｄ変換器より も優れた線形性及び分解能を有する簡単、かつ安価なＡ／Ｄ変換器が得られる。

特定の一実施例によって本発明を説明したが、本発明の！！凹内で複数の変形が 可能なことは理解すべきである。

歌 ｌト シ １ｆｉＵＨ６２−５０２０９１（６） 国際調査報告

Claims (5)

【特許請求の範囲】
1. １．アナログ入力信号を受信する組合わせ手段と、前記組合わせ手段の出力を受 信するアナログ・コントローラ手段と、前記アナログ・コントローラ手段の出力 を受信する低分解能Ａ／Ｄ変換器と、前記組合わせ手段に対するフイードパツク ・ルーフ内に配置されたデイジタル・アナログ変換器とを備えたアナログ・デイ ジタル変換器において、前記アナログ・デイジタル変換器はその出力により直列 接続された複数の遅延素子を有する非巡回型フイルタを駆動するように形成され たアキユムレータを有し、前記複数の遅延素子の出力信号を加算してデイジタル 出力信号を得ると共に、前記複数の遅延素子の出力信号を用いて前記組合わせ手 段に供給されるアナログ・フイードバツク信号を得るようにしたことを特徴とす るアナログ・デイジタル変換器。
2. ２．請求の範囲第１項記載のアナログ・デイジタル変換器において、前記複数の 遅延要素は複数の１ピツト遅延要素のコントローラ手段であることを特徴とする アナログ・デイジタル変換器。
3. ３．請求の範囲第１項又は第２項記載のアナログ・デイジタル変換器において、 前記組合わせ手段は引算器であり、前記アナログ入力信号を前記アナログ・フイ ードパツク信号との組合わせにより引算することを特徴とするアナログ・デイジ タル変換器。
4. ４．請求の範囲第１項又は第２項記載のアナログ・デイジタル変換器において、 前記組合わせ手段は加算器であり、前記アナログ・フイードパツク信号をインバ ータを介して前記アナログ入力信号と組合わせるより加算することを特徴とする アナログ・デイジタル変換器。
5. ５．請求の範囲第１項から第４項のうちのいずれか一つに記載のアナログ・デイ ジタル変換器において、前記アキユムレータはデイジタル・オバへーフロー・ア キユムレータの形式にあることを特徴とするアナログ・デイジタル変換器。