JPS62500555A - デジタル装置を時間多重リンクに接続するためのインタフエ−ス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、少なくとも一部分が自動制御されるデータ送受信用デジタル装置を時 間多重リンクに接続するためのインタフェース回路に係る。デジタル装置として は例えば、ディスプレイ付き電話器、プロセッサ又は加入者広域サービスシステ ムがある。

時間多重リンクは好ましくは、データ及び／又は従来のデジタル音声信号を１バ イトずつ伝送するように構成された双方向リンクである。

クロックモジュール、により制御されるかかる多重リンクは例えば、該リンクに 接続された装置間でデータ及び／又は音声信号を交信する通信用ローカルネット ワークを構成する。又は該リンクが、別の多重リンクによって制御される装置に 接続されたネットワークの切り替え点に接続されてもよい。

かかる電話器はｃｏｄｅｃ又はｃｏｆｉｄｅｃタイプの変換インタフェース回路 によって双方向多重リンクに接続されており、各インタフェース回路が送信及び 受信のために１つ以上の電話器を制御することは公知である。

電話器の送話器から供給されるアナログ信号は、該電話器を制御する変換インタ フェース回路によって、夫々が各１つの音声サンプルに対応するバイトに変換さ れる。これらバイトは、リンクを制御するクロック装置のコントロール下で連続 フレームの同じタイムスロットによってリンクに１つずつ伝送される。

このクロック装置は特に、変換回路の内部動作用クロック信号とバイトの送信を 制御する第１同期信号とを供給する。

電話器を制御するｃｏｄｅｃ又はＣ０ｆｉｄｅｃタイプの変換回路は更に、クロ ック装置から第２同期信号を受信し、連続フレームの同じタイムスロットによっ て該当電話器宛に伝送されるバイトの計算を開始する。計算されたバイトは制御 される電話器の変換器によって処理可能信号に変換される。　′選択されたコー ドタイプ（Ｉｏｉｒ　Ａ又はｍｕ）及び選択された基本の時間多重リンク（２４ ，３０又は３２スロツト）毎にｃｏｄｅｃ又はｃａｒ　１ｄｅｃ変換回路が標準 化されているので、回路に必要なタイムスロットの数がリンクで使用できるタイ ムスロットの数に一致する限り、対応する時間多重リンクに同じ漂醇のｃｏｄｅ ｃ又はｃｏｆ　１ｄｅｃ回路を単なる並列化によって接続することが可能である 。

これに反して、データ送受信用デジタル装置を時間多重リンクに接続するときに はコンパティビリティを確保するために従来は、デジタル装置と時間多重リンク との間に存在するクロック、伝送速度及び／又はフォーマットのレベルでの差を 配慮してデータ交換用゛インタフェースを付加することが必要であった。

特に、デジタルデータを送受すべく構成されたデジタル装置は一般に、マイクロ プロセッサの周囲に配備された制御論理を有しており、マイクロプロセッサの少 なくとも一部がこの制御のために使用される。デジタル装置によるデータの交換 及び／又は処理でしばしば得られる利点は、電話タイプの双方向時間多重リンク 用チャネルのフォーマットとして（票準化されたバイトとは異なるフォーマット 及び／又は該バイトより大きいフォーマットをもつメツセージを使用し得ること である。

従って、デジタル装置を時間多重リンクに接続するために該デジタル装置に結合 されるデータインタフェースは、多くの場合側々のケースに合わせて設計される 。これらインタフェースを直接再使用することはできない。このためインタフェ ースの量産が難１．＜また種類の異なる多くの回路を交換部材として保存する必 要が生じるので、インタフェースがコスト高になり不利である。

本発明は、少なくとも部分的に自動制御されるデータ送受信用デジタル装置を双 方向時間多重リンクに接続するためのインタフェース回路を提供する。時間多重 リンクは、時間多重リンクに並列に接続された専用インタフェース回路によって 適当な２進形に変換された音声信号又はデジタルデータを、クロックモジュール のコントロール下でバイトの形態で伝送し、同時に一部はクロック信号によって バイトの送受を制御する。

本発明の特徴によれば、市ｊ記接続用インタフェース回路か、デジタルデータ又 は音声信号の送受信装置の別のインタフェース回路と並列に時間多重リンクの対 応リードに接続されるようにビット送信端子とヒント受信端子とを有すること、 及び、前記インタフェース回路が、ローカルクロック発生器と２つのスロット選 択ユニットとから構成される装置ローカルクロック発生器は、クロックモジュー ルから共通クロック信号と共通クロック信号の周波数に等しいか又はその約数に 等しい周波数をもつリンクの伝送速度コントロール用クロック信号とを受信すべ 《構成され、２つのスロット選択ユニットは一方が送信ユニット及び他方が受信 ユニットであって対応ずる同期信号を受信すべく構成されており、接続用インタ フェース回路が、音声信号転換用インタフェース回路を備えたリンクと同様の時 間多重リンクに接続されることができ、且つ、選択された時間多重リンクによっ て与えられる伝送速度の能力に自動的に適応できることである。

本発明の特徴及び利点を添付図面に基づいて以下に説明する。

第１図は、本発明の接続用インタフェースを、該インタフェースが接続される双 方向時間多重リンク及び該リンクによって制御され゛るか又は該リンクに接続さ れた別の回路とから成る環境と共に示す概略図である。

第２Ａ，第２Ｂ図及び第２Ｃ図は本発明の接続用インタフェースの詳細図である 。

第１図の接続用インタフェース回路１は、データ送受信用デジタル装置２を時間 多重リンク３に接続ずるように構成されている。該リンクは任意に、同じくデー タ送受信用デジタル装置２゛の接続用インタフェース回路１゜の如き別の同様の 専用インクフエたｃｏｄｅｃタイプの変換インタフェース回路８，８′の如きコ ンパチイブルな専用インタフェース回路を制御する。

デジタル装置２．２′は種々の任意の装置であってよく、例えばディスプレイ付 き電話器のディスプレイ装置でもよく、多重リンク３を一部として含む切り替え ネットワークの命令プロセッサでもよい。デジタル装置の共通の特徴は、送受す べきデータの形態及び伝送速度か時間多重リンク３で許容されるデータの形態及 び伝送速度とコンパチィブルなので、選択された双方向時間多重リンク３に接続 できることである。

データ交換の制御に関するこれら公知の理由により、各デジタル装置２は、デー タ交換のため又は交換用ヂャネルを設定するために、交信すべき別の装置との間 でシグナリングメツセージを交換し得る手段を備える必要がある。

これら手段は好ましくは、マイクロプロセッサから成り、該マイクロプロセッサ はメモリアセンブリを備えており、任意にメモリの直接アクセスデバイスに接続 されている。例えばマイクロプロセッサ５は、メモリアセンブリ６とメモリの直 接アクセスデバイス１０とに接続されており、デジタル装置２の接続バス７を介 してこれらと交信する。図示しない外部装置にデジタルデータを双方向転送でき るように、ＵＳＡＲＴタイプの接続ユニッ’｝−４２を接続バス７に接続するこ とも可能である。

第Ｉ図の装置２′において示されているように、マイクロプロセッサ５゜が公知 のごとく、メモリアセンブリ６゛を制御するバス７′を介してメモリアセンブリ ６′へのアクセス動作を実行してもよい。この場合には勿論これに対応してマイ クロプロセッサ５′ができる他の仕事が減る。

また別の場合には、マイクロプロセッサが、時間多重リンク３を制御する接続バ スを介して時間多重リンク３との間でデータを送受するように構成されてもよい 。もし装置がメモリの直接アクセスデバイス１０を含むときは、該デバイスは要 求されたデータを時間多重リンク３からメモリアセンブリ６に転送するか又は逆 方向に転送する機能を果たす。

音声信号の送受信装置４、４゜は従来の電話器の受話器であり、これらを制御す る変換用インタフェース回路８，８゛は前記の如き機能を６つ従来のｃｏｄｅｃ 又はｃｏｆｉｄｅｃである。

双方向時間多重リンク３は従来同様、可使用のタイムスロットに分割している１ つ以上一般には複数の専用インタフェース回路ｌ及び／又は８を制御すべく構成 されている。該リンクはサンブル抽出されデノタル化された音声信号及び／又は デジタルデータのタイムスロットを介した転送を制御するクロックモジュール１ １によってコントロールされる。これらのデータ及びデジタル化音声サンプルは 従来同様バイトとして構成されている。

クロックモジュール１１は、専用インタフェース回路１，８の内部動作を確保ず ろ共通内部クロック信号ＭＣＬＫと、リンクの伝送速度をコントロールするクロ ック信号ＢＣＬＫとを供給する。多重リンク３の伝送速度コントロール用クロッ ク信号ＢＣＬＫは、共通の内部クロック信号１ｌＩＣＬＫの周波数に等しいか又 はその約数に等しい周波数をもつ。従って、制御される送受信装置２又は８の要 求及び能力にラインの伝送速度を適応させることが可能である。

１つの具体例において、共通の内部クロック信号の周波数は２０４８ＫＩＩｚで あり、伝送速度コントロール用クロック信号の周波数は６４　Ｋ　Ｉｔ　ｚに２ ５までの２の累乗を乗算した値である。

クロックモジュール１１は更に、時間多重リンク３を構成する互いに逆向きの２ つの単一方向リンク３Ｅ、　３Ｒの異なるタイムスロットに対応する異なる時間 間隔中に同期信号ｓｙＥ：ｓｙＲを供給する。

専用インタフェース回路１又は８の各々の１つの端子は、単一方向リンク３Ｅ、 　３Ｒの各々に接続されている。例えば接続用インタフェース回路１の端子３Ｅ １，３ＲＩは、単一方向リンク３Ｅ、３Ｒを夫々構成する２つのリードに接続さ れている。

従って専用インタフェース回路１又は８の各々は、２つのリンクＭＣＬＫ及びＢ 　ＣＬ　Ｋから同じ時間多重リンクの専用インタフェース回路全部に共通の同じ 名称のクロック信号を受信し、２つの専用リンクＳＹＥ、ＳＹＲからはそれぞれ の回路に割り当てられたスロット専用の同期信号を受信する。例えば接続用イン タフェース回路ｌではリンク５ＹＥＩ、５ＹＲＩが使用され、変換用インタフェ ース回路８ではリンク５ＹＥ２．５ＹＲ２が使用される。

これにより、リンクの能力と該リンクが制御する送受信装置の要求とに応じて単 一方向リンク３Ｅ又は３Ｒに連続フレームの１つ以上のスロットを割り当てるこ とが可能である。これら装置はいずれも、夫々の専用インタフェース回路１又は ８によって同様に接続されており、該インタフェース回路の夫々の送信端子は所 謂送信用単一方向リンク３Ｅに接続され、夫々の受信端子は所謂受信用単一方向 リンク３Ｒに接続されている。

時間多重リンク３は、データの送受信装置間でデータ及び／又はデジタル音声信 号を交換するために複数の構成を有し得る。

構成の第１具体例において、送信用単一方向リンク３Ｅと受信用単一方向リンク ３Ｒとは、ここでは要素９で示される一点で互いに接続されている。このような 構成によれば、専用インタフェース１又は８の回路を介して固定的構成でリンク に接続された送受信装置２又は４を互いに接続することが可能である。固定的構 成とは、インタフェース回路が送信用又は受信用として固定された１つ以上のス ロットに７割り当てられた構成である。

構成の第２具体例においては、多重リンク３が送信用単一方向リンク３Ｅと受信 用単一方向リンク３Ｒとをコントロールする要素９を含んでおり、送受信装置間 に接続バスが形成されている。

制御要素９は、例えば第１図に示す構成の１つに従ってマイクロプロッサに接続 された接続用インタフェースｌから構成され得る。

構成の第３具体例においては、単一方向リンク３Ｅ、３Ｒは、要素９内の時間切 り替え点のカップラに別々に接続されており、符号変換器は、例えば少なくとら １つの電話交換局又は中央局の１つの段を介して、これら２つの通信リンクに接 続された装置を図示しない別の時間多重リンクに接続された装置と交信させ得る 。

集積回路から成る本来の接続用インタフェース回路工は、端子３Ｒ１に接続され た受信レジスタ群１３を有しており、該端子は連続フレームの割り当てられたス ロットの時間間隔中にデジタル装置２宛に供給されるデジタルデータを単一方向 リンク３Ｒがら受信する。インタフェース回路１は更に、端子３Ｅｌに接続され た送信用レジスタ群１４を有しており、送信に割り当てられたスロットの時間間 隔中に該端子を介してデータか単一方向リンク３Ｅに送信される。

同じ符号のリンクによって伝送されるクロック信号ＭＣＬＫ及びＢＣＬＫと、リ ンク５ＹＥＩ、５ＹＲＩによって伝送される同期信号とを受信する同期装置１２ は、リンクから到着したデジタルデータを受信レジスタ群１３に書込むための信 号と送信レジスタ群１４から単一方向リンク３Ｅに送信データを出力するための 要求信号とを別々に供給する。

バッファレジスタ群１５は、交換バス１７によって接続されたレジスタ群１３． １４と、接続バス７によって同様に接続された送受信装置との間のデータ交換を 確保する。

このバッファレジスタ群１５は、送信レジスタ群１４又は受信レジスタ０１３と 交換できるようなフォーマット、伝送速度及びタイミングを採用することによっ て、デジタル装置２とインタフェース回路ｌとの間のデータ交換を確保する。

レジスタ群１３．１４とバッファレジスタ群１５との間のデータ交換、及び、レ ジスタ群１５とデジタル装置２との間のデータ交換はインタフェースの命令装置 １６のコントロール下にある。

この命令装置１６は、第一に、受信レジスタ群１３と送信レジスタ群１４とを含 むデータ交換用の同期装置に接続され、第二に、マイクロプロッサ５及び／又は メモリの直接アクセスデバイス１０に接続されている。マイクロプロセッサ５及 びアクセスデバイス１０は、バッファレジスタ群１５とデジタル装置２との間の 交換のためにバッファレジスタ群１５に接続されている。

インタフェースの構造及び動作を第２図に基づいてより詳細に説明する。第２図 の時間多重リンク３は、１２５マイクロ秒のフレームが８の倍数から選択された 個数、特に２４，３２，６４，１２８，２５６個の各１バイトのタイムスロット に分割された従来のリンクである。従って、電話通信用チャネルによって音声サ ンプルを伝送するか、又はバイトに等しいフォーマ・ソト又はノくイトの倍数に 等しいフォーマットのデータを単一チャネル又は多重チャネルによって伝送する ことが可能である。

要求、命令渋び修行の情報用のングナリング交換は、データの伝送と同様のメソ セージの形態で行なわれる。

従ってインタフェース回路］は、単一チャネル又は多重チャネルのデータメソセ ージ及び命令メツセージの如き種々のタイプのメツセージを処理するように構成 されている。データメツセージに先行してフラグバイト及び任會に長さバイトが 存在し、データメソセージの終端にコントロールバイトが存在する。命令メツセ ージは、デジタル送信装置２とあて先のデジタル装置２とを夫々特定する最初の ２つのバイトと本来の命令を定義する１つ以上の中間バイトとコントロールバイ トたる最終バイトとを含む。

従って、不必要に長いか又は複雑な命令メツセージの伝送によってネットワーク の効率低下を生じることなく端末装置の要求に適応するプロトコルの選択か可能 である。

図示の具体例では、時間多重リンク３の送信リンク３Ｅ及び受信リンク３Ｒの各 々は１つのリードから成り、曲番の出力はこの具体例では並列直列タイプの送信 用中間レジスタ１８の人力に接続されており、後者の出力はこの具体例では直列 並列タイプの受信用中間レジスタ１９の入力に接続されており、インタフェース 回路１と時間多重リンク３との間で１バイトずつの送信又は受信を夫々確保する 。

このために中間レジスタ１８．１９の各々は、ビットずつの送信又は受信を独立 的に制御する２つのリンクＩＩＰＳを介してクロ、ツク信号を受信ずべく同期装 置１２に接続されている。

同期装置］２は前記のごとく、インタフェース回路の内部動作を制御する機能を 果たずクロック信号ＭＣＬＫを受信する。このクロック信号は例えば２０４８Ｋ ｔｌｚでありこの具体例では従来タイプのクロック発信回路２０に与えられる。

前記のごとく同期装置１２はまた、第１図に関して説明したクロックモジュール １１のクロック信号ＢＣＬＫを受信する。該信号はインタフェース回路１に割り 当てられたタイムスロットに対応する時間間隔を同期装置１２に示す。

インタフェース回路１の中間レジスタ１８．１９の夫々は、該回路に割り当てら れたフレームの各時間間隔中に送信及び受信を行う。

クロック発信回路２０はまた、インタフェース回路１用として時間多重リンク３ に設定されたチャネルに対応する各タイムスロット中にクロックモジュール１１ から供給されたクロック信号ＢＣＩ、Ｋを受信する。

クロック発生回路２０は送信チャネル選択装置２１と受信チャネル選択装置２２ とを夫々駆動する。これらはいずれも従来装置であり、一方は同期信号ＳＹＥを 受信し他方は同期信号ＳＹＲを受信する。双方の信号はインタフェース回路１に 割り当てられたスロットの時間間隔中に基桑時間軸１１によって供給される。

これらのヂャネル選択装置２１．２２は送信用オートマトン２３と受信用オート マトン２４とを夫々作動させ、これらオートマトンを介して対応する中間レジス タ１８又は１９を作動させる。

オートマトン２３．２４は例えば一対ずつグループになったプログラムト論理ネ ットワークから構成され、多対の第１論理ネツトワークが処理順序の連続状聾の 命令を確保し、別の論理ネットワークは命令された種々の手段に対する妥当性検 査信号を公知の手順によって発生する。

送信用オートマトン２３は、受信用オートマトン２４と同様にクロック発生回路 、２０によって処理されたクロック信号を受信し、送信条件が全部そろったとき 、特に送信用中間レジスタ内にバイト送信用時間間隔が出現したときに送信用中 間レジスタＩ８宛の送信命令信号ＣＰＳを発生ずる。

同様に受信用オートマトン２４は、受信条件が全部そろったとき、特にこの時点 で接続用インタフェース１に割当てられた１つのタイムスロット又は度数のタイ ムスロットの１つに対応する時間間隔が出現するときに受信命令信号Ｃ８Ｐを発 生する。

中間レジスタ１８．１９の各々は、夫々を含むレジスタ群１４又は１３の複数の 補助レジスタに結合され、転送バス２５．２８を介して該補助レジスタに接続さ れている。転送バス２５は送信に対応する専用モジュール２８．８９．３０を制 御し転送バス２６は受信に対応する専用モジュールを制御する。

従って送信用中間レジスタ１８の入力は転送バス２５に接続され、被制御デジタ ル装置２から到着したデータを受信する。デジタル装置２は第１補助レンスタ２ ７によって１バイトずつ供給されるデータを受信する。レジスタ２７の人力はイ ンタフェースｌの交換バス１７に接続されている。この第１データレジスタ２７ は、前記のごとく全部の送信条件が充足されると、リンクＣＤＥを介して送信オ ートマトン２３により読取り命令を受ける。

第１復号専用モジュール２８は、転送バス２５を介して補助データレジスタ２７ の出力に接続されている。

ケーブル論理タイプのこの第１復号モジュール２８の目的は、メツセージ及び命 令の切端のフラグバイトと、インタフェース回路１に割り当てられた１つ以上の 送信チャネルが該インタフェース回路によって一時的に使用されていないとき単 一方向リンク３Ｅに送信されろ所謂空白バイトとを検出することである。

第１復号モジュール２８は、リンクＩＤＣによって送信用オートマトン２３に接 続されており、前記の如き専用バイトが補助データレジスタ２７によって送信用 中間レジスタ１８に供給されたことをオートマトン２３に伝達する。

第１検査モジユール２９は転送バス２５を介して補助データレジスタ２７の出力 に接続されており、伝送されたメツセージの妥当性検査を行う。このために、補 助データレジスタ２７によって伝送された各バイト毎に例えばサイクル式冗長度 タイプのコントロールバイトＣＲＣを設定ずろ。このコントロールバイトは、伝 送されろバイトの各ビットと直前に伝送されたノくイト用に設定されたコントロ ールバイトＣＲＣの同じ桁のビ・ソトとの間で排他的ＯＲタイプの演算を実行し て得られる。この最終コントロールバイトＣＲＣとデジタル受信装置２によって 同様に計算されたノくイトどを比較てきるように、メツセージの終端で最終コン トロールバイトＣＲＣが送信用中間レジスタ１８に伝送される。

転送バス２５に両方向的に接続された第１検査モジユール２９は、一方で連続コ ントロールバイトＣＲＣの計算結果をコントロールするためにリンクＩＴｓによ って送信用オートマトン２３に接続され、他方でメツセージの終端で伝送すべき 最終コントロール下（イトＣＲＣを送信用中間レジスタ１８に伝送開始するため に命令リンク（ＪＥによって送信用オートマトン２３に接続されている。

更に、第１の長さモジュール３０が、オートマトン１６内で転送バス２５によっ て補助データレジスタ２７の出力に接続されており、によって命令される。

この第１長さモジュール３０は、伝送すべきメツセージの長さ指示バイトを受信 する。長さ指示バイトは、長いメツセージの場合は対応するデジタル装置２のマ イクロプロセッサ５によって供給される。該長さ指示モジュールは、メツセージ 毎に供給される長さ指示バイトによって予設定されかつ単一方向送信用リンク３ Ｅにバイトが送信される度毎にリンクＣＭＥを介して送信命令回路２３によって カウントダウンを開始する従来のダウンカウンタから成る。長さ指示バイトによ って予め設定された位置からのカウントダウンが終了すると、第１の長さモジュ ール３０はリンクＩＬＧを介して伝送中のメツセージの終了指示信号を供給する 。

モードレジスタと指称される補助レジスタ３１は、交換バス１７によってバッフ ァレジスタ群１５の出力に接続されている。この補助モードレジスタ３１は、送 信用オートマトン２３のためにリンクバス７とバッファレジスタ群１５とを介し てマイクロプロセッサ５から供給される専用送信指示信号を記憶するように構成 されている。

これらの送信指示信号は、送信用マイクロプロセッサ５によって保存された送信 用プロトコルを定義する。これら指示信号は特定バイトの異なる桁のビットから 成る２進形で記憶され、該バイトは特に、メツセージ伝送命令ビットの位置とコ ントロール手、順特に前記の如きＣＲＣ検査を含まないバイト伝送命令ビットの 位置と送信停止命令ビットの位置とマイクロプロセッサ５の命令によって連続バ イトを伝送するためのリセット命令ビットの位置とを２含む。

従って、伝送すべきメツセージに最適の送信プロトコルの選択が可能であり、特 に短いメツセージにはバイトの使用量の少ない手順の使用が可能である。

更に、多重リンク３がローカルネットワークで使用され該ローカルネットワーク がリンクに並列に直接接続されたインタフェース回路１を互いに接続している場 合のために、所謂スタッフィングレジスタなる補助レジスタ３２かバス１７の出 力で補助レジスタ３０．３１に並列に接続されている。これにより、一般には反 復的な専用バイト及び時には所定数の専用バイト、例えば送信命令ハ゛イトＤＥ 、同意バイト又は空白バイトをマイクロプロセッサ５の命令に応じてリンクに送 信し得る。これにより呼び出し専用リンクか不要になる。

補助スタッフィングレジスタ３２は補助モードレジスタ３１と共有するリンクＩ ＯＥによってその状態を送信用オートマトン２３に伝達する。

レジスタ群１４の３つの補助レジスタ２７，３１．３２は、マイクロプロセッサ ５に従属し書込み、読取り及びアドレス指定命令を多線リンクＬＣＥを介して与 える従来の駆動装置３３によって制御される。駆動装置３３は、駆動リンクＣＥ と書込み命令リンクＷＲと読取り命令リンクＲＤとアドレスリンクＡＯ，ＡＩと によってマイクロプロセッサ５に接続されている。駆動装置は受信レジスタ群１ ３及びバッファレジスタ群１５に対しても同じ機能を確保する。

デジタル装置２から送出された物理的リセット命令は、リンクＲを介して特に送 信用オートマトン２３および受信用オートマトン２４及び必要ならばスタッフィ ングレジスタ３２の如き関係回路に伝送される。

前記のごと（受信用中間レジスタ１９は、該レジスタを内蔵するレジスタｎ１３ の複数の補助レジスタに結合される。

第２の補助データレジスタ３４の入力は第２転送バス２６を介して受信用中間レ ジスタ１９に接続されており、デジタル装置２又はより詳細にはそのインタフェ ース回路１に割り当てられたスロットの時間間隔中に単一方向受信リンク３Ｒか ら到着するバイトを順次受信する。

この補助データレジスタ３４は、リンクＣＯＨによって書込み入力に接続された 受信用オートマトン２４のコントロール下で受信用中間レジスタから受信したバ イトを書込み、また命令リンクＬＣＲによって接続された駆動装置３３の命令下 でバッファレジスタ群１５あてのパイ！・を交換バス１７に伝送する。

第１復号モジュール２８と同じ第２復号専用モジュール３５は、転送バス２６を 介して受信用中間レジスタ１９の出力に接続されておリ、メソセージ又は命令の 初端のフラグバイト及び受信用中間レジスタ１９の出力に出現した空白バイトを 検出しこれらをリンクＲＤＣを介して受信用オートマトン２４に伝達する。

第１長さモジュール３０と同じ第２長さモジュール３６は、単一方向受信リンク ３Ｒと受信用中間レジスタ１９とを介して到着した長いメツセージの初端で伝送 された長さ指示バイトを受信する。

この第２長さモジュール３６は、受信すべきメツセージの指示された長さに対応 するパイ）・数の計数後にリンクＲＬＧを介してメツセージ終了指示信号を受信 用オートマトン２４に供給する。

第１検査モノニール２９と同様の第２検査モジユール３７は、転送バス２６を介 して受信用中間レジスタ１９の出力にモジュール３５゜３６と並列に接続されて おり、送信された各バイト毎にコントロールハイＩ−ＣＲＣの計算を確保し、１ つのメツセージについて計算された最終コントロールバイトＣＲＣとこのメツセ ージのデータの直後に伝送されたコントロールバイトＣＲＣとを比較し、この比 較の結果をリンクＣＲＣを介して受信用オートマトン２４に伝達する。

命令装置１６の第２モジュール３５，３６．３７は、リンクＣＭＲを介して受信 用オートマトン２４から選択的にアドレス指定されることによって個々にコント ロールされる。

補助状態レジスタ３８は、三方では出力及び入力が転送バス２６に接続され、他 方では出力だけが交換バス１７に接続されている。

該レジスタは送信中及び受信中にインタフェース回路１の状態を記憶し、この状 態を結合デジタル装置のマイクロプロセッサ５に伝達１５、これにより単一方向 送信リンク３Ｅを介して少なくとら１つの状態バイ）・の形態の情報を任意に伝 送し得る。図示の具体例では、補助状態レジスタ３８が、送信中及び受信中のイ ンタフェース回路１の占有状態と、送信終了状態と、受信終了状態と、受信命令 メツセージの終了状態と、受信メツセージ終了のコントロールバイトＣＲＣと第 ２検査モノニール３７によって計算されたバイトとの間の相同及び差異と、伝送 中の有効期間の第１補助データレジスタ２７の非ロードと、伝送中の有効期間の 第２補助データレジスタ３４の非読取りとを、同数の独立ビットによって翻訳し 必要な命令及び保護処理を実行する。

少なくとも１つ好ましくは２つの補助命令レジスタ３９．４０は、前記のごとく 結合デジタル装置２のマイクロプロセッサ５のために一般に２つの連続バイトの 形態で受信リード３Ｒによって供給される命令バイトの記憶を確保する。

このためにこれら２つの補助命令レジスタ３９．４０は、転送バス２５と交換バ ス１７との間に挿入され、補助データレジスタ３４及び状態レジスタ３８と同様 に書込み命令のためにはリンクＣＯＲを介して受信用オートマトン２４によって 命令され、読取り命令のためにはリンクＬＣＲを介して駆動装置３３によって命 令される。

受信用オートマトン２４は更に特性的状態に従ってシグナリング装置４１命令を 与える。

このノグナリング装置４１は、マイクロプロセッサ５の図示しないレジスタあて に一連の状態ビットを供給する。一連の状態ヒツトは 一メソセーノ切端のフラグバイトの復号指示ビットＢＲと、−受信メソセージの 終了と受信命令の終了とを夫々示すビット１ミＭＲ及びＥＣＲと、 一受信中及び送信中のインタフェース回路１の空き状態を示すビット１ｉｔｌ及 びＴＲと、 −インタフェース回路１によるメツセージ送信終了ビットＥＴとから成る。

送信中のインタフェース回路ｌは従来同様に、単一方向送信リンクに割り当てら れたタイムスロットに命令メツセージを伝送し、また、前記タイムスロットと別 のタイムスロットとが結合して形成されたより広い帯域のチャネルにデータメツ セージを伝送する。同様にして、インタフェース回路宛の命令メツセージは、単 一方向受信リンク３Ｒのタイムスロットを介して受信されるが、インタフェース 回路１にデータを伝送するためにより広い帯域のチャネルが必要な場合には、前 記タイムスロットに別のタイムスロットを結合してより広い帯域のチャネルを形 成し得る。

本文中には記載しないが命令装置１６は従来同様に、一方では結合デジタル装置 のマイクロプロセッサ５から受信し他方では時間多重リンク３の単一方向リンク ３Ｒから受信した命令とそれ以前のオートマトンの状態との関数として、インタ フェース１によるデータの交換に必要な異なる位相を確保する。

ＦＩＧ、２△ ＦＩＧ、２Ｂ Ｆ［Ｇ、２Ｃ 間際調査報告 ｍｗｍ＊−ｈｅｅａｃｍｈｎ　Ｈ＠ＰＣＴ／ＦＲ８５１００２９６ＡＮ）ＩＥＸ 　Ｔｏ　ＴＨＥ　ｒＮＴＥ？ＪＪＡＴＴＯＮＡｒ−５ＥＡＲＣＨＲＥ？ＯＲＴ　 ０ＮＩＮＴＥＲＮＡＴＩＯＮＡＬ　ＡＰＰ″′工ＣＡＴ！ＯＮ”　ＰＣＴ／ＦＲ ８５１００２９６（ＳＡ　１０９６６）Ｅ’ａｔｅｎｔ　ｄｏｃｕｍｅｎセ　Ｅ ’ｕｂｌｉｃａセｉｏｎ　Ｐａｔ、ｅｎｔ　ｆａｍｉｌｙ　Ｐｕｂｌｉｃａｔｉ ｏｎｃｉｅｅｄ　ｉｎ　５ｅａｒｃｈ　ｄａｔａ　ｍｓｍｂｅｒ（ｓ）　ｄａｔ ａ

Claims (1)

1. 【特許請求の範囲】 （１）時間多重リンク（３）に並列に接続された専用インタフェース回路（８） によって適当な２造形に変換された音声信号又はデジタルデータをクロックモジ ュール（１１）のコントロール下でバイトの形態で伝送するために、双方向時間 多重リンク（３）とデジタルデータ送受信用デジタル装置（２）とを接続するイ ンタフェース回路（１）であって、前記クロックモジュールが、各フレームの種 々の可使用スロットに対応するクロック信号と同期信号とを介して時間多重リン ク（３）へのバイトの送信及び受信を制御しており、前記接続用インタフェース 回路（１）が、デジタルデータ（２）又は音声信号（４）の送受信装置の別のイ ンタフェース回路（１又は８）と並列に時間多重リンク（３）の対応リード（３ Ｅ，３Ｒ）に接続されるように、ビット送信端子（３Ｅ１）とビット受信端子（ ３Ｒ１）とを有すること、及び、前記インタフェース回路（１）が、ローカルク ロック発生器（２０）と２つのスロット選択ユニットとから構成された同期装置 （１２）とを含んでおり、ローカルクロック発生器は、クロックモジュール（１ １）から共通クロック信号（ＭＣＬＫ）と共通クロック信号の周波数に等しいか 又はその約数に等しい周波数をもつリンクの伝送速度コントロール用クロック信 号（ＢＣＬＫ）とを受信すべく構成され、２つのスロット選択ユニットは一方が 送信ユニット（２１）及び他方が受信ユニット（２２）であって対応する同期信 号（ＳＹＥ１，ＳＹＲ１）を受信すべく構成されており、接続用インタフェース 回路（１）が音再信号交換用インタフェース回路（８）が備えられたリンクと同 様の時間多重リンクに接続されることができ、且つ、選択された時間多重リンク （３）によって与えられる伝送速度の能力に自動的に適応できることを特徴とす るデジタルデータ送受信用デジタル装置の接続用インタフェース回路。 （２）送受信すべきデータの交換に介在する接続バス（７）を介して制御される マイクロプロセッサ（５）によって少なくとも部分的に自動制御されるデータ送 受信用デジタル装置（２）に使用される接続用インタフェース回路であって、． デジタル装置（２）に挿入されデータ交換のために接続バス（７）に接続された バッファレジスタ群（１５）と、回路の送信端子（３Ｅ１）及び受信端子（３Ｒ １）に夫々接続された２つのレジスタ群即ち１つの送信用レジスタ群（１４）と １つの受信用レジスタ群（１３）とを含んでおり、３つのレジスタ群（１３，１ ４，１５）は命令装置（１６）によって制御され、該命令装置は同期装置（１２ ）と接続された受信レジスタ群（１３）及び送信レジスタ群（１４）の制御と被 制御デジタル装置（２）のマイクロプロセッサ（５）のコントロール下でのバッ ファレジスタ群（１５）の制御とを同時に確保することを特徴とする請求の範囲 １に記載の接続用インタフェース回路。 （３）受信レジスタ群（１３）と送信レジスタ群（１４）とが、同様の中間レジ スタ（１８又は１９）を含んでおり、該中間レジスタは、一方でバイトから成る メッセージを時間多重リンク（３）に送信又は受信するために時間多重リンク（ ３）に接続されており、他方では転送バス（２５，２６）に接続され中間レジス タの１つ即ち受信用レジスタ（１９）を時間多重リンク（３）から受信したバイ ト特にデータバイト、状態バイト及び命令バイトの受信専用の補助レジスタ（３ ４，３８，３９，４０）に接続し、他方の中間レジスタ即ち送信用レジスタ（１ ８）を、時間多重リンクに送信すべきバイト特にデータバイト又ばシグナリング バイトの送信専用の補助レジスタ（２７，３２）に接続し、これらバイトを種々 の持続時間で記憶し得ることを特徴とする請求の範囲２に記載の接続用インタフ ェース回路。 （４）命令装置（１６）が、送信用中間レジスタ（１８）及び受信用中間レジス タ（１９）のアクセスと、受信専用レジスタへの書込みと、送信専用レジスタの 読出しとを制御する２つの送受信用オートマトン（２３，２４）と、駆動装置（ ３３）とを含んでおり、該駆動装置は、被制御デジタル装置（２）によってコン トロールされ、またシグナリング装置（４１）を介して受信オートマトン（２４ ）からデジタル装置に供給された情報によって、バッファレジスタ群（１５）へ のアクセスと送信専用レジスタの書込みと受信専用レジスタの読出しとを制御す ることを特徴とする請求の範囲３に記載の接続用インタフェース回路。 （５）少なくとも１つの所謂モード用補助レジスタ（３１）を含んでおり、該レ ジスタは、送信メッセージを被制御デジタル装置（２）のマイクロプロセッサ（ ５）によって示された要求に適応せしむべく、命令装置（１６）の送信オートマ トン（２３）のために送信命令バイトを定義する送信専用指示を記憶することを 特徴とする請求の範囲４に記載の接続用インタフェース回路。 （６）送信用補助レジスタが、命令装置（１６）のコントロール下で送信用中間 レジスタ（１８）を介して反復的シグナリングバイトを多重リンク（３）にサイ クル的に送信するために、送信オートマトン（２４）の命令下で該反復的シグナ リングバイトを記憶する少なくとも１つのスタッフィングレジスタ（３２）を含 むことを特徴とする請求の範囲４に記載の接続用インタフェース回路。