JPS6248125A - 駆動回路 - Google Patents
駆動回路Info
- Publication number
- JPS6248125A JPS6248125A JP18762185A JP18762185A JPS6248125A JP S6248125 A JPS6248125 A JP S6248125A JP 18762185 A JP18762185 A JP 18762185A JP 18762185 A JP18762185 A JP 18762185A JP S6248125 A JPS6248125 A JP S6248125A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- flip
- flop
- data
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、シリアルデータをパラレルデータに変換して
ラッチするデータラッチ回路に関するものである。
ラッチするデータラッチ回路に関するものである。
（従来の技術）
液晶表示回路、音声合成回路、楽器伴奏回路等において
は、データ生成回路から出力されたシリアルデータをパ
ラレルデータとして出力するために、シリアルデータを
パラレルデータに変換してラッチし、ドライバ回路に出
力するデータラッチ回路が用いられている。
は、データ生成回路から出力されたシリアルデータをパ
ラレルデータとして出力するために、シリアルデータを
パラレルデータに変換してラッチし、ドライバ回路に出
力するデータラッチ回路が用いられている。
従来、このような分野の技術としては、例えば第２図の
ようなものがあった。以下、その構成を説明する。
ようなものがあった。以下、その構成を説明する。
第２図は従来のデータラッチ回路の一構成例を示す回路
図である。このラッチ回路は、液晶表示回路に用いられ
たもので、シフトレジスタ１１とラッチ回路１２とドラ
イバ回路１３とで構成されている。
図である。このラッチ回路は、液晶表示回路に用いられ
たもので、シフトレジスタ１１とラッチ回路１２とドラ
イバ回路１３とで構成されている。
シフトレジスタ１１は縦続接続されたフリップフロップ
Ｆｌ、Ｆ２．Ｆ３．・・・で構成され、ラッチ回路１２
はラッチＬＬ、Ｌ２．Ｌ３で構成され、ドライブ回路１
３は排他的論理和ゲー） Ｅｌ、Ｅ２．Ｅ３で構成され
ている。
Ｆｌ、Ｆ２．Ｆ３．・・・で構成され、ラッチ回路１２
はラッチＬＬ、Ｌ２．Ｌ３で構成され、ドライブ回路１
３は排他的論理和ゲー） Ｅｌ、Ｅ２．Ｅ３で構成され
ている。
このデータラッチ回路の動作を第３図を用いて説明する
。データ信号ＤＡＴＡは、クロック信号ＣＰの立下りで
フリップフロップＦ１に読み込まれ、出力信号Ｑ１とし
て出力される。この出力信号Ｑ１はクロック信号ＣＰの
次の立下りでフリップフロップＦ２に読み込まれ、出力
信号Ｑ２として出力される。この出力信号Ｑ２はクロッ
ク信号ＣＰの次の立下りでブリップフロップＦ３に読み
込まれ、出力信号Ｑ３として出力される。以後同様に動
作し、データ信号ＤＡＴＡがクロック信号ＣＰに同期し
てシフトレジスタ１１に読み込まれ、シフトされる。
。データ信号ＤＡＴＡは、クロック信号ＣＰの立下りで
フリップフロップＦ１に読み込まれ、出力信号Ｑ１とし
て出力される。この出力信号Ｑ１はクロック信号ＣＰの
次の立下りでフリップフロップＦ２に読み込まれ、出力
信号Ｑ２として出力される。この出力信号Ｑ２はクロッ
ク信号ＣＰの次の立下りでブリップフロップＦ３に読み
込まれ、出力信号Ｑ３として出力される。以後同様に動
作し、データ信号ＤＡＴＡがクロック信号ＣＰに同期し
てシフトレジスタ１１に読み込まれ、シフトされる。
ラッチＬｌ、Ｌ２．Ｌ３は、ラッチ信号ＬＡＴＣ：Ｈに
同期して、シフトレジスタ１１のフリップフロップＦｌ
、Ｆ２．Ｆ３からの出力信号Ｑｌ、Ｑ２．Ｑ３をラッチ
する。
同期して、シフトレジスタ１１のフリップフロップＦｌ
、Ｆ２．Ｆ３からの出力信号Ｑｌ、Ｑ２．Ｑ３をラッチ
する。
ラッチＬｌ、Ｌ２．Ｌ３の出力信号Ｑ４．Ｑ５．Ｑ６は
排他的論理和ゲートＥｌ、Ｅ２．Ｅ３により液晶駆動制
御信号ＤＲＶと排他的論理和がとれ、出力信号０１，０
２，０３として出力される。
排他的論理和ゲートＥｌ、Ｅ２．Ｅ３により液晶駆動制
御信号ＤＲＶと排他的論理和がとれ、出力信号０１，０
２，０３として出力される。
（発明が解決しようとする問題点）
しかしながら、上記構成の回路では、クロック信号ＣＰ
とラッチ信号ＬＡＴＣＨと液晶駆動制御信号ＤＲＶとは
非同期で動作するため、第３図に示すように出力信号０
１，０２，０３が液晶駆動制御信号ＤＲＶの変化とは異
なる時に変化し、出力信号０１，０２，０３のデユーテ
ィ比が不揃いになるという問題点があった。出力信号０
１，０２，０３のデユーティ比が不揃いになると、液晶
に加わる実効電圧が変動し、液晶の寿命が短くなる。
とラッチ信号ＬＡＴＣＨと液晶駆動制御信号ＤＲＶとは
非同期で動作するため、第３図に示すように出力信号０
１，０２，０３が液晶駆動制御信号ＤＲＶの変化とは異
なる時に変化し、出力信号０１，０２，０３のデユーテ
ィ比が不揃いになるという問題点があった。出力信号０
１，０２，０３のデユーティ比が不揃いになると、液晶
に加わる実効電圧が変動し、液晶の寿命が短くなる。
このような従来のデータラッチ回路を音声合成回路や、
楽器伴奏回路に用いた場合には、あるデータに基づいて
スピーカを駆動中に次のデータの音が突然発生すること
になり、音がひずんだり、電力が増加するという問題点
があった。これはスピーカの交流駆動時に直流バイアス
が変化することによるためである。
楽器伴奏回路に用いた場合には、あるデータに基づいて
スピーカを駆動中に次のデータの音が突然発生すること
になり、音がひずんだり、電力が増加するという問題点
があった。これはスピーカの交流駆動時に直流バイアス
が変化することによるためである。
本発明は前記従来技術が持っていた問題点として、出力
される駆動信号の不安定性の点について解決したデータ
ラッチ回路を提供するものである。
される駆動信号の不安定性の点について解決したデータ
ラッチ回路を提供するものである。
（問題点を解決するための手段）
本発明は前記問題点を解決するために、入力されたシリ
アルデータをクロック信号に同期してシフトし、このシ
リアルデータをパラレル出力するシフトレジスタと、こ
のシフトレジスタからパラレル出力されたパラレルデー
タをラッチするラッチ回路と、ラッチされたパラレルデ
ータをデータ駆動制御信号に同期して出力する駆動回路
とを備えたデータラッチ回路において、ラッチ信号に同
期して状態が変化する第１のフリップフロップと、この
第１のフリップフロップの出力信号の状態をデータ駆動
制御信号に同期して記憶する第２のフリップフロップと
を備え、ラッチ回路はこの第２のフリップフロップの出
力信号に同期してラッチするようにしたものである。
アルデータをクロック信号に同期してシフトし、このシ
リアルデータをパラレル出力するシフトレジスタと、こ
のシフトレジスタからパラレル出力されたパラレルデー
タをラッチするラッチ回路と、ラッチされたパラレルデ
ータをデータ駆動制御信号に同期して出力する駆動回路
とを備えたデータラッチ回路において、ラッチ信号に同
期して状態が変化する第１のフリップフロップと、この
第１のフリップフロップの出力信号の状態をデータ駆動
制御信号に同期して記憶する第２のフリップフロップと
を備え、ラッチ回路はこの第２のフリップフロップの出
力信号に同期してラッチするようにしたものである。
（作 用）
本発明によれば、以上のようにデータラッチ回路を構成
したので、第１のフリップフロップと第２のフリップフ
ロップは、ラッチ信号をデータ駆動制御信号に同期して
ラッチ回路に出力するように働く。これにより、前記問
題点を除去できるのである。
したので、第１のフリップフロップと第２のフリップフ
ロップは、ラッチ信号をデータ駆動制御信号に同期して
ラッチ回路に出力するように働く。これにより、前記問
題点を除去できるのである。
（実施例）
第１図は本発明の実施例を示すデータラッチ回路の回路
図である。このデータラッチ回路は、従来と同様、シフ
トレジスタ１１とラッチ回路１２とドライバ回路１３と
を有している。
図である。このデータラッチ回路は、従来と同様、シフ
トレジスタ１１とラッチ回路１２とドライバ回路１３と
を有している。
シフＩ・レジスタ１１ハフリツプフロツプＦｌ、Ｆ２．
Ｆ３を有し、データ信号ＤＡＴＡがフリップフロップＦ
１の入力端りに入力されている。フリップフロップＦ１
の出力端ＱはフリップフロップＦ２の入力端りに接続さ
れ、フリップフロップＦ２の出力端Ｑはフリップフロッ
プＦ３の入力端りに接続されており、フリップフロップ
Ｆｌ、Ｆ２．Ｆ３は縦続接続されている。これらフリッ
プフロップＦｌ、Ｆ２．Ｆ３のクロック入力端にはクロ
ック信号ＣＰが入力している。
Ｆ３を有し、データ信号ＤＡＴＡがフリップフロップＦ
１の入力端りに入力されている。フリップフロップＦ１
の出力端ＱはフリップフロップＦ２の入力端りに接続さ
れ、フリップフロップＦ２の出力端Ｑはフリップフロッ
プＦ３の入力端りに接続されており、フリップフロップ
Ｆｌ、Ｆ２．Ｆ３は縦続接続されている。これらフリッ
プフロップＦｌ、Ｆ２．Ｆ３のクロック入力端にはクロ
ック信号ＣＰが入力している。
ラッチ回路１２はラッチＬｌ、Ｌ２．Ｌ３で構成されて
いる。ラッチＬｌ、Ｌ２．Ｌ３は、シフトレジスタ１１
のフリップフロップＦｌ、Ｆ２．Ｆ３の出力信号Ｑｌ、
Ｑ２．Ｑ３をラッチする。すなわち、フリップフロップ
Ｆ１の出力端ＱはラッチＬｌの入力端りに接続され、フ
リップフロップＦ２の出力端ＱはラッチＬ２の入力端り
に接続され、フリップフロップＦ３の出力端Ｑはラッチ
Ｌ３の入力端りに接続されている。
いる。ラッチＬｌ、Ｌ２．Ｌ３は、シフトレジスタ１１
のフリップフロップＦｌ、Ｆ２．Ｆ３の出力信号Ｑｌ、
Ｑ２．Ｑ３をラッチする。すなわち、フリップフロップ
Ｆ１の出力端ＱはラッチＬｌの入力端りに接続され、フ
リップフロップＦ２の出力端ＱはラッチＬ２の入力端り
に接続され、フリップフロップＦ３の出力端Ｑはラッチ
Ｌ３の入力端りに接続されている。
ドライブ回路１３は、排他的論理和ゲートＥｌ、Ｅ２．
Ｅ３で構成されている。これら排他的論理和ゲー） Ｅ
ｌ、Ｆ２．Ｆ３は、ラッチ回路１２のラッチＬｌ、Ｌ２
．Ｌ３の出力信号Ｑ４ 、Ｑ５ 、ＱＢを液晶駆動制御
信号ＤＲＶに同期させて出力する。すなわち、排他的論
理和ゲートＥｌの入力端はラッチ回路１２のラッチＬ１
の出力端Ｑに接続され、排他的論理和ゲートＥ２の入力
端はラッチ回路Ｌ２の出力端Ｑに接続され、排他的論理
和ゲー）Ｆ３の入力端はラッチ回路Ｌ３の出力端Ｑに接
続されている。これら排他的論理和ゲー）Ｅｌ、Ｆ２．
Ｆ３の他の入力端には液晶駆動制御信号ＤＲＶが入力さ
れている。
Ｅ３で構成されている。これら排他的論理和ゲー） Ｅ
ｌ、Ｆ２．Ｆ３は、ラッチ回路１２のラッチＬｌ、Ｌ２
．Ｌ３の出力信号Ｑ４ 、Ｑ５ 、ＱＢを液晶駆動制御
信号ＤＲＶに同期させて出力する。すなわち、排他的論
理和ゲートＥｌの入力端はラッチ回路１２のラッチＬ１
の出力端Ｑに接続され、排他的論理和ゲートＥ２の入力
端はラッチ回路Ｌ２の出力端Ｑに接続され、排他的論理
和ゲー）Ｆ３の入力端はラッチ回路Ｌ３の出力端Ｑに接
続されている。これら排他的論理和ゲー）Ｅｌ、Ｆ２．
Ｆ３の他の入力端には液晶駆動制御信号ＤＲＶが入力さ
れている。
さらに本実施例ではラッチ信号ＬＡＴＣＨに同期して状
態が変化するフリップフロップＦ４が設けられている。
態が変化するフリップフロップＦ４が設けられている。
ラッチ信号ＬＡＴＣＨはフリップ７０７プＦ４のクロッ
ク入力端に入力している。フリップフロップＦ４の入力
端りにはＨレベル信号が入力し、出力端Ｑは排他的論理
和ゲー）Ｆ４の一方の入力端に接続されている。
ク入力端に入力している。フリップフロップＦ４の入力
端りにはＨレベル信号が入力し、出力端Ｑは排他的論理
和ゲー）Ｆ４の一方の入力端に接続されている。
排他的論理和ゲートＥ４の他方の入力端には液晶駆動制
御信号ＤＲＶが入力し、出力端は次段の排他的論理和ゲ
ートＥ５の一方の入力端に接続されている。この排他的
論理和ゲートＥ５の他方の入力端には、排他的論理和ゲ
ートＥ４と同様に、液晶駆動制御信号ＤＲＶが入力して
いる。
御信号ＤＲＶが入力し、出力端は次段の排他的論理和ゲ
ートＥ５の一方の入力端に接続されている。この排他的
論理和ゲートＥ５の他方の入力端には、排他的論理和ゲ
ートＥ４と同様に、液晶駆動制御信号ＤＲＶが入力して
いる。
排他的論理和ゲー）Ｆ５の出力端は、さらにフリップフ
ロップＦ５０入力端りに接続されている。
ロップＦ５０入力端りに接続されている。
このフリー、プフロップＦ５は、排他的論理和ゲートＥ
５の出力信号の状態を、クロック入力端に入力される液
晶駆動制御信号ＤＲＶに同期して記憶する。
５の出力信号の状態を、クロック入力端に入力される液
晶駆動制御信号ＤＲＶに同期して記憶する。
このフリップフロップＦ５の出力端Ｑが、ラッチ回路１
２のラッチＬｌ、Ｌ２．Ｌ３のラッチ入力端りに接続さ
れている。なお、フリップフロップＦ５のリセット入力
端Ｒにはクロック信号ＣＰが入力している。
２のラッチＬｌ、Ｌ２．Ｌ３のラッチ入力端りに接続さ
れている。なお、フリップフロップＦ５のリセット入力
端Ｒにはクロック信号ＣＰが入力している。
フリップフロップＦ４のリセット入力端には、フリップ
フロップＦ５の出力信号Ｑ８とクロック信号ＣＰを入力
するオアゲー［１１？の出力信号が入力している。
フロップＦ５の出力信号Ｑ８とクロック信号ＣＰを入力
するオアゲー［１１？の出力信号が入力している。
次に、本実施例によるデータラッチ回路の動作を第４図
を用いて具体的に説明する。
を用いて具体的に説明する。
データ信号ＤＡＴＡはクロック信号ＣＰの立下りでフリ
ップフロップＦｌに読み込まれ、出力信号Ｑ１として出
力される。この出力信号Ｑｌはクロック信号ＣＰの次の
立下りでフリップフロップＦ２に読み込まれ、出力信号
Ｑ２として出力される。この出力信号はクロック信号Ｃ
Ｐのさらに次の立下りでフリップフロップＦ３に読み込
まれ、出力信号Ｑ３として出力される。この具体例では
３ビツトのデータ信号ＤＡＴＡをラッチするために、ク
ロック信号ＣＰを３パルスだけ入力するようにする。
ップフロップＦｌに読み込まれ、出力信号Ｑ１として出
力される。この出力信号Ｑｌはクロック信号ＣＰの次の
立下りでフリップフロップＦ２に読み込まれ、出力信号
Ｑ２として出力される。この出力信号はクロック信号Ｃ
Ｐのさらに次の立下りでフリップフロップＦ３に読み込
まれ、出力信号Ｑ３として出力される。この具体例では
３ビツトのデータ信号ＤＡＴＡをラッチするために、ク
ロック信号ＣＰを３パルスだけ入力するようにする。
次にラッチ信号ＬＡＴＣＨとしてラッチパルスが入力す
る。従来はこのラッチパルスにより直ちにシフトレジス
タ１１のフリップフロップＦｌ、Ｆ２．Ｆ３のデータを
ラッチ回路１２の各ラッチＬｌ、Ｌ２．Ｌ３にラッチし
たが、本実施例ではラッチ回路１２のラッチのタイミン
グを液晶駆動制御信号ＤＲＶの変化に同期させたことに
特徴がある。すなわち、ラッチ信号ＬＡＴＣＨの立下り
に同期してフリップフロップＦ４は入力端りに入力して
いるＨレベルを読み込む。したがって出力信号Ｑ７はＨ
レベルになる。出力信号Ｑ７がＨレベルになり、かつ液
晶駆動制御信号ＤＲＶがＨレベルであると、フリップフ
ロップＦ５の入力端りにはＨレベル信号が入力される。
る。従来はこのラッチパルスにより直ちにシフトレジス
タ１１のフリップフロップＦｌ、Ｆ２．Ｆ３のデータを
ラッチ回路１２の各ラッチＬｌ、Ｌ２．Ｌ３にラッチし
たが、本実施例ではラッチ回路１２のラッチのタイミン
グを液晶駆動制御信号ＤＲＶの変化に同期させたことに
特徴がある。すなわち、ラッチ信号ＬＡＴＣＨの立下り
に同期してフリップフロップＦ４は入力端りに入力して
いるＨレベルを読み込む。したがって出力信号Ｑ７はＨ
レベルになる。出力信号Ｑ７がＨレベルになり、かつ液
晶駆動制御信号ＤＲＶがＨレベルであると、フリップフ
ロップＦ５の入力端りにはＨレベル信号が入力される。
そして液晶駆動制御信号ＤＲＶの次の立下りでこのＨレ
ベル信号はフリップフロップＦ５に読み込まれ、出力信
号Ｑ８がＨレベルに変化する。
ベル信号はフリップフロップＦ５に読み込まれ、出力信
号Ｑ８がＨレベルに変化する。
出力信号Ｑ８がＨレベルに変化すると、その変化に同期
してラッチＬｌ、Ｌ２．Ｌ３はフリップフロップＦｌ、
Ｆ２．Ｆ３の出力信号Ｑｌ、Ｑ２．Ｑ３をラッチし、出
力信号Ｑ４．Ｑ５．ＱＢとして出力する。同時に出力信
号Ｑ８がＨレベルになると、フリップフロップＦ４はリ
セットされ、次のラッチ信号ＬＡＴＣＨのパルスの入力
に備える。またフリップフロップＦ５は、次のデータ信
号ＤＡＴＡを入力すべく、クロック信号ＣＰにパルスが
入力すると同時にリセットされ、最初の状態になる。
してラッチＬｌ、Ｌ２．Ｌ３はフリップフロップＦｌ、
Ｆ２．Ｆ３の出力信号Ｑｌ、Ｑ２．Ｑ３をラッチし、出
力信号Ｑ４．Ｑ５．ＱＢとして出力する。同時に出力信
号Ｑ８がＨレベルになると、フリップフロップＦ４はリ
セットされ、次のラッチ信号ＬＡＴＣＨのパルスの入力
に備える。またフリップフロップＦ５は、次のデータ信
号ＤＡＴＡを入力すべく、クロック信号ＣＰにパルスが
入力すると同時にリセットされ、最初の状態になる。
ラッチ回路１２のラッチＬｌ、Ｌ２．Ｌ３の出力信号Ｑ
４．Ｑ５．Ｑθは、ドライブ回路１３により液晶駆動制
御信号ＤＲＶと同期がとられ、出力信号０１，０２，０
３として出力される。
４．Ｑ５．Ｑθは、ドライブ回路１３により液晶駆動制
御信号ＤＲＶと同期がとられ、出力信号０１，０２，０
３として出力される。
このように本実施例では、クロック信号ＣＰのパルス入
力後のラッチ信号ＬＡＴＣ：Ｈのパルスに基づき、デー
タ信号ＤＡＴＡがラッチされるが、このラッチのタイミ
ングは、液晶駆動制御信号ＤＲＶと同期しているため、
信号０１．０２，０３のデユーティ比が常に一定に保た
れる。したがって液晶に加わる電圧が一定になり、安定
駆動が可能である。
力後のラッチ信号ＬＡＴＣ：Ｈのパルスに基づき、デー
タ信号ＤＡＴＡがラッチされるが、このラッチのタイミ
ングは、液晶駆動制御信号ＤＲＶと同期しているため、
信号０１．０２，０３のデユーティ比が常に一定に保た
れる。したがって液晶に加わる電圧が一定になり、安定
駆動が可能である。
本発明の他の実施例によるデータラッチ回路を第５図に
示す。第１図のデータラッチ回路と同一の構成要素には
同一番号を付しその説明を省略する。本実施例では、フ
リップフロップＦ４の代わりにセットリセットフリップ
フロップ５ＲＦＦを用いている点に特徴がある。
示す。第１図のデータラッチ回路と同一の構成要素には
同一番号を付しその説明を省略する。本実施例では、フ
リップフロップＦ４の代わりにセットリセットフリップ
フロップ５ＲＦＦを用いている点に特徴がある。
セットリセットフリップフロップ５ＲＦＦは、２人カッ
アゲ−）ＮＯＲＩと３人カッアゲ−） Ｎ０Ｒ２で構成
されている。ノアゲートＮ０１ とノアゲー） Ｎ０Ｒ
２の入力端および出力端は、交差結合されている。
アゲ−）ＮＯＲＩと３人カッアゲ−） Ｎ０Ｒ２で構成
されている。ノアゲートＮ０１ とノアゲー） Ｎ０Ｒ
２の入力端および出力端は、交差結合されている。
ラッチ信号ＬＡＴＣＨはフリップフロップ５ＲＦＦのセ
ット入力端Ｓ、すなわちノアゲートＮ０ＲＩの入力端に
入力している。一方、クロック信号ＣＰはリセット入力
端Ｒ１すなわちノアゲートＮ０Ｒ２の入力端に入力して
いる。また、リセット入力端Ｒには、液晶駆動制御信号
ＤＲＶとフリップフロップＦ５の出力信号Ｑ８を入力と
するアントゲ−）ＡＮＤの出力端が接続されている。
ット入力端Ｓ、すなわちノアゲートＮ０ＲＩの入力端に
入力している。一方、クロック信号ＣＰはリセット入力
端Ｒ１すなわちノアゲートＮ０Ｒ２の入力端に入力して
いる。また、リセット入力端Ｒには、液晶駆動制御信号
ＤＲＶとフリップフロップＦ５の出力信号Ｑ８を入力と
するアントゲ−）ＡＮＤの出力端が接続されている。
次に本実施例によるデータラッチ回路の動作を第６図を
用いて説明する。
用いて説明する。
クロック信号ＣＰのクロックパルスによりデータ信号Ｄ
ＡＴＡをシフトレジスタ１１に読み込む動作は、上記実
施例と同じであるので説明を省略する。クロックパルス
入力後、ラッチ信号ＬＡＴＣＨにラッチパルスが入力し
ても、データＤＡＴＡがラッチ回路１２に直ちにラッチ
されず、液晶駆動制御信号ＤＲＶと同期がとられる点に
特徴がある。ラッチ信号ＬＡＴＣＨがＨレベルに変化す
ると、フリップフロップ５ＲＦＦはセットされ、出力信
号Ｑ９はＨレベルになる。このＨレベル信号はクリップ
プロップＦ５の入力端りに入力され、液晶駆動制御信号
ＤＲＶの次の立下りに同期して読み込まれ、出力信号Ｑ
８がＨレベルに変化する。
ＡＴＡをシフトレジスタ１１に読み込む動作は、上記実
施例と同じであるので説明を省略する。クロックパルス
入力後、ラッチ信号ＬＡＴＣＨにラッチパルスが入力し
ても、データＤＡＴＡがラッチ回路１２に直ちにラッチ
されず、液晶駆動制御信号ＤＲＶと同期がとられる点に
特徴がある。ラッチ信号ＬＡＴＣＨがＨレベルに変化す
ると、フリップフロップ５ＲＦＦはセットされ、出力信
号Ｑ９はＨレベルになる。このＨレベル信号はクリップ
プロップＦ５の入力端りに入力され、液晶駆動制御信号
ＤＲＶの次の立下りに同期して読み込まれ、出力信号Ｑ
８がＨレベルに変化する。
出力信号Ｑ８がＨレベルに変化すると、その変化に同期
してツチＬｌ、Ｌ２．Ｌ３はフリップフロップＦｌ、Ｆ
２．Ｆ３の出力信号Ｑｌ、Ｑ２．Ｑ３をラッチし、出力
信号Ｑ４．Ｑ５．ＱＢとして出力する。同時に出力信号
Ｑ８がＨレベルになると、フリップフロップ５ＲＦＦは
リセットされ、次のラッチＬＡＴＣＨのパルスの入力に
備える。またフリップフロップＦ５は、次のデータ信号
ＤＡＴＡを入力すべく、クロック信号ＣＰにパルスが入
力すると同時にリセットされ、最初の状態になる。
してツチＬｌ、Ｌ２．Ｌ３はフリップフロップＦｌ、Ｆ
２．Ｆ３の出力信号Ｑｌ、Ｑ２．Ｑ３をラッチし、出力
信号Ｑ４．Ｑ５．ＱＢとして出力する。同時に出力信号
Ｑ８がＨレベルになると、フリップフロップ５ＲＦＦは
リセットされ、次のラッチＬＡＴＣＨのパルスの入力に
備える。またフリップフロップＦ５は、次のデータ信号
ＤＡＴＡを入力すべく、クロック信号ＣＰにパルスが入
力すると同時にリセットされ、最初の状態になる。
このように、本実施例によっても上記実施例と同様に液
晶の安定駆動が可能である。
晶の安定駆動が可能である。
上記実施例は液晶表示回路におけるデータラッチ回路で
あったが、音声合成回路、楽器伴奏回路等のデータラッ
チ回路においても本発明を適用することができる。
あったが、音声合成回路、楽器伴奏回路等のデータラッ
チ回路においても本発明を適用することができる。
また、上記実施例では、ラッチ信号を液晶駆動制御信号
に同期させるためにＤフリップフロップやＳＲフリップ
フロップを用いたが、ＪＫフリップフロップ等の他のフ
リップフロップを用いてもよい。
に同期させるためにＤフリップフロップやＳＲフリップ
フロップを用いたが、ＪＫフリップフロップ等の他のフ
リップフロップを用いてもよい。
（発明の効果）
以上詳細に説明したように、本発明によれば、ラッチ信
号に同期して状態変化する第１のフリップフロップと、
この第１のフリップフロップの出力をデータ駆動制御信
号に同期して記憶する第２のフリップフロップとを設け
、この第２のフリップフロップの出力信号に同期してデ
ータをラッチするようにしたので、駆動信号が不揃いに
なるような不安定動作がなくなり、安定した駆動信号を
出力することができる。
号に同期して状態変化する第１のフリップフロップと、
この第１のフリップフロップの出力をデータ駆動制御信
号に同期して記憶する第２のフリップフロップとを設け
、この第２のフリップフロップの出力信号に同期してデ
ータをラッチするようにしたので、駆動信号が不揃いに
なるような不安定動作がなくなり、安定した駆動信号を
出力することができる。
第１図は本発明の実施例を示すデータラッチ回路の回路
図、第２図は従来のデータラッチ回路の回路図、第３図
は第２図のデータラッチ回路の信号波形図、第４図は第
１図のデータラッチ回路の信号波形図、第５図は本発明
の他の実施例を示すデータラッチ回路の回路図、第６図
は第５図のデータラッチ回路の信号波形図である。 １１・・・・・・シフトレジスタ、１２・・・・・・ラ
ッチ回路、１３・・・・・・ドライブ回路、Ｆ１〜Ｆ５
・・・・・・フリップフロップ、Ｌｌ−Ｌ３・・・・・
・う・ンチ、 Ｅｌ〜Ｅ５・・・・・・排他的論理和ゲ
ート、ＯＲ・・・・・・オアゲート、ＡＮＤ 川・・・
アンドゲート、Ｎ０ＲＩ、Ｎ０Ｒ２・・・・・・ノアゲ
ート、５ＲＦＦ・・・・・・セットリセットフリップフ
ロップ。 出願人代理人 柿 木 恭 成従来のデータ
ラッテ回路 ＣＰ
図、第２図は従来のデータラッチ回路の回路図、第３図
は第２図のデータラッチ回路の信号波形図、第４図は第
１図のデータラッチ回路の信号波形図、第５図は本発明
の他の実施例を示すデータラッチ回路の回路図、第６図
は第５図のデータラッチ回路の信号波形図である。 １１・・・・・・シフトレジスタ、１２・・・・・・ラ
ッチ回路、１３・・・・・・ドライブ回路、Ｆ１〜Ｆ５
・・・・・・フリップフロップ、Ｌｌ−Ｌ３・・・・・
・う・ンチ、 Ｅｌ〜Ｅ５・・・・・・排他的論理和ゲ
ート、ＯＲ・・・・・・オアゲート、ＡＮＤ 川・・・
アンドゲート、Ｎ０ＲＩ、Ｎ０Ｒ２・・・・・・ノアゲ
ート、５ＲＦＦ・・・・・・セットリセットフリップフ
ロップ。 出願人代理人 柿 木 恭 成従来のデータ
ラッテ回路 ＣＰ
Claims (1)
- 【特許請求の範囲】 １、入力されたシリアルデータをクロック信号に同期し
てシフトし、このシリアルデータをパラレル出力するシ
フトレジスタと、このシフトレジスタからパラレル出力
されたパラレルデータをラッチするラッチ回路と、この
ラッチ回路にラッチされたパラレルデータをデータ駆動
制御信号に同期して出力する駆動回路とを備えたデータ
ラッチ回路において、 ラッチ信号に同期して状態が変化する第１のフリップフ
ロップと、 この第１のフリップフロップの出力信号の状態を前記デ
ータ駆動制御信号に同期して記憶する第２のフリップフ
ロップとを備え、 前記ラッチ回路は、該第２のフリップフロップの出力信
号に同期して前記パラレルデータをラッチすることを特
徴とするデータラッチ回路。 ２、前記第１のフリップフロップは、前記第２のフリッ
プフロップの出力信号によりリセットされることを特徴
とする特許請求の範囲第１項記載のデータラッチ回路。 ３、前記第１のフリップフロップ及び前記第２のフリッ
プフロップは、前記クロック信号によりリセットされる
ことを特徴とする特許請求の範囲第１項記載のデータラ
ッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60187621A JPH0746775B2 (ja) | 1985-08-27 | 1985-08-27 | 駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60187621A JPH0746775B2 (ja) | 1985-08-27 | 1985-08-27 | 駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6248125A true JPS6248125A (ja) | 1987-03-02 |
| JPH0746775B2 JPH0746775B2 (ja) | 1995-05-17 |
Family
ID=16209311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60187621A Expired - Fee Related JPH0746775B2 (ja) | 1985-08-27 | 1985-08-27 | 駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746775B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11202834A (ja) * | 1998-01-08 | 1999-07-30 | Sony Corp | 液晶表示装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5312241A (en) * | 1976-07-21 | 1978-02-03 | Nec Corp | Buffer memory unit |
| JPS57174636A (en) * | 1981-04-17 | 1982-10-27 | Matsushita Electric Ind Co Ltd | Humidifier |
| JPS5872191A (ja) * | 1981-10-26 | 1983-04-30 | セイコーエプソン株式会社 | 液晶表示装置の駆動方式 |
| JPS60138635A (ja) * | 1983-12-27 | 1985-07-23 | Toshiba Corp | デ−タバツフア |
-
1985
- 1985-08-27 JP JP60187621A patent/JPH0746775B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5312241A (en) * | 1976-07-21 | 1978-02-03 | Nec Corp | Buffer memory unit |
| JPS57174636A (en) * | 1981-04-17 | 1982-10-27 | Matsushita Electric Ind Co Ltd | Humidifier |
| JPS5872191A (ja) * | 1981-10-26 | 1983-04-30 | セイコーエプソン株式会社 | 液晶表示装置の駆動方式 |
| JPS60138635A (ja) * | 1983-12-27 | 1985-07-23 | Toshiba Corp | デ−タバツフア |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11202834A (ja) * | 1998-01-08 | 1999-07-30 | Sony Corp | 液晶表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746775B2 (ja) | 1995-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6239640B1 (en) | Double edge trigger d-type flip-flop | |
| KR910003548B1 (ko) | 반도체 논리회로 | |
| JPH0227811A (ja) | ステート・マシン | |
| KR900004188B1 (ko) | 잡음펄스 억제회로 | |
| KR940005006B1 (ko) | 분할비율이 변화될 수 있는 주파수 분할회로 | |
| KR920018640A (ko) | Lcd 구동회로 | |
| JPS6248125A (ja) | 駆動回路 | |
| JPH0548399A (ja) | 半導体装置 | |
| JP3444426B2 (ja) | パルス幅変調回路 | |
| JPS62262511A (ja) | Ｄタイプ・フリツプフロツプ | |
| JPH03233492A (ja) | 駆動回路 | |
| JPH0334617A (ja) | フリップフロップ回路 | |
| SU1599969A1 (ru) | Однофазный D-триггер | |
| KR960006272A (ko) | 주/종속 플립-플롭 | |
| JPH06296140A (ja) | 並直列変換器 | |
| JPH01236498A (ja) | シフトレジスタ回路 | |
| JPS6228823A (ja) | 信号切換回路 | |
| JPH0470004A (ja) | パルス発生回路 | |
| JPH11154848A (ja) | フリップフロップ | |
| KR970055398A (ko) | 래치와 플립-플롭 겸용 회로 | |
| JPH0548429A (ja) | 半導体集積回路 | |
| JPH05241697A (ja) | インターフェイス回路 | |
| JPH03159317A (ja) | 同期式カウンタ | |
| KR930014226A (ko) | 액정 표시기 구동회로 | |
| KR910013743A (ko) | Afc 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |