JPS6248125A - 駆動回路 - Google Patents
駆動回路Info
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- JPS6248125A JPS6248125A JP18762185A JP18762185A JPS6248125A JP S6248125 A JPS6248125 A JP S6248125A JP 18762185 A JP18762185 A JP 18762185A JP 18762185 A JP18762185 A JP 18762185A JP S6248125 A JPS6248125 A JP S6248125A
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- JP
- Japan
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- signal
- flip
- flop
- data
- latch
- Prior art date
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、シリアルデータをパラレルデータに変換して
ラッチするデータラッチ回路に関するものである。
ラッチするデータラッチ回路に関するものである。
(従来の技術)
液晶表示回路、音声合成回路、楽器伴奏回路等において
は、データ生成回路から出力されたシリアルデータをパ
ラレルデータとして出力するために、シリアルデータを
パラレルデータに変換してラッチし、ドライバ回路に出
力するデータラッチ回路が用いられている。
は、データ生成回路から出力されたシリアルデータをパ
ラレルデータとして出力するために、シリアルデータを
パラレルデータに変換してラッチし、ドライバ回路に出
力するデータラッチ回路が用いられている。
従来、このような分野の技術としては、例えば第2図の
ようなものがあった。以下、その構成を説明する。
ようなものがあった。以下、その構成を説明する。
第2図は従来のデータラッチ回路の一構成例を示す回路
図である。このラッチ回路は、液晶表示回路に用いられ
たもので、シフトレジスタ11とラッチ回路12とドラ
イバ回路13とで構成されている。
図である。このラッチ回路は、液晶表示回路に用いられ
たもので、シフトレジスタ11とラッチ回路12とドラ
イバ回路13とで構成されている。
シフトレジスタ11は縦続接続されたフリップフロップ
Fl、F2.F3.・・・で構成され、ラッチ回路12
はラッチLL、L2.L3で構成され、ドライブ回路1
3は排他的論理和ゲー) El、E2.E3で構成され
ている。
Fl、F2.F3.・・・で構成され、ラッチ回路12
はラッチLL、L2.L3で構成され、ドライブ回路1
3は排他的論理和ゲー) El、E2.E3で構成され
ている。
このデータラッチ回路の動作を第3図を用いて説明する
。データ信号DATAは、クロック信号CPの立下りで
フリップフロップF1に読み込まれ、出力信号Q1とし
て出力される。この出力信号Q1はクロック信号CPの
次の立下りでフリップフロップF2に読み込まれ、出力
信号Q2として出力される。この出力信号Q2はクロッ
ク信号CPの次の立下りでブリップフロップF3に読み
込まれ、出力信号Q3として出力される。以後同様に動
作し、データ信号DATAがクロック信号CPに同期し
てシフトレジスタ11に読み込まれ、シフトされる。
。データ信号DATAは、クロック信号CPの立下りで
フリップフロップF1に読み込まれ、出力信号Q1とし
て出力される。この出力信号Q1はクロック信号CPの
次の立下りでフリップフロップF2に読み込まれ、出力
信号Q2として出力される。この出力信号Q2はクロッ
ク信号CPの次の立下りでブリップフロップF3に読み
込まれ、出力信号Q3として出力される。以後同様に動
作し、データ信号DATAがクロック信号CPに同期し
てシフトレジスタ11に読み込まれ、シフトされる。
ラッチLl、L2.L3は、ラッチ信号LATC:Hに
同期して、シフトレジスタ11のフリップフロップFl
、F2.F3からの出力信号Ql、Q2.Q3をラッチ
する。
同期して、シフトレジスタ11のフリップフロップFl
、F2.F3からの出力信号Ql、Q2.Q3をラッチ
する。
ラッチLl、L2.L3の出力信号Q4.Q5.Q6は
排他的論理和ゲートEl、E2.E3により液晶駆動制
御信号DRVと排他的論理和がとれ、出力信号01,0
2,03として出力される。
排他的論理和ゲートEl、E2.E3により液晶駆動制
御信号DRVと排他的論理和がとれ、出力信号01,0
2,03として出力される。
(発明が解決しようとする問題点)
しかしながら、上記構成の回路では、クロック信号CP
とラッチ信号LATCHと液晶駆動制御信号DRVとは
非同期で動作するため、第3図に示すように出力信号0
1,02,03が液晶駆動制御信号DRVの変化とは異
なる時に変化し、出力信号01,02,03のデユーテ
ィ比が不揃いになるという問題点があった。出力信号0
1,02,03のデユーティ比が不揃いになると、液晶
に加わる実効電圧が変動し、液晶の寿命が短くなる。
とラッチ信号LATCHと液晶駆動制御信号DRVとは
非同期で動作するため、第3図に示すように出力信号0
1,02,03が液晶駆動制御信号DRVの変化とは異
なる時に変化し、出力信号01,02,03のデユーテ
ィ比が不揃いになるという問題点があった。出力信号0
1,02,03のデユーティ比が不揃いになると、液晶
に加わる実効電圧が変動し、液晶の寿命が短くなる。
このような従来のデータラッチ回路を音声合成回路や、
楽器伴奏回路に用いた場合には、あるデータに基づいて
スピーカを駆動中に次のデータの音が突然発生すること
になり、音がひずんだり、電力が増加するという問題点
があった。これはスピーカの交流駆動時に直流バイアス
が変化することによるためである。
楽器伴奏回路に用いた場合には、あるデータに基づいて
スピーカを駆動中に次のデータの音が突然発生すること
になり、音がひずんだり、電力が増加するという問題点
があった。これはスピーカの交流駆動時に直流バイアス
が変化することによるためである。
本発明は前記従来技術が持っていた問題点として、出力
される駆動信号の不安定性の点について解決したデータ
ラッチ回路を提供するものである。
される駆動信号の不安定性の点について解決したデータ
ラッチ回路を提供するものである。
(問題点を解決するための手段)
本発明は前記問題点を解決するために、入力されたシリ
アルデータをクロック信号に同期してシフトし、このシ
リアルデータをパラレル出力するシフトレジスタと、こ
のシフトレジスタからパラレル出力されたパラレルデー
タをラッチするラッチ回路と、ラッチされたパラレルデ
ータをデータ駆動制御信号に同期して出力する駆動回路
とを備えたデータラッチ回路において、ラッチ信号に同
期して状態が変化する第1のフリップフロップと、この
第1のフリップフロップの出力信号の状態をデータ駆動
制御信号に同期して記憶する第2のフリップフロップと
を備え、ラッチ回路はこの第2のフリップフロップの出
力信号に同期してラッチするようにしたものである。
アルデータをクロック信号に同期してシフトし、このシ
リアルデータをパラレル出力するシフトレジスタと、こ
のシフトレジスタからパラレル出力されたパラレルデー
タをラッチするラッチ回路と、ラッチされたパラレルデ
ータをデータ駆動制御信号に同期して出力する駆動回路
とを備えたデータラッチ回路において、ラッチ信号に同
期して状態が変化する第1のフリップフロップと、この
第1のフリップフロップの出力信号の状態をデータ駆動
制御信号に同期して記憶する第2のフリップフロップと
を備え、ラッチ回路はこの第2のフリップフロップの出
力信号に同期してラッチするようにしたものである。
(作 用)
本発明によれば、以上のようにデータラッチ回路を構成
したので、第1のフリップフロップと第2のフリップフ
ロップは、ラッチ信号をデータ駆動制御信号に同期して
ラッチ回路に出力するように働く。これにより、前記問
題点を除去できるのである。
したので、第1のフリップフロップと第2のフリップフ
ロップは、ラッチ信号をデータ駆動制御信号に同期して
ラッチ回路に出力するように働く。これにより、前記問
題点を除去できるのである。
(実施例)
第1図は本発明の実施例を示すデータラッチ回路の回路
図である。このデータラッチ回路は、従来と同様、シフ
トレジスタ11とラッチ回路12とドライバ回路13と
を有している。
図である。このデータラッチ回路は、従来と同様、シフ
トレジスタ11とラッチ回路12とドライバ回路13と
を有している。
シフI・レジスタ11ハフリツプフロツプFl、F2.
F3を有し、データ信号DATAがフリップフロップF
1の入力端りに入力されている。フリップフロップF1
の出力端QはフリップフロップF2の入力端りに接続さ
れ、フリップフロップF2の出力端Qはフリップフロッ
プF3の入力端りに接続されており、フリップフロップ
Fl、F2.F3は縦続接続されている。これらフリッ
プフロップFl、F2.F3のクロック入力端にはクロ
ック信号CPが入力している。
F3を有し、データ信号DATAがフリップフロップF
1の入力端りに入力されている。フリップフロップF1
の出力端QはフリップフロップF2の入力端りに接続さ
れ、フリップフロップF2の出力端Qはフリップフロッ
プF3の入力端りに接続されており、フリップフロップ
Fl、F2.F3は縦続接続されている。これらフリッ
プフロップFl、F2.F3のクロック入力端にはクロ
ック信号CPが入力している。
ラッチ回路12はラッチLl、L2.L3で構成されて
いる。ラッチLl、L2.L3は、シフトレジスタ11
のフリップフロップFl、F2.F3の出力信号Ql、
Q2.Q3をラッチする。すなわち、フリップフロップ
F1の出力端QはラッチLlの入力端りに接続され、フ
リップフロップF2の出力端QはラッチL2の入力端り
に接続され、フリップフロップF3の出力端Qはラッチ
L3の入力端りに接続されている。
いる。ラッチLl、L2.L3は、シフトレジスタ11
のフリップフロップFl、F2.F3の出力信号Ql、
Q2.Q3をラッチする。すなわち、フリップフロップ
F1の出力端QはラッチLlの入力端りに接続され、フ
リップフロップF2の出力端QはラッチL2の入力端り
に接続され、フリップフロップF3の出力端Qはラッチ
L3の入力端りに接続されている。
ドライブ回路13は、排他的論理和ゲートEl、E2.
E3で構成されている。これら排他的論理和ゲー) E
l、F2.F3は、ラッチ回路12のラッチLl、L2
.L3の出力信号Q4 、Q5 、QBを液晶駆動制御
信号DRVに同期させて出力する。すなわち、排他的論
理和ゲートElの入力端はラッチ回路12のラッチL1
の出力端Qに接続され、排他的論理和ゲートE2の入力
端はラッチ回路L2の出力端Qに接続され、排他的論理
和ゲー)F3の入力端はラッチ回路L3の出力端Qに接
続されている。これら排他的論理和ゲー)El、F2.
F3の他の入力端には液晶駆動制御信号DRVが入力さ
れている。
E3で構成されている。これら排他的論理和ゲー) E
l、F2.F3は、ラッチ回路12のラッチLl、L2
.L3の出力信号Q4 、Q5 、QBを液晶駆動制御
信号DRVに同期させて出力する。すなわち、排他的論
理和ゲートElの入力端はラッチ回路12のラッチL1
の出力端Qに接続され、排他的論理和ゲートE2の入力
端はラッチ回路L2の出力端Qに接続され、排他的論理
和ゲー)F3の入力端はラッチ回路L3の出力端Qに接
続されている。これら排他的論理和ゲー)El、F2.
F3の他の入力端には液晶駆動制御信号DRVが入力さ
れている。
さらに本実施例ではラッチ信号LATCHに同期して状
態が変化するフリップフロップF4が設けられている。
態が変化するフリップフロップF4が設けられている。
ラッチ信号LATCHはフリップ707プF4のクロッ
ク入力端に入力している。フリップフロップF4の入力
端りにはHレベル信号が入力し、出力端Qは排他的論理
和ゲー)F4の一方の入力端に接続されている。
ク入力端に入力している。フリップフロップF4の入力
端りにはHレベル信号が入力し、出力端Qは排他的論理
和ゲー)F4の一方の入力端に接続されている。
排他的論理和ゲートE4の他方の入力端には液晶駆動制
御信号DRVが入力し、出力端は次段の排他的論理和ゲ
ートE5の一方の入力端に接続されている。この排他的
論理和ゲートE5の他方の入力端には、排他的論理和ゲ
ートE4と同様に、液晶駆動制御信号DRVが入力して
いる。
御信号DRVが入力し、出力端は次段の排他的論理和ゲ
ートE5の一方の入力端に接続されている。この排他的
論理和ゲートE5の他方の入力端には、排他的論理和ゲ
ートE4と同様に、液晶駆動制御信号DRVが入力して
いる。
排他的論理和ゲー)F5の出力端は、さらにフリップフ
ロップF50入力端りに接続されている。
ロップF50入力端りに接続されている。
このフリー、プフロップF5は、排他的論理和ゲートE
5の出力信号の状態を、クロック入力端に入力される液
晶駆動制御信号DRVに同期して記憶する。
5の出力信号の状態を、クロック入力端に入力される液
晶駆動制御信号DRVに同期して記憶する。
このフリップフロップF5の出力端Qが、ラッチ回路1
2のラッチLl、L2.L3のラッチ入力端りに接続さ
れている。なお、フリップフロップF5のリセット入力
端Rにはクロック信号CPが入力している。
2のラッチLl、L2.L3のラッチ入力端りに接続さ
れている。なお、フリップフロップF5のリセット入力
端Rにはクロック信号CPが入力している。
フリップフロップF4のリセット入力端には、フリップ
フロップF5の出力信号Q8とクロック信号CPを入力
するオアゲー[11?の出力信号が入力している。
フロップF5の出力信号Q8とクロック信号CPを入力
するオアゲー[11?の出力信号が入力している。
次に、本実施例によるデータラッチ回路の動作を第4図
を用いて具体的に説明する。
を用いて具体的に説明する。
データ信号DATAはクロック信号CPの立下りでフリ
ップフロップFlに読み込まれ、出力信号Q1として出
力される。この出力信号Qlはクロック信号CPの次の
立下りでフリップフロップF2に読み込まれ、出力信号
Q2として出力される。この出力信号はクロック信号C
Pのさらに次の立下りでフリップフロップF3に読み込
まれ、出力信号Q3として出力される。この具体例では
3ビツトのデータ信号DATAをラッチするために、ク
ロック信号CPを3パルスだけ入力するようにする。
ップフロップFlに読み込まれ、出力信号Q1として出
力される。この出力信号Qlはクロック信号CPの次の
立下りでフリップフロップF2に読み込まれ、出力信号
Q2として出力される。この出力信号はクロック信号C
Pのさらに次の立下りでフリップフロップF3に読み込
まれ、出力信号Q3として出力される。この具体例では
3ビツトのデータ信号DATAをラッチするために、ク
ロック信号CPを3パルスだけ入力するようにする。
次にラッチ信号LATCHとしてラッチパルスが入力す
る。従来はこのラッチパルスにより直ちにシフトレジス
タ11のフリップフロップFl、F2.F3のデータを
ラッチ回路12の各ラッチLl、L2.L3にラッチし
たが、本実施例ではラッチ回路12のラッチのタイミン
グを液晶駆動制御信号DRVの変化に同期させたことに
特徴がある。すなわち、ラッチ信号LATCHの立下り
に同期してフリップフロップF4は入力端りに入力して
いるHレベルを読み込む。したがって出力信号Q7はH
レベルになる。出力信号Q7がHレベルになり、かつ液
晶駆動制御信号DRVがHレベルであると、フリップフ
ロップF5の入力端りにはHレベル信号が入力される。
る。従来はこのラッチパルスにより直ちにシフトレジス
タ11のフリップフロップFl、F2.F3のデータを
ラッチ回路12の各ラッチLl、L2.L3にラッチし
たが、本実施例ではラッチ回路12のラッチのタイミン
グを液晶駆動制御信号DRVの変化に同期させたことに
特徴がある。すなわち、ラッチ信号LATCHの立下り
に同期してフリップフロップF4は入力端りに入力して
いるHレベルを読み込む。したがって出力信号Q7はH
レベルになる。出力信号Q7がHレベルになり、かつ液
晶駆動制御信号DRVがHレベルであると、フリップフ
ロップF5の入力端りにはHレベル信号が入力される。
そして液晶駆動制御信号DRVの次の立下りでこのHレ
ベル信号はフリップフロップF5に読み込まれ、出力信
号Q8がHレベルに変化する。
ベル信号はフリップフロップF5に読み込まれ、出力信
号Q8がHレベルに変化する。
出力信号Q8がHレベルに変化すると、その変化に同期
してラッチLl、L2.L3はフリップフロップFl、
F2.F3の出力信号Ql、Q2.Q3をラッチし、出
力信号Q4.Q5.QBとして出力する。同時に出力信
号Q8がHレベルになると、フリップフロップF4はリ
セットされ、次のラッチ信号LATCHのパルスの入力
に備える。またフリップフロップF5は、次のデータ信
号DATAを入力すべく、クロック信号CPにパルスが
入力すると同時にリセットされ、最初の状態になる。
してラッチLl、L2.L3はフリップフロップFl、
F2.F3の出力信号Ql、Q2.Q3をラッチし、出
力信号Q4.Q5.QBとして出力する。同時に出力信
号Q8がHレベルになると、フリップフロップF4はリ
セットされ、次のラッチ信号LATCHのパルスの入力
に備える。またフリップフロップF5は、次のデータ信
号DATAを入力すべく、クロック信号CPにパルスが
入力すると同時にリセットされ、最初の状態になる。
ラッチ回路12のラッチLl、L2.L3の出力信号Q
4.Q5.Qθは、ドライブ回路13により液晶駆動制
御信号DRVと同期がとられ、出力信号01,02,0
3として出力される。
4.Q5.Qθは、ドライブ回路13により液晶駆動制
御信号DRVと同期がとられ、出力信号01,02,0
3として出力される。
このように本実施例では、クロック信号CPのパルス入
力後のラッチ信号LATC:Hのパルスに基づき、デー
タ信号DATAがラッチされるが、このラッチのタイミ
ングは、液晶駆動制御信号DRVと同期しているため、
信号01.02,03のデユーティ比が常に一定に保た
れる。したがって液晶に加わる電圧が一定になり、安定
駆動が可能である。
力後のラッチ信号LATC:Hのパルスに基づき、デー
タ信号DATAがラッチされるが、このラッチのタイミ
ングは、液晶駆動制御信号DRVと同期しているため、
信号01.02,03のデユーティ比が常に一定に保た
れる。したがって液晶に加わる電圧が一定になり、安定
駆動が可能である。
本発明の他の実施例によるデータラッチ回路を第5図に
示す。第1図のデータラッチ回路と同一の構成要素には
同一番号を付しその説明を省略する。本実施例では、フ
リップフロップF4の代わりにセットリセットフリップ
フロップ5RFFを用いている点に特徴がある。
示す。第1図のデータラッチ回路と同一の構成要素には
同一番号を付しその説明を省略する。本実施例では、フ
リップフロップF4の代わりにセットリセットフリップ
フロップ5RFFを用いている点に特徴がある。
セットリセットフリップフロップ5RFFは、2人カッ
アゲ−)NORIと3人カッアゲ−) N0R2で構成
されている。ノアゲートN01 とノアゲー) N0R
2の入力端および出力端は、交差結合されている。
アゲ−)NORIと3人カッアゲ−) N0R2で構成
されている。ノアゲートN01 とノアゲー) N0R
2の入力端および出力端は、交差結合されている。
ラッチ信号LATCHはフリップフロップ5RFFのセ
ット入力端S、すなわちノアゲートN0RIの入力端に
入力している。一方、クロック信号CPはリセット入力
端R1すなわちノアゲートN0R2の入力端に入力して
いる。また、リセット入力端Rには、液晶駆動制御信号
DRVとフリップフロップF5の出力信号Q8を入力と
するアントゲ−)ANDの出力端が接続されている。
ット入力端S、すなわちノアゲートN0RIの入力端に
入力している。一方、クロック信号CPはリセット入力
端R1すなわちノアゲートN0R2の入力端に入力して
いる。また、リセット入力端Rには、液晶駆動制御信号
DRVとフリップフロップF5の出力信号Q8を入力と
するアントゲ−)ANDの出力端が接続されている。
次に本実施例によるデータラッチ回路の動作を第6図を
用いて説明する。
用いて説明する。
クロック信号CPのクロックパルスによりデータ信号D
ATAをシフトレジスタ11に読み込む動作は、上記実
施例と同じであるので説明を省略する。クロックパルス
入力後、ラッチ信号LATCHにラッチパルスが入力し
ても、データDATAがラッチ回路12に直ちにラッチ
されず、液晶駆動制御信号DRVと同期がとられる点に
特徴がある。ラッチ信号LATCHがHレベルに変化す
ると、フリップフロップ5RFFはセットされ、出力信
号Q9はHレベルになる。このHレベル信号はクリップ
プロップF5の入力端りに入力され、液晶駆動制御信号
DRVの次の立下りに同期して読み込まれ、出力信号Q
8がHレベルに変化する。
ATAをシフトレジスタ11に読み込む動作は、上記実
施例と同じであるので説明を省略する。クロックパルス
入力後、ラッチ信号LATCHにラッチパルスが入力し
ても、データDATAがラッチ回路12に直ちにラッチ
されず、液晶駆動制御信号DRVと同期がとられる点に
特徴がある。ラッチ信号LATCHがHレベルに変化す
ると、フリップフロップ5RFFはセットされ、出力信
号Q9はHレベルになる。このHレベル信号はクリップ
プロップF5の入力端りに入力され、液晶駆動制御信号
DRVの次の立下りに同期して読み込まれ、出力信号Q
8がHレベルに変化する。
出力信号Q8がHレベルに変化すると、その変化に同期
してツチLl、L2.L3はフリップフロップFl、F
2.F3の出力信号Ql、Q2.Q3をラッチし、出力
信号Q4.Q5.QBとして出力する。同時に出力信号
Q8がHレベルになると、フリップフロップ5RFFは
リセットされ、次のラッチLATCHのパルスの入力に
備える。またフリップフロップF5は、次のデータ信号
DATAを入力すべく、クロック信号CPにパルスが入
力すると同時にリセットされ、最初の状態になる。
してツチLl、L2.L3はフリップフロップFl、F
2.F3の出力信号Ql、Q2.Q3をラッチし、出力
信号Q4.Q5.QBとして出力する。同時に出力信号
Q8がHレベルになると、フリップフロップ5RFFは
リセットされ、次のラッチLATCHのパルスの入力に
備える。またフリップフロップF5は、次のデータ信号
DATAを入力すべく、クロック信号CPにパルスが入
力すると同時にリセットされ、最初の状態になる。
このように、本実施例によっても上記実施例と同様に液
晶の安定駆動が可能である。
晶の安定駆動が可能である。
上記実施例は液晶表示回路におけるデータラッチ回路で
あったが、音声合成回路、楽器伴奏回路等のデータラッ
チ回路においても本発明を適用することができる。
あったが、音声合成回路、楽器伴奏回路等のデータラッ
チ回路においても本発明を適用することができる。
また、上記実施例では、ラッチ信号を液晶駆動制御信号
に同期させるためにDフリップフロップやSRフリップ
フロップを用いたが、JKフリップフロップ等の他のフ
リップフロップを用いてもよい。
に同期させるためにDフリップフロップやSRフリップ
フロップを用いたが、JKフリップフロップ等の他のフ
リップフロップを用いてもよい。
(発明の効果)
以上詳細に説明したように、本発明によれば、ラッチ信
号に同期して状態変化する第1のフリップフロップと、
この第1のフリップフロップの出力をデータ駆動制御信
号に同期して記憶する第2のフリップフロップとを設け
、この第2のフリップフロップの出力信号に同期してデ
ータをラッチするようにしたので、駆動信号が不揃いに
なるような不安定動作がなくなり、安定した駆動信号を
出力することができる。
号に同期して状態変化する第1のフリップフロップと、
この第1のフリップフロップの出力をデータ駆動制御信
号に同期して記憶する第2のフリップフロップとを設け
、この第2のフリップフロップの出力信号に同期してデ
ータをラッチするようにしたので、駆動信号が不揃いに
なるような不安定動作がなくなり、安定した駆動信号を
出力することができる。
第1図は本発明の実施例を示すデータラッチ回路の回路
図、第2図は従来のデータラッチ回路の回路図、第3図
は第2図のデータラッチ回路の信号波形図、第4図は第
1図のデータラッチ回路の信号波形図、第5図は本発明
の他の実施例を示すデータラッチ回路の回路図、第6図
は第5図のデータラッチ回路の信号波形図である。 11・・・・・・シフトレジスタ、12・・・・・・ラ
ッチ回路、13・・・・・・ドライブ回路、F1〜F5
・・・・・・フリップフロップ、Ll−L3・・・・・
・う・ンチ、 El〜E5・・・・・・排他的論理和ゲ
ート、OR・・・・・・オアゲート、AND 川・・・
アンドゲート、N0RI、N0R2・・・・・・ノアゲ
ート、5RFF・・・・・・セットリセットフリップフ
ロップ。 出願人代理人 柿 木 恭 成従来のデータ
ラッテ回路 CP
図、第2図は従来のデータラッチ回路の回路図、第3図
は第2図のデータラッチ回路の信号波形図、第4図は第
1図のデータラッチ回路の信号波形図、第5図は本発明
の他の実施例を示すデータラッチ回路の回路図、第6図
は第5図のデータラッチ回路の信号波形図である。 11・・・・・・シフトレジスタ、12・・・・・・ラ
ッチ回路、13・・・・・・ドライブ回路、F1〜F5
・・・・・・フリップフロップ、Ll−L3・・・・・
・う・ンチ、 El〜E5・・・・・・排他的論理和ゲ
ート、OR・・・・・・オアゲート、AND 川・・・
アンドゲート、N0RI、N0R2・・・・・・ノアゲ
ート、5RFF・・・・・・セットリセットフリップフ
ロップ。 出願人代理人 柿 木 恭 成従来のデータ
ラッテ回路 CP
Claims (1)
- 【特許請求の範囲】 1、入力されたシリアルデータをクロック信号に同期し
てシフトし、このシリアルデータをパラレル出力するシ
フトレジスタと、このシフトレジスタからパラレル出力
されたパラレルデータをラッチするラッチ回路と、この
ラッチ回路にラッチされたパラレルデータをデータ駆動
制御信号に同期して出力する駆動回路とを備えたデータ
ラッチ回路において、 ラッチ信号に同期して状態が変化する第1のフリップフ
ロップと、 この第1のフリップフロップの出力信号の状態を前記デ
ータ駆動制御信号に同期して記憶する第2のフリップフ
ロップとを備え、 前記ラッチ回路は、該第2のフリップフロップの出力信
号に同期して前記パラレルデータをラッチすることを特
徴とするデータラッチ回路。 2、前記第1のフリップフロップは、前記第2のフリッ
プフロップの出力信号によりリセットされることを特徴
とする特許請求の範囲第1項記載のデータラッチ回路。 3、前記第1のフリップフロップ及び前記第2のフリッ
プフロップは、前記クロック信号によりリセットされる
ことを特徴とする特許請求の範囲第1項記載のデータラ
ッチ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60187621A JPH0746775B2 (ja) | 1985-08-27 | 1985-08-27 | 駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60187621A JPH0746775B2 (ja) | 1985-08-27 | 1985-08-27 | 駆動回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6248125A true JPS6248125A (ja) | 1987-03-02 |
JPH0746775B2 JPH0746775B2 (ja) | 1995-05-17 |
Family
ID=16209311
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60187621A Expired - Fee Related JPH0746775B2 (ja) | 1985-08-27 | 1985-08-27 | 駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0746775B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11202834A (ja) * | 1998-01-08 | 1999-07-30 | Sony Corp | 液晶表示装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5312241A (en) * | 1976-07-21 | 1978-02-03 | Nec Corp | Buffer memory unit |
JPS57174636A (en) * | 1981-04-17 | 1982-10-27 | Matsushita Electric Ind Co Ltd | Humidifier |
JPS5872191A (ja) * | 1981-10-26 | 1983-04-30 | セイコーエプソン株式会社 | 液晶表示装置の駆動方式 |
JPS60138635A (ja) * | 1983-12-27 | 1985-07-23 | Toshiba Corp | デ−タバツフア |
-
1985
- 1985-08-27 JP JP60187621A patent/JPH0746775B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5312241A (en) * | 1976-07-21 | 1978-02-03 | Nec Corp | Buffer memory unit |
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JPS60138635A (ja) * | 1983-12-27 | 1985-07-23 | Toshiba Corp | デ−タバツフア |
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---|---|---|---|---|
JPH11202834A (ja) * | 1998-01-08 | 1999-07-30 | Sony Corp | 液晶表示装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0746775B2 (ja) | 1995-05-17 |
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