JPS6248119A - 半導体出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ産業上の利用分野 本発明は半導体出力回路に関し、特にＭＯ３ＬＳ　ｒ　
　（ｍｅｔａｌ　ｏｘｔｄｅ　ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ　ｌａｒｇｅ　ｓｃａｌｅｉｎｔｅｇｒａｔｅｄ　
ｃｉｒｃｕｉｔ）における３値出力回路に適用して好適
なものである。

Ｂ発明の概要 本発明は、高い電圧レベルと、低い電圧レベルと、中間
電圧しさルとを有する３値出力を送出する半導体出力回
路において、高い電圧レベル及び低い電圧レベルを出力
する第１及び第２の出力トランジスタがオフ動作したと
き、スイッチ回路を介して第３及び第４の出力トランジ
スタをオン動作させることによって、当該第３及び第４
の出力トランジスタの等価インピーダンスの分圧電圧と
して中間電圧レベルを出力するようにすることにより、
３値出力の信号レベルが遷移するときの遷移時間を格段
的に短縮し得る。

Ｃ従来の技術 ＭＯ３ＬＳＩにおいて従来から用いられている半導体出
力回路として、３つの電圧レベルの出力を送出し得る３
値出力回路が、例えば面積比較型のＰ　Ｌ　Ｌ　（ｐｈ
ａｓｅ　１ｏｃｋｅｄ　１ｏｏｐ　）回路において用い
られている。従来の３値出力回路は電圧ＶＤＤでなる論
理「１」レベルをもち、電圧Ｖ３３でなる論理「０」レ
ベルをもち、その中間レベルとして電圧■イをもつよう
な３値出力を発生する第３図に示すような構成のものが
用いられている。

第３図において１は全体としてＰＬＬ回路を示し、クロ
ック発振回路２において発振されたクロック信号ＳＣＫ
　（第４図（Ｂ））の位相を外部から間欠的に入力され
る基準信号ＲＥＦ　（第４図（Ａ））の立上り位相に位
相ロックさせるように動作するものである。

基準信号ＲＥＦは縦続接続された２段のＤフリップフロ
ップ回路３及び４に与えられる。前段のフリップフロッ
プ回路３は、そのＤ入力端に基準信号ＲＥＦを受けると
共に、Ｑ出力を後段のフリップフロップ回路４のＤ入力
端に送出する。

基準信号ＲＥＦ及びフリップフロップ回路３のＱ出力は
、第１のエクスクル−シブオア回路５に与えられ、その
出力ＥＸＩ（第４図（Ｅ））がインバータ７を介して３
値出力回路８にＢ入力として供給される。またフリップ
フロップ回路３及び４のＱ出力は、第２のエクスクル−
シブオア回路６に与えられ、その出力ＥＸ２　（第４図
（Ｆ））が３値出力回路８のＡ入力として供給される。

３′値出力回路８の３値出力ＴＳ　（第４図（Ｇ））は
ローパスフィルタ９において積分されてクロック発振回
路２に対する制御電圧出力ＣＯＴとして送出される。

第３図の構成において、エクスクル−シブオア回路５の
出力ＥＸＩは、第４図（Ｅ）に示すように、フリップフ
ロップ回路３のＤ入力すなわち基準信号ＲＥＦ　（第４
図（Ａ））が立ち上がってから、Ｑ出力Ｑ１が立ち上が
るまでの間論理「１」レベルになり、その結果基準信号
ＲＥＦとクロック信号ＳＣＫとの間の位相差を表してい
る。

これに対してエクスクル−シブオア回路６の出力ＥＸ２
　　（第４図（Ｆ））は、フリップフロップ回路３のＱ
出力Ｑｌ　　（第４１ｆｆｌ　（Ｃ）　）が立ち上がっ
てからフリップフロップ回路４のＱ出力Ｑ２　　（第４
図（Ｄ））が立ち上がるまでの間論理ｒｌＪになり、こ
れによりクロック信号ＳＣＫの１周期の区間を表してい
る。

３値出力回路８は出力を、出力ＥＸＩ及びＥＸ２の論理
レベルの変化に応じて、出力ＥＸ１及びＥＸ２が論理「
１」及び「０」の状態のとき、論理「１」レベル（すな
わち電圧ＶＤＤ）に立ち上げ、また出力ＥＸＩ及びＥＸ
２が論理「０」及び「１」のとき論理「０」レベル（す
なわち電圧ｖ、３）に立ち下げ、出力ＥＸＩ及びＥＸ２
が論理「０」及び「０」のとき中間電圧レベル■９を維
持するように動作する。従って第４図に示すように、ク
ロック信号ＳＣＫが基準信号ＲＥＦに位相ロックしてい
なければ、３値出力ＴＳのうち信号レベルが論理「０」
　（すなわち電圧Ｖ。）の区間と比較して論理レベル「
１」　（すなわち電圧Ｖ　ＤＤ）の区間が狭くなる。従
ってこれをローパスフィルタ９において積分して得られ
る制′ＩＪｔ圧出力ＣＯＴの信号レベルは、中間の電圧
レベルｖＩ４より低い値になる。このときクロック発振
回路２は、この制御電圧出力ＣＯＴの信号レベルを上昇
させるように発振周波数を変更制御する。

その結果クロック信号ＳＣＫの位相が基準信号ＲＥＦの
位相とロックするように制御される。がくしてＰＬＬ回
路１は、間欠的に到来する基準信号ＲＥＦの位相にクロ
ック信号ＳＣＫの位相をロックさせるような位相ロック
動作をすることになる。

かかる構成の面積比較型のＰＬＬ回路１において、３値
出力回路８として従来、第５図に示す構成のものが用い
られている。すなわち３値出力回路８は、Ｐチャネルを
有するＭＯＳトランジスタ（以下ＰＭＯ３と呼ぶ）Ｗｌ
と、Ｎチャネルを有するＭＯＳトランジスタ（以下ＮＭ
Ｏ３と呼ぶ）Ｗ２とを互いに直列に接続してトランジス
タＷ１のドレインを高い電圧レベルの電圧源ＶＤＤに接
続すると共に、トランジスタＷ２のソースを低い電圧レ
ベルの電圧源ＶＳＳに接続する。トランジスタＷ１のゲ
ートにはエクスクル−シブオア回路５の出力ＥＸ１をイ
ンバータ７において論理レベルヲ反転して得られるＢ入
力が与えられ、またトランジスタＷ２のゲートにエクス
クル−シブオア回路６の出力ＥＸ２でなるＡ入力が与え
られる。

トランジスタＷ１のソース及びトランジスタＷ２のドレ
インの接続中点には、一端がアースされたコンデンサＣ
Ｉが接続され、トランジスタＷ１がオン動作したときコ
ンデンサＣ１を電圧源■ＤＤによって充電し、これとは
逆にトランジスタＷ２がオン動作した時コンデンサＣ１
の充電電圧を低い電圧ＲＶ　ｓ　ｓの電圧まで放電する
ようになされている。

かかる構成に加えて、コンデンサＣ１の非アース側端に
は、電源ＶＤＤ及びＶＳ２間に直列に接続された直列抵
抗Ｒ１及びＲ２の接続中点が接続され、トランジスタＷ
１及びＷ２がオフ状態になった時、直列抵抗Ｒ１及びＲ
２の分圧電圧をコンデンサＣ１に充電するようになされ
、かくしてコンデンサＣ１に論理「１」の電圧Ｖ。及び
論理「０」の電圧ＶＳＳの中間電圧■８を維持させた状
態を得るようになされている。

なおこのときコンデンサＣ１側からトランジスタＷ１及
びＷ２側を見たときのインピーダンスは高インピーダン
ス状態になっている。

コンデンサＣ１の非アース側端の電圧は、３値出力ＴＳ
として送出される。

第５図の構成において、第６図に示すように、Ｂ入力（
すなわちＥＸＩの反転出力）の信号レベルが論理「０」
で、かつＡ入力（すなわちＥＸ２）が論理「０」のとき
、ＰＭＯ３でなるトランジスタＷ１がオン、かつＮＭＯ
３でなるトランジスタＷ２がオフ状態に制御され、それ
によりコンデンサＣ１が高い電圧レベル■。。に充電さ
れた状態が得られ、これが３値出力ＴＳとして送出され
る。

同様にして、Ｂ入力が論理「１」で、Ａ入力が論理ｒｏ
」のとき、トランジスタＷ１及びＷ２が共にオフ動作す
ることにより、コンデンサＣ１が抵抗Ｒ１及びＲ２の分
圧電圧（すなわち中間電圧Ｖ、４）に充電され、これが
３値出力ＴＳとして送出される。

さらにＢ入力が論理「１」で、Ａ入力が論理「１」のと
きには、ＮＭＯ３でなるトランジスタＷ２がオン動作す
ることにより、コンデンサＣ１が低い電圧ＶＳＳにまで
放電され、これが３値出力ＴＳとして送出される。

かくして第５図の構成によれば、エクスクル−シブオア
回路５及び６　（第３図）の出力ＥＸＩ及びＥＸ２によ
ってトランジスタＷ１及びＷ２をオン、オフ制御するこ
とにより、論理「１」レベルの電圧ＶＤＤと論理「０」
レベルの電圧Ｖｓ３と、その中間の電圧Ｖ、４とでなる
３値出力ＴＳを得ることができる。

Ｄ発明が解決しようとする問題点 ところが、第５図の構成によると、中間値電圧ＶＭを得
るために、コンデンサＣＩに分圧抵抗Ｒ１及びＲ２を接
続しているために、以下に述べる不都合が生じる。

すなわち分圧抵抗Ｒ１及びＲ２の抵抗値を十分大きい値
に選定しないと、第６図において曲線に２で示すように
、トランジスタＷ１又はＷ２がオン動作した時、抵抗Ｒ
１及びＲ２の値が小さいために、これらの抵抗に無視し
得ない電流が流れるために、主として抵抗Ｒ１及びＲ２
の抵抗値及びオン動作したトランジスタＷ１又はＷ２の
等価抵抗値との分圧電圧で決まる電圧にまでコンデンサ
Ｃ１の充電電圧が低下してしまう問題がある。このよう
に論理「１」レベル、又は論理ｒＯＪレベルの電圧値が
低下すると、３値出力ＴＳを受ける後段の回路の動作が
不安定になる不都合を生じさせる。

従ってこの観点から見れば、分圧抵抗Ｒ１及びＲ２の抵
抗値はできる限り大きい方が良いと考えられるが、かく
するとコンデンサＣ１の充電電圧が論理ｒｌＪレベル又
は論理ｒＯＪレベルから中間電圧■９のレベルに遷移す
る際に、その遷移時間が大きくなり、第６図において曲
線に１で示すように、電圧■。Ｉ、又はＶ。から電圧ｖ
１．ｌに遷移する際に、３値出力ＴＳの波形が大きくな
まる結果を生ずる。

このようになまった３値出力ＴＳを用いてクロック発振
回路（第３図）に対する制御電圧出力ＣＯＴを得ようと
すると、波形なまりが制御電圧出力ＣＯＴの誤差として
影響を与えてしまうために、位相ロック精度が劣化する
結果を生ずる。

本発明は以上の点を考慮してなされたもので、第５図の
従来の構成がもっている問題点を有効に解決し得るよう
にした３値出力回路を提案しようとするものである。

Ｅ問題点を解決するための手段 かかる問題点を解決するため本発明においては、高い電
圧レベルＶＤＤの出力レベル信号を送出する第１の出力
トランジスタＷｌｌと、低い電圧レベルＶＳＳの出力レ
ベル信号を送出する第２の出力トランジスタＷ１２と、
高い電圧ＶＯＯ及び低い電圧ＶＳＳ間の中間電圧ｖＨの
信号レベルを、オン動作時の等価インピーダンスの分圧
電圧として送出する第３及び第４の出力トランジスタＷ
１３及びＷ１４とを有し、第１及び第２の出力トランジ
スタＷｌｌ及びＷ１２がオフ動作したとき、スイッチ回
路Ｗ１５、Ｗ２Ｂを通じて第３及び第４の出力トランジ
スタＷ１３及びＷ１４に高い電圧ＶＤＤ及び低い電圧Ｖ
。を供給することにより、当該第３及び第４の出力トラ
ンジスタＷ１３及びＷ１４から中間電圧Ｖ４のレベル信
号を送出させるようにする。

Ｆ作用 第１の出力トランジスタＷｌｌ又は第２の出力トランジ
スタＷ１２がオン制御されると、高い電圧レベルＶＤＤ
の出力レベル信号が出力トランジスタＷｌｌを通じて送
出され、又は低い電圧レベルＶＳＳの出力レベル信号が
第２の出力トランジスタＷ１２を通じて送出される。

これに対して中間電圧Ｖイのレベル信号は、第１及び第
２の出力トランジスタＷｌｌ及びＷ１２が共にオフ動作
しているとき、スイッチ回路Ｗ１５、Ｗ２Ｂを通じて第
３及び第４の出力トランジスタＷ１３及びＷ１４に高い
電圧ｖ０及び低い電圧ＶＳＳが供給されることにより、
出力トランジスタＷ１３及びＷ１４の等価インピーダン
スの比率で分割された中間電圧ＶＭになり、これが第３
及び第４の出力トランジスタＷ１３及びＷ１４から送出
される。

このようにして３値しベル信号を出力するにつき、各レ
ベル信号の送出時に、出力端から他の出力トランジスタ
を見たときのインピーダンスは高インピーダンスになる
ことにより、互いに干渉し合うことなく所定の出力レベ
ル信号を送出し得る。

従って従来の場合のように、中間電圧■イのレベル信号
を送出するための構成が出力レベル信号の遷移時に影響
を与えるといった問題を有効に回避し得、かくして遷移
速度の速い半導体出力回路を容易に実現し得る。

Ｇ実施例 以下図面について本発明の一実施例を詳述する。

第５図との対応部分に同一符号を付して第１図に示すよ
うに、３値出力回路８は、電圧源Ｖ０及びＶＳＳ間に直
列に接続されたＰＭＯ３でなるＭＯＳトランジスタＷｌ
ｌ及びＮＭＯＳでなるＭＯＳトランジスタＷ１２とを有
し、その接続中点ＰＯにコンデンサＣ２が接続され、こ
のコンデンサＣ２の充電電圧が３値出力ＴＳとして送出
される。

ＭＯＳ）ランジスタＷｌｌのソース及びＭＯＳトランジ
スタＷ１２のドレインの接続中点ＰＯには、それぞれダ
イオード接続されたＭＯＳ）ランジスタＷ１３及びＷ１
４が接続されている。ＭＯＳトランジスタＷ１３はＰＭ
Ｏ３でなり、ゲート及びソースが共通に接続されて接続
中点ＰＯに接続され、かつドレインがＰＭＯ３でなるＭ
ＯＳトランジスタＷ１５を通じて高い電圧レベルの電圧
源■、に接続されている。またＭＯＳ）ランジスタＷ１
４のゲート及びソースは共通に接続されて接続中点ＰＯ
に接続され、かつドレインがＮＭＯＳでなるＭＯＳトラ
ンジスタＷ１６を通じて低い電圧レベルの電圧源ＶＳＳ
に接続されている。

Ｍｏ３）ランジスタＷ１５及びＷ２Ｏは、それぞれスイ
ッチ回路を構成し、トランジスタＷ１５のゲートにＮＡ
ＮＤ回路ＮＡＮＤ　１の出力を直接トランジスタＷ１５
のゲートに供給し、かつインバータＩＮ２によって反転
してトランジスタＷ１６に供給する。

ＮＡＮＤ回路ＮＡＮＤ１には第１の入力としてＢ入力が
与えられると共に、第２の入力としてＡ入力がインバー
タＩＮＩを通じて与えられる。

ここでＡ入力及びＢ入力は、それぞれ第６図について上
述したと同様の論理レベルの組合わせによって、３値出
力ＴＳを発生するように論理レベルが選定される。かく
してＢ入力が論理「１」かつＡ入力が論理「０」のとき
ＮＡＮＤ回路ＮＡＮＤ１の出力が論理「０」になること
により、ＭＯＳトランジスタＷ１５及びＷ２Ｏを共にオ
ン動作させる。これに対してこの条件以外の状態では、
ＮＡＮＤ回路ＮＡＮＤ　１の出力が論理「１」になるこ
とにより、ＭＯ５Ｉ−ランジスタＷ１５及びＷ２Ｏを共
にオフ制御する。

Ａ入力及びＢ入力は、それぞれＭｏ３）ランジスタＷ１
２及びＷｌｌのゲートに与えられ、かくしてＢ入力が論
理「０」かつＡ入力が論理「０」のときＭＯＳトランジ
スタＷｌｌをオン動作させ、また８人力が論理「１」か
つＡ入力が論理「１」のときＭｏ３）ランジスタＷ１２
だけをオン動作させる。

第１図の構成において、第６図の場合と同様にして３値
出力ＴＳのレベルを高い電圧レベルｖ０に設定する動作
、モードにおいては、Ａ入力及びＢ入力がそれぞれ論理
「０」及び「０」になる。このときＰＭＯ３でなるＭｏ
ＳトランジスタＷｌｌがオン動作してコンデンサＣ２が
電圧ｖｎｏによって充電され、この充電電圧が３値出力
ＴＳとして送出される。

この動作モードから、続いて中間電圧ｖ、４を送出する
動作モードにするとき、Ａ入力及びＢ入力がそれぞれ論
理「０」及び「１」に切り換わる。

このときＭｏ３）ランジスタＷｌｌ及びＷ１２は共にオ
フ動作し、これらのトランジスタを通じてコンデンサＣ
２を充電又は放電することができない状態になる。とこ
ろがこのときには、ＮＡＮＤ回路ＮＡＮＤ１の出力が論
理「０」になることにより、スイッチ回路を構成するＭ
ＯＳトランジスタＷ１５及びＷ２Ｏがオン動作し、Ｍｏ
３）ランジスタＷ１５を通じて電圧源Ｖ！＋１１の電圧
がＭＯＳトランジスタＷ１３のドレインに供給されると
同時に電圧源ｖ５．の電圧がＭｏ３）ランジスタＷ１６
を通じてＭＯ５Ｉ−ランジスタＷ１４のドレインに供給
される。

この動作モードにおいては、コンデンサＣ２には、第２
図（Ａ）に示すように、電圧源ｖＤＤからＭＯＳ）ラン
ジスタＷ１５、Ｗ１３を通じてコンデンサＣ２に対する
充電路が形成されると共に、電圧源ＶＳＳからＭＯＳト
ランジスタＷ１６、Ｗ１４を通じてコンデンサＣ２に対
する放電路が形成される。ところでＭｏ３）ランジスタ
Ｗ１３及びＷ１４はそれぞれダイオード接続されている
ことにより、ドレイン及びソース間にそれぞれ所定の等
価インピーダンスＲ１１及びＲ１２をもつ状態でドレイ
ン及びソース間に電流を流す状態になる。

従って結局コンデンサＣ２に対して第２図（Ｂ）に示す
ように、ＭＯＳトランジスタＷ１３及びＷ１４の等価抵
抗Ｒ１１及びＲ１２の直列回路を電圧源ＶＯＯ及びｖ、
３間に接続し、この接続中点にコンデンサＣ２を接続し
たと等価な回路を構成することになり、その結果コンデ
ンサＣ２には等価抵抗Ｒ１１及びＲ１２によって電圧■
。、及びＶＳＳの電位差を分圧して得られる電圧に充電
されることになる。

この動作モードに続いて、３値出力ＴＳが電圧レベルＶ
ＳＳになる動作モードにおいては、Ｂ入力及びＡ入力が
それぞれ論理「１」及びｒｌＪになり、かくしてＮＭｏ
３でなるＭＯＳトランジスタＷ１２だけがオン動作する
。このときコンデンサＣ２はトランジスタＷ１２を通じ
て電圧源ＶＳＳによって充電され、この電圧が３値出力
ＴＳとして送出される。

第１図の構成によれば、３値出力ＴＳを電圧レベルＶＩ
ＩＤ又はＶＳＳにする場合には、ＭＯＳトランジスタＷ
ｌｌ又はＷ１２をオン動作させる。このときＭＯＳトラ
ンジスタＷ１３及びＷ１４のドレインに接続されている
スイッチ用のＭＯＳ）ランジスタＷ１５及びＷ１６はオ
フ動作していることにより、トランジスタＷ１３及びＷ
１４は接続中点Ｐｏ側から見て高インピーダンスをもつ
状態になり、これによりＭＯＳ）ランジスタＷｌｌ及び
ＷＬ２からコンデンサＣ２に対する充電動作に影響を及
ぼさない状態になる。

これに対して３値出力ＴＳとして中間電圧■８を送出す
る場合には、ＭＯＳトランジスタＷｌｌ及びＷ１２がオ
フ動作すると共に、スイッチ用ＭＯＳトランジスタＷ１
５及びＷ１６がオン動作する。このときＭＯ３Ｉ−ラン
ジスタＷ１３及びＷ１４はダイオードとして機能し、そ
の等価インピーダンスを通じてコンデンサＣ２に対する
充電又は放電電流を供給する。ところがこの状態におい
ては接続中点ＰＯからＭＯＳ）ランジスタＷｌｌ及びＷ
１２を見たとき、高インピーダンスの状態になっている
ので、ＭＯ３Ｉ−ランジスタＷｌｌ及びＷ１２は、かか
るＭＯＳ）ランジスタＷ１３及びＷ１４を通じての充電
動作に悪影響を及ぼさないようにできる。

従ってＭＯＳトランジスタＷ１３及びＷ１４の等価イン
ピーダンスＲ１１及びＲ１２を必要に応じて低い値に抑
えることができるので、第４図について上述したように
、３（Ｌ！出力ＴＳが電圧レベルをＶＤ＋、からｖ、１
に遷移し、又はＶＳＳがら■４に遷移する際に、必要と
する遷移時間を十分に短くすることができる。

なお上述においては、ＭＯＳ）ランジスタＷ−１３及び
Ｗ１４に対するスイッチ回路として、ＭＯＳトランジス
タＷ１５、Ｗ１６、ＮＡＮＤ回路ＮＡＮＤ　１、インバ
ータＩＮ２などを含んで構成したが、その他の構成を用
いても良い。

Ｈ発明の効果 上述のように本発明によれば、３値出力ＴＳの信号レベ
ルを中間値に設定するために必要な分圧インピーダンス
として、ＭＯＳ）ランジスタの等価インピーダンスを用
いるようにしたことにより、３値出力ＴＳの信号レベル
を遷移するときの遷移速度を実用上十分に短縮し得る半
導体出力回路を容易に得ることができる。

【図面の簡単な説明】

第１図は本発明による半導体出力回路の一実施例を示す
接続図、第２図はその動作時の等価回路を示す接続図、
第３図は面積比較型Ｐ　Ｌ　Ｌ回路を示すブロック図、
第４図はその各部の信号を示す信号波形図、第５図は従
来の３値出力回路を示す接続図、第６図はその動作の説
明に供する信号波形図である。 １・・・・・・ＰＬＬ回路、２・・・・・・クロック発
振回路、３．４・・・・・・Ｄフリップフロップ回路、
５．６・・・・・・エクスクル−シブオア回路、８・・
・・・・３値出力回路、９・・・・・・ローパスフィル
タ。 猪Ｓ図 を 一シイｄ１呂力４乞ｓ、ａ、ｗ’ン 某ら図

Claims (1)

1. 【特許請求の範囲】 高い電圧レベルの出力レベル信号を送出する第１の出力
   トランジスタと、 低い電圧レベルの出力レベル信号を送出する第２の出力
   トランジスタと、 上記高い電圧及び低い電圧間の中間電圧のレベル信号を
   、オン動作時の等価インピーダンスの分圧電圧として送
   出する第３及び第４の出力トランジスタと を有し、上記第１及び第２の出力トランジスタがオフ動
   作したとき、スイッチ回路を通じて上記第３及び第４の
   出力トランジスタに上記高い電圧及び低い電圧を供給す
   ることにより、当該第３及び第４の出力トランジスタか
   ら上記中間電圧のレベル信号を送出させるようにしたこ
   と を特徴とする半導体出力回路。