JPS6248119A - 半導体出力回路 - Google Patents
半導体出力回路Info
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- JPS6248119A JPS6248119A JP60188969A JP18896985A JPS6248119A JP S6248119 A JPS6248119 A JP S6248119A JP 60188969 A JP60188969 A JP 60188969A JP 18896985 A JP18896985 A JP 18896985A JP S6248119 A JPS6248119 A JP S6248119A
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- Japan
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- voltage
- level
- circuit
- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A産業上の利用分野
本発明は半導体出力回路に関し、特にMO3LS r
(metal oxtde semiconduct
or large scaleintegrated
circuit)における3値出力回路に適用して好適
なものである。
(metal oxtde semiconduct
or large scaleintegrated
circuit)における3値出力回路に適用して好適
なものである。
B発明の概要
本発明は、高い電圧レベルと、低い電圧レベルと、中間
電圧しさルとを有する3値出力を送出する半導体出力回
路において、高い電圧レベル及び低い電圧レベルを出力
する第1及び第2の出力トランジスタがオフ動作したと
き、スイッチ回路を介して第3及び第4の出力トランジ
スタをオン動作させることによって、当該第3及び第4
の出力トランジスタの等価インピーダンスの分圧電圧と
して中間電圧レベルを出力するようにすることにより、
3値出力の信号レベルが遷移するときの遷移時間を格段
的に短縮し得る。
電圧しさルとを有する3値出力を送出する半導体出力回
路において、高い電圧レベル及び低い電圧レベルを出力
する第1及び第2の出力トランジスタがオフ動作したと
き、スイッチ回路を介して第3及び第4の出力トランジ
スタをオン動作させることによって、当該第3及び第4
の出力トランジスタの等価インピーダンスの分圧電圧と
して中間電圧レベルを出力するようにすることにより、
3値出力の信号レベルが遷移するときの遷移時間を格段
的に短縮し得る。
C従来の技術
MO3LSIにおいて従来から用いられている半導体出
力回路として、3つの電圧レベルの出力を送出し得る3
値出力回路が、例えば面積比較型のP L L (ph
ase 1ocked 1oop )回路において用い
られている。従来の3値出力回路は電圧VDDでなる論
理「1」レベルをもち、電圧V33でなる論理「0」レ
ベルをもち、その中間レベルとして電圧■イをもつよう
な3値出力を発生する第3図に示すような構成のものが
用いられている。
力回路として、3つの電圧レベルの出力を送出し得る3
値出力回路が、例えば面積比較型のP L L (ph
ase 1ocked 1oop )回路において用い
られている。従来の3値出力回路は電圧VDDでなる論
理「1」レベルをもち、電圧V33でなる論理「0」レ
ベルをもち、その中間レベルとして電圧■イをもつよう
な3値出力を発生する第3図に示すような構成のものが
用いられている。
第3図において1は全体としてPLL回路を示し、クロ
ック発振回路2において発振されたクロック信号SCK
(第4図(B))の位相を外部から間欠的に入力され
る基準信号REF (第4図(A))の立上り位相に位
相ロックさせるように動作するものである。
ック発振回路2において発振されたクロック信号SCK
(第4図(B))の位相を外部から間欠的に入力され
る基準信号REF (第4図(A))の立上り位相に位
相ロックさせるように動作するものである。
基準信号REFは縦続接続された2段のDフリップフロ
ップ回路3及び4に与えられる。前段のフリップフロッ
プ回路3は、そのD入力端に基準信号REFを受けると
共に、Q出力を後段のフリップフロップ回路4のD入力
端に送出する。
ップ回路3及び4に与えられる。前段のフリップフロッ
プ回路3は、そのD入力端に基準信号REFを受けると
共に、Q出力を後段のフリップフロップ回路4のD入力
端に送出する。
基準信号REF及びフリップフロップ回路3のQ出力は
、第1のエクスクル−シブオア回路5に与えられ、その
出力EXI(第4図(E))がインバータ7を介して3
値出力回路8にB入力として供給される。またフリップ
フロップ回路3及び4のQ出力は、第2のエクスクル−
シブオア回路6に与えられ、その出力EX2 (第4図
(F))が3値出力回路8のA入力として供給される。
、第1のエクスクル−シブオア回路5に与えられ、その
出力EXI(第4図(E))がインバータ7を介して3
値出力回路8にB入力として供給される。またフリップ
フロップ回路3及び4のQ出力は、第2のエクスクル−
シブオア回路6に与えられ、その出力EX2 (第4図
(F))が3値出力回路8のA入力として供給される。
3′値出力回路8の3値出力TS (第4図(G))は
ローパスフィルタ9において積分されてクロック発振回
路2に対する制御電圧出力COTとして送出される。
ローパスフィルタ9において積分されてクロック発振回
路2に対する制御電圧出力COTとして送出される。
第3図の構成において、エクスクル−シブオア回路5の
出力EXIは、第4図(E)に示すように、フリップフ
ロップ回路3のD入力すなわち基準信号REF (第4
図(A))が立ち上がってから、Q出力Q1が立ち上が
るまでの間論理「1」レベルになり、その結果基準信号
REFとクロック信号SCKとの間の位相差を表してい
る。
出力EXIは、第4図(E)に示すように、フリップフ
ロップ回路3のD入力すなわち基準信号REF (第4
図(A))が立ち上がってから、Q出力Q1が立ち上が
るまでの間論理「1」レベルになり、その結果基準信号
REFとクロック信号SCKとの間の位相差を表してい
る。
これに対してエクスクル−シブオア回路6の出力EX2
(第4図(F))は、フリップフロップ回路3のQ
出力Ql (第41ffl (C) )が立ち上がっ
てからフリップフロップ回路4のQ出力Q2 (第4
図(D))が立ち上がるまでの間論理rlJになり、こ
れによりクロック信号SCKの1周期の区間を表してい
る。
(第4図(F))は、フリップフロップ回路3のQ
出力Ql (第41ffl (C) )が立ち上がっ
てからフリップフロップ回路4のQ出力Q2 (第4
図(D))が立ち上がるまでの間論理rlJになり、こ
れによりクロック信号SCKの1周期の区間を表してい
る。
3値出力回路8は出力を、出力EXI及びEX2の論理
レベルの変化に応じて、出力EX1及びEX2が論理「
1」及び「0」の状態のとき、論理「1」レベル(すな
わち電圧VDD)に立ち上げ、また出力EXI及びEX
2が論理「0」及び「1」のとき論理「0」レベル(す
なわち電圧v、3)に立ち下げ、出力EXI及びEX2
が論理「0」及び「0」のとき中間電圧レベル■9を維
持するように動作する。従って第4図に示すように、ク
ロック信号SCKが基準信号REFに位相ロックしてい
なければ、3値出力TSのうち信号レベルが論理「0」
(すなわち電圧V。)の区間と比較して論理レベル「
1」 (すなわち電圧V DD)の区間が狭くなる。従
ってこれをローパスフィルタ9において積分して得られ
る制′IJt圧出力COTの信号レベルは、中間の電圧
レベルvI4より低い値になる。このときクロック発振
回路2は、この制御電圧出力COTの信号レベルを上昇
させるように発振周波数を変更制御する。
レベルの変化に応じて、出力EX1及びEX2が論理「
1」及び「0」の状態のとき、論理「1」レベル(すな
わち電圧VDD)に立ち上げ、また出力EXI及びEX
2が論理「0」及び「1」のとき論理「0」レベル(す
なわち電圧v、3)に立ち下げ、出力EXI及びEX2
が論理「0」及び「0」のとき中間電圧レベル■9を維
持するように動作する。従って第4図に示すように、ク
ロック信号SCKが基準信号REFに位相ロックしてい
なければ、3値出力TSのうち信号レベルが論理「0」
(すなわち電圧V。)の区間と比較して論理レベル「
1」 (すなわち電圧V DD)の区間が狭くなる。従
ってこれをローパスフィルタ9において積分して得られ
る制′IJt圧出力COTの信号レベルは、中間の電圧
レベルvI4より低い値になる。このときクロック発振
回路2は、この制御電圧出力COTの信号レベルを上昇
させるように発振周波数を変更制御する。
その結果クロック信号SCKの位相が基準信号REFの
位相とロックするように制御される。がくしてPLL回
路1は、間欠的に到来する基準信号REFの位相にクロ
ック信号SCKの位相をロックさせるような位相ロック
動作をすることになる。
位相とロックするように制御される。がくしてPLL回
路1は、間欠的に到来する基準信号REFの位相にクロ
ック信号SCKの位相をロックさせるような位相ロック
動作をすることになる。
かかる構成の面積比較型のPLL回路1において、3値
出力回路8として従来、第5図に示す構成のものが用い
られている。すなわち3値出力回路8は、Pチャネルを
有するMOSトランジスタ(以下PMO3と呼ぶ)Wl
と、Nチャネルを有するMOSトランジスタ(以下NM
O3と呼ぶ)W2とを互いに直列に接続してトランジス
タW1のドレインを高い電圧レベルの電圧源VDDに接
続すると共に、トランジスタW2のソースを低い電圧レ
ベルの電圧源VSSに接続する。トランジスタW1のゲ
ートにはエクスクル−シブオア回路5の出力EX1をイ
ンバータ7において論理レベルヲ反転して得られるB入
力が与えられ、またトランジスタW2のゲートにエクス
クル−シブオア回路6の出力EX2でなるA入力が与え
られる。
出力回路8として従来、第5図に示す構成のものが用い
られている。すなわち3値出力回路8は、Pチャネルを
有するMOSトランジスタ(以下PMO3と呼ぶ)Wl
と、Nチャネルを有するMOSトランジスタ(以下NM
O3と呼ぶ)W2とを互いに直列に接続してトランジス
タW1のドレインを高い電圧レベルの電圧源VDDに接
続すると共に、トランジスタW2のソースを低い電圧レ
ベルの電圧源VSSに接続する。トランジスタW1のゲ
ートにはエクスクル−シブオア回路5の出力EX1をイ
ンバータ7において論理レベルヲ反転して得られるB入
力が与えられ、またトランジスタW2のゲートにエクス
クル−シブオア回路6の出力EX2でなるA入力が与え
られる。
トランジスタW1のソース及びトランジスタW2のドレ
インの接続中点には、一端がアースされたコンデンサC
Iが接続され、トランジスタW1がオン動作したときコ
ンデンサC1を電圧源■DDによって充電し、これとは
逆にトランジスタW2がオン動作した時コンデンサC1
の充電電圧を低い電圧RV s sの電圧まで放電する
ようになされている。
インの接続中点には、一端がアースされたコンデンサC
Iが接続され、トランジスタW1がオン動作したときコ
ンデンサC1を電圧源■DDによって充電し、これとは
逆にトランジスタW2がオン動作した時コンデンサC1
の充電電圧を低い電圧RV s sの電圧まで放電する
ようになされている。
かかる構成に加えて、コンデンサC1の非アース側端に
は、電源VDD及びVS2間に直列に接続された直列抵
抗R1及びR2の接続中点が接続され、トランジスタW
1及びW2がオフ状態になった時、直列抵抗R1及びR
2の分圧電圧をコンデンサC1に充電するようになされ
、かくしてコンデンサC1に論理「1」の電圧V。及び
論理「0」の電圧VSSの中間電圧■8を維持させた状
態を得るようになされている。
は、電源VDD及びVS2間に直列に接続された直列抵
抗R1及びR2の接続中点が接続され、トランジスタW
1及びW2がオフ状態になった時、直列抵抗R1及びR
2の分圧電圧をコンデンサC1に充電するようになされ
、かくしてコンデンサC1に論理「1」の電圧V。及び
論理「0」の電圧VSSの中間電圧■8を維持させた状
態を得るようになされている。
なおこのときコンデンサC1側からトランジスタW1及
びW2側を見たときのインピーダンスは高インピーダン
ス状態になっている。
びW2側を見たときのインピーダンスは高インピーダン
ス状態になっている。
コンデンサC1の非アース側端の電圧は、3値出力TS
として送出される。
として送出される。
第5図の構成において、第6図に示すように、B入力(
すなわちEXIの反転出力)の信号レベルが論理「0」
で、かつA入力(すなわちEX2)が論理「0」のとき
、PMO3でなるトランジスタW1がオン、かつNMO
3でなるトランジスタW2がオフ状態に制御され、それ
によりコンデンサC1が高い電圧レベル■。。に充電さ
れた状態が得られ、これが3値出力TSとして送出され
る。
すなわちEXIの反転出力)の信号レベルが論理「0」
で、かつA入力(すなわちEX2)が論理「0」のとき
、PMO3でなるトランジスタW1がオン、かつNMO
3でなるトランジスタW2がオフ状態に制御され、それ
によりコンデンサC1が高い電圧レベル■。。に充電さ
れた状態が得られ、これが3値出力TSとして送出され
る。
同様にして、B入力が論理「1」で、A入力が論理ro
」のとき、トランジスタW1及びW2が共にオフ動作す
ることにより、コンデンサC1が抵抗R1及びR2の分
圧電圧(すなわち中間電圧V、4)に充電され、これが
3値出力TSとして送出される。
」のとき、トランジスタW1及びW2が共にオフ動作す
ることにより、コンデンサC1が抵抗R1及びR2の分
圧電圧(すなわち中間電圧V、4)に充電され、これが
3値出力TSとして送出される。
さらにB入力が論理「1」で、A入力が論理「1」のと
きには、NMO3でなるトランジスタW2がオン動作す
ることにより、コンデンサC1が低い電圧VSSにまで
放電され、これが3値出力TSとして送出される。
きには、NMO3でなるトランジスタW2がオン動作す
ることにより、コンデンサC1が低い電圧VSSにまで
放電され、これが3値出力TSとして送出される。
かくして第5図の構成によれば、エクスクル−シブオア
回路5及び6 (第3図)の出力EXI及びEX2によ
ってトランジスタW1及びW2をオン、オフ制御するこ
とにより、論理「1」レベルの電圧VDDと論理「0」
レベルの電圧Vs3と、その中間の電圧V、4とでなる
3値出力TSを得ることができる。
回路5及び6 (第3図)の出力EXI及びEX2によ
ってトランジスタW1及びW2をオン、オフ制御するこ
とにより、論理「1」レベルの電圧VDDと論理「0」
レベルの電圧Vs3と、その中間の電圧V、4とでなる
3値出力TSを得ることができる。
D発明が解決しようとする問題点
ところが、第5図の構成によると、中間値電圧VMを得
るために、コンデンサCIに分圧抵抗R1及びR2を接
続しているために、以下に述べる不都合が生じる。
るために、コンデンサCIに分圧抵抗R1及びR2を接
続しているために、以下に述べる不都合が生じる。
すなわち分圧抵抗R1及びR2の抵抗値を十分大きい値
に選定しないと、第6図において曲線に2で示すように
、トランジスタW1又はW2がオン動作した時、抵抗R
1及びR2の値が小さいために、これらの抵抗に無視し
得ない電流が流れるために、主として抵抗R1及びR2
の抵抗値及びオン動作したトランジスタW1又はW2の
等価抵抗値との分圧電圧で決まる電圧にまでコンデンサ
C1の充電電圧が低下してしまう問題がある。このよう
に論理「1」レベル、又は論理rOJレベルの電圧値が
低下すると、3値出力TSを受ける後段の回路の動作が
不安定になる不都合を生じさせる。
に選定しないと、第6図において曲線に2で示すように
、トランジスタW1又はW2がオン動作した時、抵抗R
1及びR2の値が小さいために、これらの抵抗に無視し
得ない電流が流れるために、主として抵抗R1及びR2
の抵抗値及びオン動作したトランジスタW1又はW2の
等価抵抗値との分圧電圧で決まる電圧にまでコンデンサ
C1の充電電圧が低下してしまう問題がある。このよう
に論理「1」レベル、又は論理rOJレベルの電圧値が
低下すると、3値出力TSを受ける後段の回路の動作が
不安定になる不都合を生じさせる。
従ってこの観点から見れば、分圧抵抗R1及びR2の抵
抗値はできる限り大きい方が良いと考えられるが、かく
するとコンデンサC1の充電電圧が論理rlJレベル又
は論理rOJレベルから中間電圧■9のレベルに遷移す
る際に、その遷移時間が大きくなり、第6図において曲
線に1で示すように、電圧■。I、又はV。から電圧v
1.lに遷移する際に、3値出力TSの波形が大きくな
まる結果を生ずる。
抗値はできる限り大きい方が良いと考えられるが、かく
するとコンデンサC1の充電電圧が論理rlJレベル又
は論理rOJレベルから中間電圧■9のレベルに遷移す
る際に、その遷移時間が大きくなり、第6図において曲
線に1で示すように、電圧■。I、又はV。から電圧v
1.lに遷移する際に、3値出力TSの波形が大きくな
まる結果を生ずる。
このようになまった3値出力TSを用いてクロック発振
回路(第3図)に対する制御電圧出力COTを得ようと
すると、波形なまりが制御電圧出力COTの誤差として
影響を与えてしまうために、位相ロック精度が劣化する
結果を生ずる。
回路(第3図)に対する制御電圧出力COTを得ようと
すると、波形なまりが制御電圧出力COTの誤差として
影響を与えてしまうために、位相ロック精度が劣化する
結果を生ずる。
本発明は以上の点を考慮してなされたもので、第5図の
従来の構成がもっている問題点を有効に解決し得るよう
にした3値出力回路を提案しようとするものである。
従来の構成がもっている問題点を有効に解決し得るよう
にした3値出力回路を提案しようとするものである。
E問題点を解決するための手段
かかる問題点を解決するため本発明においては、高い電
圧レベルVDDの出力レベル信号を送出する第1の出力
トランジスタWllと、低い電圧レベルVSSの出力レ
ベル信号を送出する第2の出力トランジスタW12と、
高い電圧VOO及び低い電圧VSS間の中間電圧vHの
信号レベルを、オン動作時の等価インピーダンスの分圧
電圧として送出する第3及び第4の出力トランジスタW
13及びW14とを有し、第1及び第2の出力トランジ
スタWll及びW12がオフ動作したとき、スイッチ回
路W15、W2Bを通じて第3及び第4の出力トランジ
スタW13及びW14に高い電圧VDD及び低い電圧V
。を供給することにより、当該第3及び第4の出力トラ
ンジスタW13及びW14から中間電圧V4のレベル信
号を送出させるようにする。
圧レベルVDDの出力レベル信号を送出する第1の出力
トランジスタWllと、低い電圧レベルVSSの出力レ
ベル信号を送出する第2の出力トランジスタW12と、
高い電圧VOO及び低い電圧VSS間の中間電圧vHの
信号レベルを、オン動作時の等価インピーダンスの分圧
電圧として送出する第3及び第4の出力トランジスタW
13及びW14とを有し、第1及び第2の出力トランジ
スタWll及びW12がオフ動作したとき、スイッチ回
路W15、W2Bを通じて第3及び第4の出力トランジ
スタW13及びW14に高い電圧VDD及び低い電圧V
。を供給することにより、当該第3及び第4の出力トラ
ンジスタW13及びW14から中間電圧V4のレベル信
号を送出させるようにする。
F作用
第1の出力トランジスタWll又は第2の出力トランジ
スタW12がオン制御されると、高い電圧レベルVDD
の出力レベル信号が出力トランジスタWllを通じて送
出され、又は低い電圧レベルVSSの出力レベル信号が
第2の出力トランジスタW12を通じて送出される。
スタW12がオン制御されると、高い電圧レベルVDD
の出力レベル信号が出力トランジスタWllを通じて送
出され、又は低い電圧レベルVSSの出力レベル信号が
第2の出力トランジスタW12を通じて送出される。
これに対して中間電圧Vイのレベル信号は、第1及び第
2の出力トランジスタWll及びW12が共にオフ動作
しているとき、スイッチ回路W15、W2Bを通じて第
3及び第4の出力トランジスタW13及びW14に高い
電圧v0及び低い電圧VSSが供給されることにより、
出力トランジスタW13及びW14の等価インピーダン
スの比率で分割された中間電圧VMになり、これが第3
及び第4の出力トランジスタW13及びW14から送出
される。
2の出力トランジスタWll及びW12が共にオフ動作
しているとき、スイッチ回路W15、W2Bを通じて第
3及び第4の出力トランジスタW13及びW14に高い
電圧v0及び低い電圧VSSが供給されることにより、
出力トランジスタW13及びW14の等価インピーダン
スの比率で分割された中間電圧VMになり、これが第3
及び第4の出力トランジスタW13及びW14から送出
される。
このようにして3値しベル信号を出力するにつき、各レ
ベル信号の送出時に、出力端から他の出力トランジスタ
を見たときのインピーダンスは高インピーダンスになる
ことにより、互いに干渉し合うことなく所定の出力レベ
ル信号を送出し得る。
ベル信号の送出時に、出力端から他の出力トランジスタ
を見たときのインピーダンスは高インピーダンスになる
ことにより、互いに干渉し合うことなく所定の出力レベ
ル信号を送出し得る。
従って従来の場合のように、中間電圧■イのレベル信号
を送出するための構成が出力レベル信号の遷移時に影響
を与えるといった問題を有効に回避し得、かくして遷移
速度の速い半導体出力回路を容易に実現し得る。
を送出するための構成が出力レベル信号の遷移時に影響
を与えるといった問題を有効に回避し得、かくして遷移
速度の速い半導体出力回路を容易に実現し得る。
G実施例
以下図面について本発明の一実施例を詳述する。
第5図との対応部分に同一符号を付して第1図に示すよ
うに、3値出力回路8は、電圧源V0及びVSS間に直
列に接続されたPMO3でなるMOSトランジスタWl
l及びNMOSでなるMOSトランジスタW12とを有
し、その接続中点POにコンデンサC2が接続され、こ
のコンデンサC2の充電電圧が3値出力TSとして送出
される。
うに、3値出力回路8は、電圧源V0及びVSS間に直
列に接続されたPMO3でなるMOSトランジスタWl
l及びNMOSでなるMOSトランジスタW12とを有
し、その接続中点POにコンデンサC2が接続され、こ
のコンデンサC2の充電電圧が3値出力TSとして送出
される。
MOS)ランジスタWllのソース及びMOSトランジ
スタW12のドレインの接続中点POには、それぞれダ
イオード接続されたMOS)ランジスタW13及びW1
4が接続されている。MOSトランジスタW13はPM
O3でなり、ゲート及びソースが共通に接続されて接続
中点POに接続され、かつドレインがPMO3でなるM
OSトランジスタW15を通じて高い電圧レベルの電圧
源■、に接続されている。またMOS)ランジスタW1
4のゲート及びソースは共通に接続されて接続中点PO
に接続され、かつドレインがNMOSでなるMOSトラ
ンジスタW16を通じて低い電圧レベルの電圧源VSS
に接続されている。
スタW12のドレインの接続中点POには、それぞれダ
イオード接続されたMOS)ランジスタW13及びW1
4が接続されている。MOSトランジスタW13はPM
O3でなり、ゲート及びソースが共通に接続されて接続
中点POに接続され、かつドレインがPMO3でなるM
OSトランジスタW15を通じて高い電圧レベルの電圧
源■、に接続されている。またMOS)ランジスタW1
4のゲート及びソースは共通に接続されて接続中点PO
に接続され、かつドレインがNMOSでなるMOSトラ
ンジスタW16を通じて低い電圧レベルの電圧源VSS
に接続されている。
Mo3)ランジスタW15及びW2Oは、それぞれスイ
ッチ回路を構成し、トランジスタW15のゲートにNA
ND回路NAND 1の出力を直接トランジスタW15
のゲートに供給し、かつインバータIN2によって反転
してトランジスタW16に供給する。
ッチ回路を構成し、トランジスタW15のゲートにNA
ND回路NAND 1の出力を直接トランジスタW15
のゲートに供給し、かつインバータIN2によって反転
してトランジスタW16に供給する。
NAND回路NAND1には第1の入力としてB入力が
与えられると共に、第2の入力としてA入力がインバー
タINIを通じて与えられる。
与えられると共に、第2の入力としてA入力がインバー
タINIを通じて与えられる。
ここでA入力及びB入力は、それぞれ第6図について上
述したと同様の論理レベルの組合わせによって、3値出
力TSを発生するように論理レベルが選定される。かく
してB入力が論理「1」かつA入力が論理「0」のとき
NAND回路NAND1の出力が論理「0」になること
により、MOSトランジスタW15及びW2Oを共にオ
ン動作させる。これに対してこの条件以外の状態では、
NAND回路NAND 1の出力が論理「1」になるこ
とにより、MO5I−ランジスタW15及びW2Oを共
にオフ制御する。
述したと同様の論理レベルの組合わせによって、3値出
力TSを発生するように論理レベルが選定される。かく
してB入力が論理「1」かつA入力が論理「0」のとき
NAND回路NAND1の出力が論理「0」になること
により、MOSトランジスタW15及びW2Oを共にオ
ン動作させる。これに対してこの条件以外の状態では、
NAND回路NAND 1の出力が論理「1」になるこ
とにより、MO5I−ランジスタW15及びW2Oを共
にオフ制御する。
A入力及びB入力は、それぞれMo3)ランジスタW1
2及びWllのゲートに与えられ、かくしてB入力が論
理「0」かつA入力が論理「0」のときMOSトランジ
スタWllをオン動作させ、また8人力が論理「1」か
つA入力が論理「1」のときMo3)ランジスタW12
だけをオン動作させる。
2及びWllのゲートに与えられ、かくしてB入力が論
理「0」かつA入力が論理「0」のときMOSトランジ
スタWllをオン動作させ、また8人力が論理「1」か
つA入力が論理「1」のときMo3)ランジスタW12
だけをオン動作させる。
第1図の構成において、第6図の場合と同様にして3値
出力TSのレベルを高い電圧レベルv0に設定する動作
、モードにおいては、A入力及びB入力がそれぞれ論理
「0」及び「0」になる。このときPMO3でなるMo
SトランジスタWllがオン動作してコンデンサC2が
電圧vnoによって充電され、この充電電圧が3値出力
TSとして送出される。
出力TSのレベルを高い電圧レベルv0に設定する動作
、モードにおいては、A入力及びB入力がそれぞれ論理
「0」及び「0」になる。このときPMO3でなるMo
SトランジスタWllがオン動作してコンデンサC2が
電圧vnoによって充電され、この充電電圧が3値出力
TSとして送出される。
この動作モードから、続いて中間電圧v、4を送出する
動作モードにするとき、A入力及びB入力がそれぞれ論
理「0」及び「1」に切り換わる。
動作モードにするとき、A入力及びB入力がそれぞれ論
理「0」及び「1」に切り換わる。
このときMo3)ランジスタWll及びW12は共にオ
フ動作し、これらのトランジスタを通じてコンデンサC
2を充電又は放電することができない状態になる。とこ
ろがこのときには、NAND回路NAND1の出力が論
理「0」になることにより、スイッチ回路を構成するM
OSトランジスタW15及びW2Oがオン動作し、Mo
3)ランジスタW15を通じて電圧源V!+11の電圧
がMOSトランジスタW13のドレインに供給されると
同時に電圧源v5.の電圧がMo3)ランジスタW16
を通じてMO5I−ランジスタW14のドレインに供給
される。
フ動作し、これらのトランジスタを通じてコンデンサC
2を充電又は放電することができない状態になる。とこ
ろがこのときには、NAND回路NAND1の出力が論
理「0」になることにより、スイッチ回路を構成するM
OSトランジスタW15及びW2Oがオン動作し、Mo
3)ランジスタW15を通じて電圧源V!+11の電圧
がMOSトランジスタW13のドレインに供給されると
同時に電圧源v5.の電圧がMo3)ランジスタW16
を通じてMO5I−ランジスタW14のドレインに供給
される。
この動作モードにおいては、コンデンサC2には、第2
図(A)に示すように、電圧源vDDからMOS)ラン
ジスタW15、W13を通じてコンデンサC2に対する
充電路が形成されると共に、電圧源VSSからMOSト
ランジスタW16、W14を通じてコンデンサC2に対
する放電路が形成される。ところでMo3)ランジスタ
W13及びW14はそれぞれダイオード接続されている
ことにより、ドレイン及びソース間にそれぞれ所定の等
価インピーダンスR11及びR12をもつ状態でドレイ
ン及びソース間に電流を流す状態になる。
図(A)に示すように、電圧源vDDからMOS)ラン
ジスタW15、W13を通じてコンデンサC2に対する
充電路が形成されると共に、電圧源VSSからMOSト
ランジスタW16、W14を通じてコンデンサC2に対
する放電路が形成される。ところでMo3)ランジスタ
W13及びW14はそれぞれダイオード接続されている
ことにより、ドレイン及びソース間にそれぞれ所定の等
価インピーダンスR11及びR12をもつ状態でドレイ
ン及びソース間に電流を流す状態になる。
従って結局コンデンサC2に対して第2図(B)に示す
ように、MOSトランジスタW13及びW14の等価抵
抗R11及びR12の直列回路を電圧源VOO及びv、
3間に接続し、この接続中点にコンデンサC2を接続し
たと等価な回路を構成することになり、その結果コンデ
ンサC2には等価抵抗R11及びR12によって電圧■
。、及びVSSの電位差を分圧して得られる電圧に充電
されることになる。
ように、MOSトランジスタW13及びW14の等価抵
抗R11及びR12の直列回路を電圧源VOO及びv、
3間に接続し、この接続中点にコンデンサC2を接続し
たと等価な回路を構成することになり、その結果コンデ
ンサC2には等価抵抗R11及びR12によって電圧■
。、及びVSSの電位差を分圧して得られる電圧に充電
されることになる。
この動作モードに続いて、3値出力TSが電圧レベルV
SSになる動作モードにおいては、B入力及びA入力が
それぞれ論理「1」及びrlJになり、かくしてNMo
3でなるMOSトランジスタW12だけがオン動作する
。このときコンデンサC2はトランジスタW12を通じ
て電圧源VSSによって充電され、この電圧が3値出力
TSとして送出される。
SSになる動作モードにおいては、B入力及びA入力が
それぞれ論理「1」及びrlJになり、かくしてNMo
3でなるMOSトランジスタW12だけがオン動作する
。このときコンデンサC2はトランジスタW12を通じ
て電圧源VSSによって充電され、この電圧が3値出力
TSとして送出される。
第1図の構成によれば、3値出力TSを電圧レベルVI
ID又はVSSにする場合には、MOSトランジスタW
ll又はW12をオン動作させる。このときMOSトラ
ンジスタW13及びW14のドレインに接続されている
スイッチ用のMOS)ランジスタW15及びW16はオ
フ動作していることにより、トランジスタW13及びW
14は接続中点Po側から見て高インピーダンスをもつ
状態になり、これによりMOS)ランジスタWll及び
WL2からコンデンサC2に対する充電動作に影響を及
ぼさない状態になる。
ID又はVSSにする場合には、MOSトランジスタW
ll又はW12をオン動作させる。このときMOSトラ
ンジスタW13及びW14のドレインに接続されている
スイッチ用のMOS)ランジスタW15及びW16はオ
フ動作していることにより、トランジスタW13及びW
14は接続中点Po側から見て高インピーダンスをもつ
状態になり、これによりMOS)ランジスタWll及び
WL2からコンデンサC2に対する充電動作に影響を及
ぼさない状態になる。
これに対して3値出力TSとして中間電圧■8を送出す
る場合には、MOSトランジスタWll及びW12がオ
フ動作すると共に、スイッチ用MOSトランジスタW1
5及びW16がオン動作する。このときMO3I−ラン
ジスタW13及びW14はダイオードとして機能し、そ
の等価インピーダンスを通じてコンデンサC2に対する
充電又は放電電流を供給する。ところがこの状態におい
ては接続中点POからMOS)ランジスタWll及びW
12を見たとき、高インピーダンスの状態になっている
ので、MO3I−ランジスタWll及びW12は、かか
るMOS)ランジスタW13及びW14を通じての充電
動作に悪影響を及ぼさないようにできる。
る場合には、MOSトランジスタWll及びW12がオ
フ動作すると共に、スイッチ用MOSトランジスタW1
5及びW16がオン動作する。このときMO3I−ラン
ジスタW13及びW14はダイオードとして機能し、そ
の等価インピーダンスを通じてコンデンサC2に対する
充電又は放電電流を供給する。ところがこの状態におい
ては接続中点POからMOS)ランジスタWll及びW
12を見たとき、高インピーダンスの状態になっている
ので、MO3I−ランジスタWll及びW12は、かか
るMOS)ランジスタW13及びW14を通じての充電
動作に悪影響を及ぼさないようにできる。
従ってMOSトランジスタW13及びW14の等価イン
ピーダンスR11及びR12を必要に応じて低い値に抑
えることができるので、第4図について上述したように
、3(L!出力TSが電圧レベルをVD+、からv、1
に遷移し、又はVSSがら■4に遷移する際に、必要と
する遷移時間を十分に短くすることができる。
ピーダンスR11及びR12を必要に応じて低い値に抑
えることができるので、第4図について上述したように
、3(L!出力TSが電圧レベルをVD+、からv、1
に遷移し、又はVSSがら■4に遷移する際に、必要と
する遷移時間を十分に短くすることができる。
なお上述においては、MOS)ランジスタW−13及び
W14に対するスイッチ回路として、MOSトランジス
タW15、W16、NAND回路NAND 1、インバ
ータIN2などを含んで構成したが、その他の構成を用
いても良い。
W14に対するスイッチ回路として、MOSトランジス
タW15、W16、NAND回路NAND 1、インバ
ータIN2などを含んで構成したが、その他の構成を用
いても良い。
H発明の効果
上述のように本発明によれば、3値出力TSの信号レベ
ルを中間値に設定するために必要な分圧インピーダンス
として、MOS)ランジスタの等価インピーダンスを用
いるようにしたことにより、3値出力TSの信号レベル
を遷移するときの遷移速度を実用上十分に短縮し得る半
導体出力回路を容易に得ることができる。
ルを中間値に設定するために必要な分圧インピーダンス
として、MOS)ランジスタの等価インピーダンスを用
いるようにしたことにより、3値出力TSの信号レベル
を遷移するときの遷移速度を実用上十分に短縮し得る半
導体出力回路を容易に得ることができる。
第1図は本発明による半導体出力回路の一実施例を示す
接続図、第2図はその動作時の等価回路を示す接続図、
第3図は面積比較型P L L回路を示すブロック図、
第4図はその各部の信号を示す信号波形図、第5図は従
来の3値出力回路を示す接続図、第6図はその動作の説
明に供する信号波形図である。 1・・・・・・PLL回路、2・・・・・・クロック発
振回路、3.4・・・・・・Dフリップフロップ回路、
5.6・・・・・・エクスクル−シブオア回路、8・・
・・・・3値出力回路、9・・・・・・ローパスフィル
タ。 猪S図 を 一シイd1呂力4乞s、a、w’ン 某ら図
接続図、第2図はその動作時の等価回路を示す接続図、
第3図は面積比較型P L L回路を示すブロック図、
第4図はその各部の信号を示す信号波形図、第5図は従
来の3値出力回路を示す接続図、第6図はその動作の説
明に供する信号波形図である。 1・・・・・・PLL回路、2・・・・・・クロック発
振回路、3.4・・・・・・Dフリップフロップ回路、
5.6・・・・・・エクスクル−シブオア回路、8・・
・・・・3値出力回路、9・・・・・・ローパスフィル
タ。 猪S図 を 一シイd1呂力4乞s、a、w’ン 某ら図
Claims (1)
- 【特許請求の範囲】 高い電圧レベルの出力レベル信号を送出する第1の出力
トランジスタと、 低い電圧レベルの出力レベル信号を送出する第2の出力
トランジスタと、 上記高い電圧及び低い電圧間の中間電圧のレベル信号を
、オン動作時の等価インピーダンスの分圧電圧として送
出する第3及び第4の出力トランジスタと を有し、上記第1及び第2の出力トランジスタがオフ動
作したとき、スイッチ回路を通じて上記第3及び第4の
出力トランジスタに上記高い電圧及び低い電圧を供給す
ることにより、当該第3及び第4の出力トランジスタか
ら上記中間電圧のレベル信号を送出させるようにしたこ
と を特徴とする半導体出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60188969A JPS6248119A (ja) | 1985-08-27 | 1985-08-27 | 半導体出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60188969A JPS6248119A (ja) | 1985-08-27 | 1985-08-27 | 半導体出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6248119A true JPS6248119A (ja) | 1987-03-02 |
Family
ID=16233095
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60188969A Pending JPS6248119A (ja) | 1985-08-27 | 1985-08-27 | 半導体出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6248119A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01200819A (ja) * | 1988-02-05 | 1989-08-14 | Toshiba Corp | メモリ集積回路 |
JPH028595A (ja) * | 1988-08-05 | 1990-01-12 | Inaba Denko Kk | コーナー用の配管カバー |
JPH0213120A (ja) * | 1988-04-12 | 1990-01-17 | Samsung Electron Co Ltd | 半導体装置におけるデータ出力バッファー回路 |
JPH03100543U (ja) * | 1990-02-02 | 1991-10-21 | ||
JPH0540695U (ja) * | 1991-10-30 | 1993-06-01 | 因幡電機産業株式会社 | 配管用カバー |
EP0823596A2 (en) | 1996-07-30 | 1998-02-11 | SHARP Corporation | Air conditioner having humidifying function |
-
1985
- 1985-08-27 JP JP60188969A patent/JPS6248119A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01200819A (ja) * | 1988-02-05 | 1989-08-14 | Toshiba Corp | メモリ集積回路 |
JPH0213120A (ja) * | 1988-04-12 | 1990-01-17 | Samsung Electron Co Ltd | 半導体装置におけるデータ出力バッファー回路 |
JPH028595A (ja) * | 1988-08-05 | 1990-01-12 | Inaba Denko Kk | コーナー用の配管カバー |
JPH03100543U (ja) * | 1990-02-02 | 1991-10-21 | ||
JPH0540695U (ja) * | 1991-10-30 | 1993-06-01 | 因幡電機産業株式会社 | 配管用カバー |
EP0823596A2 (en) | 1996-07-30 | 1998-02-11 | SHARP Corporation | Air conditioner having humidifying function |
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