JPS6246021B2 - - Google Patents
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- JPS6246021B2 JPS6246021B2 JP57028642A JP2864282A JPS6246021B2 JP S6246021 B2 JPS6246021 B2 JP S6246021B2 JP 57028642 A JP57028642 A JP 57028642A JP 2864282 A JP2864282 A JP 2864282A JP S6246021 B2 JPS6246021 B2 JP S6246021B2
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- Japan
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- scan
- data
- internal
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- 230000015654 memory Effects 0.000 claims abstract description 58
- 238000002405 diagnostic procedure Methods 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 238000003745 diagnosis Methods 0.000 abstract description 17
- 238000012360 testing method Methods 0.000 description 18
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2268—Logging of test results
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、通常動作時にはメモリの出力が組合
せ回路に直接入力され、組合せ回路の出力がメモ
リに直接入力されるように構成されたデータ処理
装置において、特別のレジスタを設けることなく
メモリを参照する回路の診断を行い得るようにし
た診断方式に関するものである。本発明は、特に
LSI化された論理装置に対する単体試験に好適な
ものである。
せ回路に直接入力され、組合せ回路の出力がメモ
リに直接入力されるように構成されたデータ処理
装置において、特別のレジスタを設けることなく
メモリを参照する回路の診断を行い得るようにし
た診断方式に関するものである。本発明は、特に
LSI化された論理装置に対する単体試験に好適な
ものである。
第１図は従来の論理装置の１例を示すものであ
つて、１―Ａないし１―Ｃはゲート、２はメモ
リ、３はレジスタ、SDiはスキヤンイン入力、
SD0はスキヤンアウト出力、Ｘはゲート１―Ａの
入力データ、Ｙはゲート１―Ｂの出力データをそ
れぞれ示している。ゲート１―Ａないし１―Ｃは
単なるゲートではなく、ALUのような組合せ回
路を意味している。組合せ回路の診断は入力デー
タと出力データを調べることにより行われるが、
ゲート１―Ａの出力はメモリ２に直接入力され、
ゲート１―Ｂの入力はメモリ２から直接読出され
るが、メモリに対するスキヤン機能は一般に設け
られていないので、第１図のような構成ではゲー
ト１―Ａおよび１―Ｂの診断を行うことが出来な
い。
つて、１―Ａないし１―Ｃはゲート、２はメモ
リ、３はレジスタ、SDiはスキヤンイン入力、
SD0はスキヤンアウト出力、Ｘはゲート１―Ａの
入力データ、Ｙはゲート１―Ｂの出力データをそ
れぞれ示している。ゲート１―Ａないし１―Ｃは
単なるゲートではなく、ALUのような組合せ回
路を意味している。組合せ回路の診断は入力デー
タと出力データを調べることにより行われるが、
ゲート１―Ａの出力はメモリ２に直接入力され、
ゲート１―Ｂの入力はメモリ２から直接読出され
るが、メモリに対するスキヤン機能は一般に設け
られていないので、第１図のような構成ではゲー
ト１―Ａおよび１―Ｂの診断を行うことが出来な
い。
第２図は第１図の欠点を除去した従来の論理装
置の１例を示すものであつて、４は書込みデー
タ・レジスタ、５は読出しデータ・レジスタをそ
れぞれ示している。ゲート１―Ａの診断を行う場
合、ゲート１―Ａに入力Ｘを与え、その出力を書
込みデータ・レジスタ４にセツトし、しかる後に
シリアル・スキヤンで書込みデータ・レジスタ４
のデータを読出す。同様に、ゲート１―Ｂの診断
を行う場合には、シリアル・スキヤンで読出しデ
ータ・レジスタ５にデータを書込み、このレジス
タ５のデータをゲート１―Ｂに入力して出力をレ
ジスタ３にセツトする。そして、シリアル・スキ
ヤンでレジスタ３のデータを読取る。このように
して、ゲート１―Ａおよびゲート１―Ｂの診断を
行うことが出来るが、これらのレジスタ４および
５は診断時にのみ使用されるものであり、通常時
にはバイパスされ、ゲート１―Ａの出力がメモリ
２に直接入力され、メモリ２の出力がゲート１―
Ｂに直接入力される。このように、診断のための
みに使用されるレジスタを設けることはハードウ
アの量を増大させるので、既存のレジスタを上記
の書込みデータ・レジスタ４および読出しデー
タ・レジスタ５として使用することが提案されて
いる。
置の１例を示すものであつて、４は書込みデー
タ・レジスタ、５は読出しデータ・レジスタをそ
れぞれ示している。ゲート１―Ａの診断を行う場
合、ゲート１―Ａに入力Ｘを与え、その出力を書
込みデータ・レジスタ４にセツトし、しかる後に
シリアル・スキヤンで書込みデータ・レジスタ４
のデータを読出す。同様に、ゲート１―Ｂの診断
を行う場合には、シリアル・スキヤンで読出しデ
ータ・レジスタ５にデータを書込み、このレジス
タ５のデータをゲート１―Ｂに入力して出力をレ
ジスタ３にセツトする。そして、シリアル・スキ
ヤンでレジスタ３のデータを読取る。このように
して、ゲート１―Ａおよびゲート１―Ｂの診断を
行うことが出来るが、これらのレジスタ４および
５は診断時にのみ使用されるものであり、通常時
にはバイパスされ、ゲート１―Ａの出力がメモリ
２に直接入力され、メモリ２の出力がゲート１―
Ｂに直接入力される。このように、診断のための
みに使用されるレジスタを設けることはハードウ
アの量を増大させるので、既存のレジスタを上記
の書込みデータ・レジスタ４および読出しデー
タ・レジスタ５として使用することが提案されて
いる。
ところで、命令レジスタに任意のテスト・パタ
ーンが設定された場合、このテスト・パターンに
よる動作が正常に行われないと診断率の低下を招
く。メモリに対するスキヤン機能が存在しないと
き、メモリを参照する命令、例えば （MEM1）←（MEM1）＋（MEM2） が命令レジスタに与えられても、診断結果を外部
に取り出すことが出来ない。このため、上記メモ
リ参照形式の命令が与えられた場合、診断不能と
なる。したがつて、論理装置の命令でメモリ参照
命令の占める割合が多いと、診断に対して大きな
障害となる。
ーンが設定された場合、このテスト・パターンに
よる動作が正常に行われないと診断率の低下を招
く。メモリに対するスキヤン機能が存在しないと
き、メモリを参照する命令、例えば （MEM1）←（MEM1）＋（MEM2） が命令レジスタに与えられても、診断結果を外部
に取り出すことが出来ない。このため、上記メモ
リ参照形式の命令が与えられた場合、診断不能と
なる。したがつて、論理装置の命令でメモリ参照
命令の占める割合が多いと、診断に対して大きな
障害となる。
(3) 発明の目的
本発明は、上記の考察に基づくものであつて、
命令レジスタに対してメモリ参照命令が与えられ
た場合において、その演算結果を外部に取出し得
るようになつた診断方式を提供することを目的と
している。
命令レジスタに対してメモリ参照命令が与えられ
た場合において、その演算結果を外部に取出し得
るようになつた診断方式を提供することを目的と
している。
(4) 発明の構成
そしてそのため、本発明の診断方式は、システ
ム内の状態の表示や制御などを行う複数の内部レ
ジスタ、各種データを保持記憶する内部メモリ、
および組合せ論理回路を備え、上記内部レジスタ
をスキヤンインおよびスキヤンアウトできるよう
に構成された論理装置において、通常動作時には
一般の内部レジスタとして使用され、診断動作時
には上記内部メモリと置換して診断動作を行なえ
るようにした内部レジスタを設け、これにより内
部メモリの周辺回路に対する診断動作を行ない得
るようにしたことを特徴とするものである。
ム内の状態の表示や制御などを行う複数の内部レ
ジスタ、各種データを保持記憶する内部メモリ、
および組合せ論理回路を備え、上記内部レジスタ
をスキヤンインおよびスキヤンアウトできるよう
に構成された論理装置において、通常動作時には
一般の内部レジスタとして使用され、診断動作時
には上記内部メモリと置換して診断動作を行なえ
るようにした内部レジスタを設け、これにより内
部メモリの周辺回路に対する診断動作を行ない得
るようにしたことを特徴とするものである。
(5) 発明の実施例
以下、本発明を図面を参照しつつ説明する。
第３図は本発明が適用される論理装置の１実施
例のブロツク図、第４図は本発明の要部の１実施
例のブロツク図、第５図は診断のフローチヤー
ト、第６図は診断のタイムチヤートである。
例のブロツク図、第４図は本発明の要部の１実施
例のブロツク図、第５図は診断のフローチヤー
ト、第６図は診断のタイムチヤートである。
第３図において、１１―１と１１―２は内部メ
モリ、１２はプログラム・カウンタ、１３はフラ
グ・レジスタ、１４はデータ・レジスタ、１５は
命令レジスタ、１６はALUをそれぞれ示してい
る。
モリ、１２はプログラム・カウンタ、１３はフラ
グ・レジスタ、１４はデータ・レジスタ、１５は
命令レジスタ、１６はALUをそれぞれ示してい
る。
通常動作時には、プログラム・カウンタ１２の
値がアドレスとして外部の記憶装置に対して送出
される。外部の記憶装置では、これを受取り、デ
ータをＺバス上に送出する。Ｚバス上のデータは
命令レジスタ１５によつて解読され、同様にオペ
ランド・データがＺバスを介してデータ・レジス
タ１４にセツトされる。解読された命令が （MEM1）←（MEM1）＋（DR1） という演算命令であつた場合、メモリ１１―１と
データ・レジスタ１４の値がそれぞれＸバスとＹ
バスを介してALU１６に入力され、演算結果が
Ｚバスを介してメモリ１１―１に書込まれる。ま
た、このとき演算結果によつてフラグ・レジスタ
１３の各ビツトがセツトされる。
値がアドレスとして外部の記憶装置に対して送出
される。外部の記憶装置では、これを受取り、デ
ータをＺバス上に送出する。Ｚバス上のデータは
命令レジスタ１５によつて解読され、同様にオペ
ランド・データがＺバスを介してデータ・レジス
タ１４にセツトされる。解読された命令が （MEM1）←（MEM1）＋（DR1） という演算命令であつた場合、メモリ１１―１と
データ・レジスタ１４の値がそれぞれＸバスとＹ
バスを介してALU１６に入力され、演算結果が
Ｚバスを介してメモリ１１―１に書込まれる。ま
た、このとき演算結果によつてフラグ・レジスタ
１３の各ビツトがセツトされる。
次に、本発明による診断動作について説明す
る。先ず、内部メモリの代りに使用されるレジス
タをフラグ・レジスタ１３およびデータ・レジス
タ１４とする。プログラム・カウンタ１２、フラ
グ・レジスタ１３、データ・レジスタ１４および
命令レジスタ１５はスキヤン・チエインで接続さ
れており、また、フラグ・レジスタ１３、デー
タ・レジスタ１４、メモリ１１―１およびメモリ
１１―２に対するセレクト信号およびライト・イ
ネーブ信号は、それぞれ次の論理式で示される。
メモリに対しては MSL＝MSL′・ MWE＝MWE′・ レジスタに対しては RSL＝RSL＋TM・MSL′ RWE＝RWE＋TM・MWE′ となる。たゞし、MSLはメモリ・セレクト、
MSL′は本来のメモリ・セレクト、TMはテス
ト・モード、MWEはメモリ・ライト・イネーブ
ル、MWE′は本来のメモリ・ライト・イネーブ
ル、RSLはレジスタ・セレクタ、RWEはレジス
タ・ライト・イイネーブルをそれぞれ示してい
る。診断時にはTM＝１となり、メモリに対する
要求信号は全てインヒビツトされ、メモリの代り
にフラグ・レジスタ１３およびデータ・レジスタ
１４に対する要求信号が有効となる。診断状態
（TM＝１）でスキヤン動作により、各レジスタ
に対してテスト・パターンを設定する。命令レジ
スタ１５に対して （MEM1）←（MEM1）＋（MEM2） という演算命令を設定し、ALUの診断を行うと
した場合にはスキヤンイン終了後にシステム・ク
ロツクをTM＝１の状態で数サイクル発生させ、
演算命令を実行させる。このときTM＝１となつ
ているため、実際にはフラグ・レジスタ１３およ
びデータ・レジスタ１４の値をそれぞれＸバスお
よびＹバスにロードし、演算結果をフラグ・レジ
スタ１３にセツトすることになる。命令実行終了
後、再びスキヤン動作を行わせ、演算結果を外部
にスキヤンアウトすることにより、ALU１６の
診断を行うことが出来る。
る。先ず、内部メモリの代りに使用されるレジス
タをフラグ・レジスタ１３およびデータ・レジス
タ１４とする。プログラム・カウンタ１２、フラ
グ・レジスタ１３、データ・レジスタ１４および
命令レジスタ１５はスキヤン・チエインで接続さ
れており、また、フラグ・レジスタ１３、デー
タ・レジスタ１４、メモリ１１―１およびメモリ
１１―２に対するセレクト信号およびライト・イ
ネーブ信号は、それぞれ次の論理式で示される。
メモリに対しては MSL＝MSL′・ MWE＝MWE′・ レジスタに対しては RSL＝RSL＋TM・MSL′ RWE＝RWE＋TM・MWE′ となる。たゞし、MSLはメモリ・セレクト、
MSL′は本来のメモリ・セレクト、TMはテス
ト・モード、MWEはメモリ・ライト・イネーブ
ル、MWE′は本来のメモリ・ライト・イネーブ
ル、RSLはレジスタ・セレクタ、RWEはレジス
タ・ライト・イイネーブルをそれぞれ示してい
る。診断時にはTM＝１となり、メモリに対する
要求信号は全てインヒビツトされ、メモリの代り
にフラグ・レジスタ１３およびデータ・レジスタ
１４に対する要求信号が有効となる。診断状態
（TM＝１）でスキヤン動作により、各レジスタ
に対してテスト・パターンを設定する。命令レジ
スタ１５に対して （MEM1）←（MEM1）＋（MEM2） という演算命令を設定し、ALUの診断を行うと
した場合にはスキヤンイン終了後にシステム・ク
ロツクをTM＝１の状態で数サイクル発生させ、
演算命令を実行させる。このときTM＝１となつ
ているため、実際にはフラグ・レジスタ１３およ
びデータ・レジスタ１４の値をそれぞれＸバスお
よびＹバスにロードし、演算結果をフラグ・レジ
スタ１３にセツトすることになる。命令実行終了
後、再びスキヤン動作を行わせ、演算結果を外部
にスキヤンアウトすることにより、ALU１６の
診断を行うことが出来る。
第４図は本発明の要部の１実施例のブロツク図
である。第４図において、２０はレジスタ、２１
はメモリ、２２と２３はOR回路、２４ないし２
７はAND回路、ＡoないしA0はゲート群、B0ない
しＢoもゲート群、ＣoないしC0もゲート群、Ｄo
ないしD0もゲート群をそれぞれ示している。
である。第４図において、２０はレジスタ、２１
はメモリ、２２と２３はOR回路、２４ないし２
７はAND回路、ＡoないしA0はゲート群、B0ない
しＢoもゲート群、ＣoないしC0もゲート群、Ｄo
ないしD0もゲート群をそれぞれ示している。
レジスタ２０に対する入力データは、ゲート群
A0ないしＡoにより、また、レジスタ２０からの
出力データはゲート群B0ないしＢoによりゲート
されている。ゲート群A0ないしＡoに対するコン
トロール信号X1は、レジスタ・ライト・イネー
ブル信号、又はテスト・モード時にメモリ・ライ
ト・イネーブル信号が有効となつた時に有効とな
る。ゲート群B0ないしＢoのコントロール信号X2
は、レジスタ・セレクタ信号、又はテスト・モー
ド時にメモリ・セレクト信号が有効となつた時に
有効となる。メモリ２１に対する入力データはゲ
ート群C0ないしＣoにより、また、メモリ２１か
らの出力データはゲート群D0ないしＤoによりゲ
ートされている。ゲート群C0ないしＣoのコント
ロール信号X3は、テスト・モード時以外のメモ
リ・ライト・イネーブル信号により制御される。
ゲート群Ｄoのコントロール信号X4は、テスト・
モード時以外のメモリ・セレクト信号により制御
される。以上は個々のブロツクについての機能の
概要であるが、次に実際の動作についての説明を
行う。システムが通常状態で動作している場合に
は、テスト・モード信号はオフ状態（論理
「０」）となつているため、レジスタ２０に対して
はレジスタ・ライト・イネーブルとレジスタ・セ
レクトのみが有効となり、メモリ２１に対しても
メモリ・ライト・イネーブルとメモリ・セレクト
が有効となる。したがつて、この状態でのレジス
タ２０とメモリ２１の正常動作が保障される。次
にシステムが診断状態になつた場合にはテスト・
モード信号がオン状態となり、レジスタ２０のコ
ントロール信号X1はメモリ・ライト・イネーブ
ルとなり、レジスタ２０のコントロール信号X2
はメモリ・セレクトとなる。また、メモリ２１に
対するコントロール信号X3とX4はインヒビツト
される。このため、メモリ・ライト命令が実行さ
れた場合、ライト・データはレジスタ２０にセツ
トされる。同様にメモリ・リード命令が実行され
ると、レジスタ１０の値が出力される。
A0ないしＡoにより、また、レジスタ２０からの
出力データはゲート群B0ないしＢoによりゲート
されている。ゲート群A0ないしＡoに対するコン
トロール信号X1は、レジスタ・ライト・イネー
ブル信号、又はテスト・モード時にメモリ・ライ
ト・イネーブル信号が有効となつた時に有効とな
る。ゲート群B0ないしＢoのコントロール信号X2
は、レジスタ・セレクタ信号、又はテスト・モー
ド時にメモリ・セレクト信号が有効となつた時に
有効となる。メモリ２１に対する入力データはゲ
ート群C0ないしＣoにより、また、メモリ２１か
らの出力データはゲート群D0ないしＤoによりゲ
ートされている。ゲート群C0ないしＣoのコント
ロール信号X3は、テスト・モード時以外のメモ
リ・ライト・イネーブル信号により制御される。
ゲート群Ｄoのコントロール信号X4は、テスト・
モード時以外のメモリ・セレクト信号により制御
される。以上は個々のブロツクについての機能の
概要であるが、次に実際の動作についての説明を
行う。システムが通常状態で動作している場合に
は、テスト・モード信号はオフ状態（論理
「０」）となつているため、レジスタ２０に対して
はレジスタ・ライト・イネーブルとレジスタ・セ
レクトのみが有効となり、メモリ２１に対しても
メモリ・ライト・イネーブルとメモリ・セレクト
が有効となる。したがつて、この状態でのレジス
タ２０とメモリ２１の正常動作が保障される。次
にシステムが診断状態になつた場合にはテスト・
モード信号がオン状態となり、レジスタ２０のコ
ントロール信号X1はメモリ・ライト・イネーブ
ルとなり、レジスタ２０のコントロール信号X2
はメモリ・セレクトとなる。また、メモリ２１に
対するコントロール信号X3とX4はインヒビツト
される。このため、メモリ・ライト命令が実行さ
れた場合、ライト・データはレジスタ２０にセツ
トされる。同様にメモリ・リード命令が実行され
ると、レジスタ１０の値が出力される。
第５図は診断のフローチヤートである。
システム診断動作モードにする。このときに
は、テスト・モード信号を「１」とする。
は、テスト・モード信号を「１」とする。
スキヤン動作によりテスト・パターンを設定
する。このときには、テスト・モード信号が
「１」、スキヤン・モード信号が「１」となる。
する。このときには、テスト・モード信号が
「１」、スキヤン・モード信号が「１」となる。
システム・クロツクを発生し、演算処理を実
行する。このときは、テスト・モード信号が
「１」、スキヤン・モード信号が「０」となる。
行する。このときは、テスト・モード信号が
「１」、スキヤン・モード信号が「０」となる。
診断結果を外部にスキヤン動作で出力する。
このときは、テスト・モード信号「１」、スキ
ヤン・モード信号が「１」となる。
このときは、テスト・モード信号「１」、スキ
ヤン・モード信号が「１」となる。
第６図は診断のフローチヤートである。第６図
において、TMはテスト・モード、SMはスキヤ
ン・モードをそれぞれ示している。被診断装置の
状態はSMおよびTMにより以下の４つの状態を
持つ。
において、TMはテスト・モード、SMはスキヤ
ン・モードをそれぞれ示している。被診断装置の
状態はSMおよびTMにより以下の４つの状態を
持つ。
(イ) ・
スキヤン動作、診断動作のどちらでもない状
態であり、この状態では通常状態で装置が動作
する。
態であり、この状態では通常状態で装置が動作
する。
(ロ) SM・
通常動作状態下でスキヤン動作を行わせる状
態である。この状態で装置内のレジスタやフリ
ツプ・フロツプの状態を外部に取り出すことが
出来る。
態である。この状態で装置内のレジスタやフリ
ツプ・フロツプの状態を外部に取り出すことが
出来る。
(ハ) ・TM
装置の診断状態である。このとき装置内は診
断を行うに適した構成となる。装置内にトライ
ステート・バスが存在する場合、診断時のバ
ス・フアイト（Bus Fight）を防ぐための制御
回路および装置内のメモリに対する診断機能等
がこの条件下で有効となる。
断を行うに適した構成となる。装置内にトライ
ステート・バスが存在する場合、診断時のバ
ス・フアイト（Bus Fight）を防ぐための制御
回路および装置内のメモリに対する診断機能等
がこの条件下で有効となる。
(ニ) SM・TM
診断状態の下でスキヤンイン／スキヤンアウ
トを行う。すなわち、診断のためのテスト・パ
ターンの設定および診断結果の取出しを行う。
トを行う。すなわち、診断のためのテスト・パ
ターンの設定および診断結果の取出しを行う。
第６図は、上述の説明から容易に理解できるも
のと思われるので、これ以上の説明は省略する。
のと思われるので、これ以上の説明は省略する。
(6) 発明の効果
以上の説明から明らかなように、メモリの入力
側および出力側の専用のレジスタを設けることな
く、論理装置の内部メモリを参照する回路の診断
を行うことが出来る。
側および出力側の専用のレジスタを設けることな
く、論理装置の内部メモリを参照する回路の診断
を行うことが出来る。
第１図は従来の論理装置の１例を示す図、第２
図は従来の論理装置の他例を示す図、第３図は本
発明が適用される論理装置の１実施例のブロツク
図、第４図は本発明の要部の１実施例のブロツク
図、第５図は診断のフローチヤート、第６図は診
断のタイムチヤートである。 １１―１と１１―２……内部メモリ、１２……
プログラム・カウンタ、１３……フラグ・レジス
タ、１４……データ・レジスタ、１５……命令レ
ジスタ、１６……ALU、２０……レジスタ、２
１……メモリ、２２と２３……OR回路、２４な
いし２７……AND回路、ＡoないしA0……ゲート
群、B0ないしＢo……ゲート群、ＣoないしC0……
ゲート群、ＤoなしいD0……ゲート群。
図は従来の論理装置の他例を示す図、第３図は本
発明が適用される論理装置の１実施例のブロツク
図、第４図は本発明の要部の１実施例のブロツク
図、第５図は診断のフローチヤート、第６図は診
断のタイムチヤートである。 １１―１と１１―２……内部メモリ、１２……
プログラム・カウンタ、１３……フラグ・レジス
タ、１４……データ・レジスタ、１５……命令レ
ジスタ、１６……ALU、２０……レジスタ、２
１……メモリ、２２と２３……OR回路、２４な
いし２７……AND回路、ＡoないしA0……ゲート
群、B0ないしＢo……ゲート群、ＣoないしC0……
ゲート群、ＤoなしいD0……ゲート群。
Claims (1)
- １ システム内の状態の表示や制御などを行う複
数の内部レジスタ、各種データを保持記憶する内
部メモリ、および組合せ論理回路を備え、上記内
部レジスタをスキヤンインおよびスキヤンアウト
できるように構成された論理装置において、通常
動作時には一般の内部レジスタとして使用され、
診断動作時には上記内部メモリと置換して診断動
作を行なえるようにした内部レジスタを設け、こ
れにより内部メモリの周辺回路に対する診断動作
を行ない得るようにしたことを特徴とする診断方
式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57028642A JPS58144954A (ja) | 1982-02-24 | 1982-02-24 | 診断方式 |
| EP19830300907 EP0087314B1 (en) | 1982-02-24 | 1983-02-22 | Diagnostic system in a data processor |
| ES519977A ES519977A0 (es) | 1982-02-24 | 1983-02-22 | Mejoras en disposiciones de diagnostico para tratamiento de datos. |
| DE8383300907T DE3379688D1 (en) | 1982-02-24 | 1983-02-22 | Diagnostic system in a data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57028642A JPS58144954A (ja) | 1982-02-24 | 1982-02-24 | 診断方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58144954A JPS58144954A (ja) | 1983-08-29 |
| JPS6246021B2 true JPS6246021B2 (ja) | 1987-09-30 |
Family
ID=12254170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57028642A Granted JPS58144954A (ja) | 1982-02-24 | 1982-02-24 | 診断方式 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0087314B1 (ja) |
| JP (1) | JPS58144954A (ja) |
| DE (1) | DE3379688D1 (ja) |
| ES (1) | ES519977A0 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02181677A (ja) * | 1989-01-06 | 1990-07-16 | Sharp Corp | Ｌｓｉのテストモード切替方式 |
| JPH0394350A (ja) * | 1989-09-07 | 1991-04-19 | Nec Corp | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53113446A (en) * | 1977-03-15 | 1978-10-03 | Toshiba Corp | Information processor and its method |
| JPS55150047A (en) * | 1979-05-10 | 1980-11-21 | Nec Corp | Test unit for information processor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833576B2 (ja) * | 1977-03-14 | 1983-07-20 | 株式会社東芝 | 計算機システムの故障診断装置 |
| US4223382A (en) * | 1978-11-30 | 1980-09-16 | Sperry Corporation | Closed loop error correct |
-
1982
- 1982-02-24 JP JP57028642A patent/JPS58144954A/ja active Granted
-
1983
- 1983-02-22 DE DE8383300907T patent/DE3379688D1/de not_active Expired
- 1983-02-22 EP EP19830300907 patent/EP0087314B1/en not_active Expired
- 1983-02-22 ES ES519977A patent/ES519977A0/es active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53113446A (en) * | 1977-03-15 | 1978-10-03 | Toshiba Corp | Information processor and its method |
| JPS55150047A (en) * | 1979-05-10 | 1980-11-21 | Nec Corp | Test unit for information processor |
Also Published As
| Publication number | Publication date |
|---|---|
| ES8402967A1 (es) | 1984-03-01 |
| EP0087314A3 (en) | 1985-07-31 |
| ES519977A0 (es) | 1984-03-01 |
| DE3379688D1 (en) | 1989-05-24 |
| EP0087314B1 (en) | 1989-04-19 |
| JPS58144954A (ja) | 1983-08-29 |
| EP0087314A2 (en) | 1983-08-31 |
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