JPS6239049A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
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- JPS6239049A JPS6239049A JP60177504A JP17750485A JPS6239049A JP S6239049 A JPS6239049 A JP S6239049A JP 60177504 A JP60177504 A JP 60177504A JP 17750485 A JP17750485 A JP 17750485A JP S6239049 A JPS6239049 A JP S6239049A
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- film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置、特にダイナミックメモリの記憶手
段に用いられるキャパシタを備えた半導体装置およびそ
の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a semiconductor device, and particularly to a semiconductor device equipped with a capacitor used in a storage means of a dynamic memory, and a method for manufacturing the same.
半導体ダイナミックメモ!J (D/RAM)は、通常
1個のキャパシタと1個のMOS)ランジスタとによっ
て構成された1ビツトを単位とし、これを例えば256
に個集積した形をとる。このよりなり/RAMにおいて
は、キャパシタの容量値がメモリとしての性能を左右す
るため、これをある値(〜f30fF) 以上にする
必要があり、そのためにキャパシタの古める面積が全面
積の50%以上を占めている。しだがって、D/RAM
の高集積化は、キャパシタの面積をいかに小さくするか
にかかつている。Semiconductor dynamic memo! J (D/RAM) is usually made up of one capacitor and one MOS) transistor, and has a unit of 1 bit, for example, 256 bits.
It takes the form of a collection of individual items. This is the case/In RAM, the capacitance value of the capacitor affects the performance as a memory, so it is necessary to set it above a certain value (~f30fF), so the area where the capacitor ages is 50% of the total area. % or more. Therefore, D/RAM
High integration depends on how small the area of the capacitor can be.
64に〜IMビットのD/RAMでは、従来子たんな3
i基板表面上に薄いsio、膜を形成]−その上にポリ
Slを被覆したブレナー形MO8構造をキャパシタとし
ている。一方LMビット以上のメモリではキャパシタの
占める面積を減少させるために、si基板を溝状に掘り
下げ、その縦方向の平面にキャパシタを形成したCCC
(CorTugat、ed eapaeitor ee
ll)と呼ばれる構造が提案されている(アイΦイー・
イー・イー イー・ディー、ED−31,746−75
3頁、1984年(5月(H,Sunamiat ml
、 、 ” A corrugated eapael
tor eelピ。64 ~ IM bit D/RAM has traditionally been
A thin sio film is formed on the surface of the i-substrate] - A Brenner type MO8 structure on which poly-Sl is coated is used as a capacitor. On the other hand, in order to reduce the area occupied by the capacitor in memories larger than LM bits, a CCC is used in which the Si substrate is dug into a trench and the capacitor is formed on the vertical plane.
(CorTugat, ed eapaeitor ee
A structure called ll) has been proposed (IΦE・
E.E.E.D., ED-31, 746-75
3 pages, May 1984 (H, Sunamiat ml
, ” A corrugated eapael
tor eel pi.
I EEE ED、 ED−31、pp、 746−7
53 、 、Tune 。IEEE ED, ED-31, pp, 746-7
53, Tune.
1984))。このセルは、1個の溝領域とそれにつら
なる1個のMOS トランジスタとを1ピツトと1〜
で構成しまたものであるが、溝領域を高密度に配列1−
た場合、溝領域相互を〜2μm 以下に接近させられな
いことが報告されている。これは、キャパシタを高電位
メモリレベル(”1”)にバイアスした場合、これに伴
うSi基板への空乏層が隣接メモリ間で干渉し、メモリ
情報にエラーが生ずるためである。1984)). This cell consists of one trench region and one MOS transistor connected to it, one pit and one to one trench region.
Although it is composed of 1-
It has been reported that when the groove regions are placed close to each other by ~2 μm or less, it is not possible. This is because when the capacitor is biased to a high potential memory level ("1"), the accompanying depletion layer in the Si substrate interferes between adjacent memories, causing errors in memory information.
このような溝形キャパシタを用いたメモリ間の干渉をな
くす構造としてFCC(Folded capaelt
、orc・11)と呼ばれる構造が提案されている(テ
クニカル ダイジェスト オン アイ・イーφディー・
エム1984年、244〜247頁(M、Wada@t
、 ml、 、 ”A Foldsd l!mpae1
tor Ce1l(FCC)for future M
egablt D/RAMχTechniealDi
gest of XEDM 1984 、 p、 24
4−247’) ’)。FCC (Folded capael) is a structure that eliminates interference between memories using such trench capacitors.
, orc・11) has been proposed (Technical Digest on I.E.φD.
M, 1984, pp. 244-247 (M, Wada@t
, ml, , ”A Foldsd l!mpae1
tor Ce1l (FCC) for future M
egablt D/RAMχTechniealDi
gest of XEDM 1984, p, 24
4-247') ').
これは、溝の両側面を相対して隣接配置されたメモリの
キャパシタとして利用し、溝底部を埋めSi0重 層で
アイル−トすることによって隣接キャパシタ間の干渉を
防ぐものでおる。その場合、溝に埋めたSi□!をある
深きまでエツチング除去しその除去された溝側面がキャ
パシタ領域となるため、この領域が大きいほど容量値が
大きくとれる反面、残留する5lO1膜の膜厚精度が悪
くなりアイソレーションが損われるという二律背反がお
り、適当な深さでエツチングを停止させることが難しい
。This is to prevent interference between adjacent capacitors by using both side surfaces of the trench as capacitors for memories arranged adjacent to each other, and by filling the bottom of the trench and ailing it with a SiO layer. In that case, Si□ buried in the groove! The etching is removed to a certain depth, and the removed side surfaces of the groove become the capacitor region.The larger this region is, the higher the capacitance value can be obtained, but on the other hand, there is a tradeoff in that the thickness accuracy of the remaining 5lO1 film deteriorates and isolation is impaired. This makes it difficult to stop etching at an appropriate depth.
さらに、上述したと同様に溝の両側面を隣接メモリセル
のキャパシタ領域として利用する一方、溝底部に高濃度
のP 不純物領域を形成1−でアイソレーションとして
、BIC(Buried [5olationCapa
eLtor )と呼ばれる構造も提案されている(テク
ニカル ダイジェスト オン アイψイー伸ディー瞭エ
ム1984年、236〜239頁 (K。Furthermore, while both sides of the trench are used as capacitor regions for adjacent memory cells in the same way as described above, a high concentration P impurity region is formed at the bottom of the trench as isolation by BIC (Buried [5olation Capa).
A structure called eLtor has also been proposed (Technical Digest on IPS, 1984, pp. 236-239 (K.
Nakarnura @t al、 、 @Burie
d l5olation Capaeitor (BI
C)C@目for Megablt MOS D/1t
AM’S’ 、Teehnieil Digsst o
f IEDM 1984.p。Nakarnura @tal, , @Burie
d l5olation Capaeitor (BI
C) C@th for Megablt MOS D/1t
AM'S', Teehnieil Digsto
f IEDM 1984. p.
236−239 ))。このセルの特徴は、上記高濃度
不純物領域がキャパシタプレートとしての導電性のボI
JsIに直接接触している点であるが、このプレート上
にデータ線などの人を配線が交叉する場合、その電位の
影響がプレートポIJ Siを通じて基板Siに伝えら
れ、いわゆるカップリングが発生しアイソレーション間
にリークを流が生じやすい欠点がある。236-239)). The feature of this cell is that the high concentration impurity region serves as a conductive void as a capacitor plate.
It is in direct contact with the JsI, but when wiring such as a data line crosses this plate, the influence of that potential is transmitted to the substrate Si through the plate point IJSi, and so-called coupling occurs, resulting in iso-isolation. The drawback is that leakage tends to occur between the rations.
本発明のひとつの目的は、FCCにおける溝底部の分離
用絶縁膜の厚さと溝キャパシタの容量値との相反性を克
服することにある。また他の目的は、BXCのような基
板と溝上部のAjデータ配線との信号カップリングを防
止することにおる。One object of the present invention is to overcome the conflict between the thickness of the isolation insulating film at the trench bottom and the capacitance value of the trench capacitor in an FCC. Another purpose is to prevent signal coupling between a substrate such as BXC and the Aj data line above the trench.
本発明の一実施例によれば、溝の両側面を全面的に利用
して相互に隣接配置された別個のメモリセルに属する第
1および第2のキャパシタを形成するとともに、溝底面
には上記キャパシタとは独立に厚い絶縁膜を形成したM
OSダイナミックメモリセルが提供される。According to one embodiment of the present invention, both side surfaces of the trench are fully utilized to form the first and second capacitors belonging to separate memory cells arranged adjacent to each other, and the bottom surface of the trench is M with a thick insulating film formed independently of the capacitor
An OS dynamic memory cell is provided.
またこのような構造を実現するために、本発明の一実施
例による製造方法は、溝の側面をサイド 。Further, in order to realize such a structure, the manufacturing method according to an embodiment of the present invention includes forming the side surfaces of the groove.
ウオール層で覆った後、残部を分離用絶縁膜で埋めて平
坦化し、1−かる後サイドウオール層を選択的に除去し
て溝側面を露出させ、そζをメモリゲート絶縁膜で覆っ
た後、残部を導電性層で埋めてキャパシタを形成するも
のである。After covering with a wall layer, the remaining part is filled with an isolation insulating film and planarized, and after that, the side wall layer is selectively removed to expose the trench side surfaces, and then covered with a memory gate insulating film. , the remaining part is filled with a conductive layer to form a capacitor.
以下、図面を参照しながら本発明の詳細な説明するが、
その前に、このような本発明の半導体装置が用いられる
D/RA Mの回路について、第25図によりその全体
的な栴成訃よび動作の概略を説明する。なお、第25図
JriNチャネル絶將ゲート形1;界効果トランジスタ
を用いた例でちる。The present invention will be described in detail below with reference to the drawings.
Before that, the overall structure and operation of a D/RAM circuit using such a semiconductor device of the present invention will be explained with reference to FIG. 25. Note that FIG. 25 shows an example using a JriN channel isolated gate type 1 field effect transistor.
メモリセルM−CgLの構成
1ビツトのM CEL4’i:情報蓄積用のキ^・ラ
フシタC8とアドレス選択用のMI 5FET Q M
とからなり、“l”、・0・の情報はキャパシタC
g、に丁。Configuration of memory cell M-CgL 1-bit MCEL4'i: Key/rough shifter C8 for information storage and MI5FET QM for address selection
The information of “l”, ・0・ is the capacitor C
g, niding.
荷がおるかないかの形で記憶される。It is remembered in the form of whether there is a load or not.
情報の読み出しは、MISFETQ誠をONにしてC8
を共通のカラムデータ線DLにつなぎ、データ線DLの
電位がC,に蓄積された電荷量に応じてどのような変化
が起きるかをセンスすることによって行なわわる。デー
タm11X、の浮遊6栄COに前もって充電されていた
電位を電源電圧v1とすると、C8に蓄積されていた情
報が’ 1 ”(V’eeの電位)であった場合、アド
レス時においてデータ線DLの電位(Vnh)1″は〜
fcl!の雪2位ノ壕1であり、それが゛()“(OV
)であった場合、(Voa、)−〇″は(Co ”V
e e −Ca (’7w −Vt11))/Coとな
る。To read information, turn on MISFETQ Makoto and turn on C8.
This is done by connecting C to a common column data line DL and sensing how the potential of data line DL changes depending on the amount of charge accumulated in C. Assuming that the potential previously charged in the floating 6-Eye CO of data m11X is the power supply voltage v1, if the information stored in C8 is '1' (potential of V'ee), the data line is The potential of DL (Vnh) 1″ is ~
fcl! It is snow 2nd place no trench 1, and that is ゛()”(OV
), then (Voa,)−〇″ is (Co “V
e e −Ca ('7w −Vt11))/Co.
ただL7、Vw it MI 5FET Q m ノゲ
ート電圧、V’thはblXsFBTQ*のしきい値電
圧で7ちる。ここで論理″′1″と論理“0″′ と
の間の差″jなわち検出される信号矛ΔvOは
J’Va=(vDi、)’i’ (VDt、)”O’=
(Vvy ”t、b)”s/Cgとなる。V、=vce
とすると、信号■ΔV、、(伏ΔV、=(Vee V
th)’Cs’C。However, L7, Vw it MI 5FET Q m gate voltage, and V'th are 7 times the threshold voltage of blXsFBTQ*. Here, the difference "j" between the logic "'1" and the logic "0"', that is, the detected signal difference ΔvO is J'Va=(vDi,)'i'(VDt,)"O'=
(Vvy "t, b)"s/Cg. V,=vce
Then, the signal ■ΔV, , (Vee V, = (Vee V
th)'Cs'C.
となる。becomes.
メモリセルを小さくシ、かつ共通のデータ線に多くのメ
モリセルをつないで高集積大容量のメモリマトリクスに
しであるため、C,((C,、すなわちe、/C,は非
常に小さな値になる。従ってΔvllは非常に微少な信
号となっている。Since the memory cells are made small and many memory cells are connected to a common data line to form a highly integrated and large capacity memory matrix, C, ((C, that is, e, /C, becomes a very small value. Therefore, Δvll is a very small signal.
読み取りの基準信号
このような微少な信号を検出するだめの基準としてダミ
ーセルD−CgLが用いられる。 D−CELはキャパ
シタCdmの容量値がC0のほぼ半分であることを除き
、M−CELと同じ製造条件、同じ設計定数で作られて
いる。Can はアドレスに先立ってMISFETQ
o2によって接地電位に充電(他方の電極はVeCに固
定)されている。Reference signal for reading A dummy cell D-CgL is used as a reference for detecting such a minute signal. D-CEL is manufactured under the same manufacturing conditions and design constants as M-CEL, except that the capacitance value of capacitor Cdm is approximately half that of C0. Can is MISFETQ before address
o2 is charged to the ground potential (the other electrode is fixed to VeC).
したがって、アドレス時に共通のカラムデータ線DLに
与える信号変化量ΔV+mf’!、メモリセルのそれ(
ΔVs)と同様に次式で表わされる。ただし、VDWけ
MISFET Qo2 のゲート電圧、vth”riM
ISFgT Qo2のしきい値電圧である。Therefore, the amount of signal change ΔV+mf' applied to the common column data line DL at the time of addressing! , that of the memory cell (
Similarly to ΔVs), it is expressed by the following equation. However, the gate voltage of VDW and MISFET Qo2, vth”riM
This is the threshold voltage of ISFgT Qo2.
Δ”m−(”DW Vth’ )* (’d、/C。Δ”m-(”DW Vth’)*(’d, /C.
Vow′=:vceとすると、Δv11ii次式で表わ
される。When Vow'=:vce, Δv11ii is expressed by the following equation.
ΔVJL = (Vee ”t)i’ ) ・Cda
/C。ΔVJL = (Vee “t)i’) ・Cda
/C.
前述したようにCむはC5の約半分に設定忌れているた
め、ΔVaけΔV、のほぼ半分に等しい。As mentioned above, since C is set to approximately half of C5, it is approximately equal to half of ΔVa and ΔV.
したがって、メモリセルのデータ線DLに与える電位変
化がダミーセルのそれ(Δvyt)より小さいか大きい
かで11どO″の情報が判別できる。Therefore, the information of 11 O'' can be determined depending on whether the potential change applied to the data line DL of the memory cell is smaller or larger than that of the dummy cell (Δvyt).
各回路の配置
SA、はアドレス時に生ずるこの5vうな電位変化の差
を、タイミング信月(センスアンプ制御信号)φ で決
まるセンス期間に拡大するセンスアンプtΔ
であり(動作は後述する)、1対の平行に配置された相
補データ線DL、−X、DL 1ヨ にその入出力ノー
ドが結合されている。データ線DLi 、。The arrangement SA of each circuit is a sense amplifier tΔ that expands this 5V difference in potential change that occurs at the time of address into a sensing period determined by the timing signal (sense amplifier control signal) φ (the operation will be described later), and is a pair of sense amplifiers. Its input/output nodes are coupled to complementary data lines DL, -X, and DL1yo arranged in parallel. Data line DLi, .
DI、、1に結合されるメモリセルの数は検出精度を上
げるため等しくされ、DL、1.DL□、のそれぞれに
1個ずつダミーセルが結合されでいる。The number of memory cells coupled to DI, , 1 is made equal to increase detection accuracy, and the number of memory cells coupled to DL, 1 . One dummy cell is connected to each of DL□.
また各メモリセルは1本のワード線WLと相補対データ
線の一方との間に結合される。各ワード線WLは双方の
データ線対と交差しているので、ワード線WLに生じる
雑音成分が静電結合に↓リデータ線にのっても、その雑
音成分は双方のデータ線に等しく現われ、差動型のセン
スアンプSAによって相殺される。Each memory cell is also coupled between one word line WL and one of a complementary pair of data lines. Since each word line WL crosses both data line pairs, even if a noise component generated on the word line WL is transferred to the redata line due to capacitive coupling, the noise component appears equally on both data lines, This is canceled out by the differential sense amplifier SA.
相補データ線対DL1−I T DLl−1の一方に結
合されたメモリセルが選択され7′?′:場合、他方の
デ−夕線には必ずダミーセルが結合されるよう1対のダ
ミーワード線DWLI 1 r DW”1−2 の
一方が選択される。The memory cell coupled to one of the complementary data line pair DL1-I T DL1-1 is selected 7'? ':, one of the pair of dummy word lines DWLI 1 r DW"1-2 is selected so that a dummy cell is always coupled to the other data line.
センス・アンプの動作
このセンス拳アンプSA、は1対の交差結合されたMI
SFET Qss * q、、を有し、それらの正帰還
作用により、微少な信号を差動的に増幅する。この正帰
還動作ij MI 5FET Qs+。が夕・イミング
信号(センスアンプ制御信号)φ1によって導通し始め
ると同時に開始され、アドレシング時に与えられた電位
差にもとづき、高い方のデータ線電位(v8)は遅い速
度で低い方のそれ(VL)は速い速度で共にその差が広
がりながら下降していく。Operation of Sense Amplifier This sense amplifier SA, is a pair of cross-coupled MI
It has SFET Qss * q, , and uses their positive feedback action to differentially amplify minute signals. This positive feedback operation ij MI 5FET Qs+. The data line potential (V8) of the higher one starts to conduct at the same time as it starts to conduct by the timing signal (sense amplifier control signal) φ1, and based on the potential difference given at the time of addressing, the higher data line potential (v8) is changed to that of the lower one (VL) at a slow speed. are both descending at a rapid rate, with the difference widening.
こうしてv!、が交差結合MISFETのしきい値電圧
Vtbに下降したとき正帰還動作が終了し、VHの下降
はveeより小さく Vth より大きい電位に留する
と共に、vLFi最終的にけOVに到達する。In this way v! The positive feedback operation ends when VH falls to the threshold voltage Vtb of the cross-coupled MISFET, and VH remains at a potential smaller than vee and larger than Vth, and vLFi finally reaches OV.
アドレッシングの際、一旦破壊されたメモリセルの記憶
情報は、このセンス動作によって得られ” u 4 t
−2< it V t、の電位をそのまま受は取ること
によって回復する(再書き込みされる)。During addressing, the memory information of the memory cell once destroyed is obtained by this sensing operation.
-2<it V t, it is recovered (rewritten) by taking the potential as it is.
しか1−ながら、vlIがvecに対して一定以上落ち
込むと、何回か読み出し、再書き込みを繰り返している
うちに論理′O″とし2て読み増られるところの誤動作
が生じる。この誤動作を防ぐために設けられたのがアク
ティブリストア回路AR,であり、このAJl”j:、
VLに対しては何らの影響を与えずViiのみを選択的
にVea1位にブーストする働きがある。らII及びC
f1l!け図面左側の端子に印加される電圧に応じてそ
の静電容量が変化するMIS型可変答l−素子で’!:
’ j’ 、論理的にはしiイ[[圧vthを基準とし
2て旨い電圧でキャパシタができ、低い方の電圧でキャ
パシタができないと理解される。However, if vlI falls below a certain level with respect to vec, a malfunction will occur where the readout and rewriting are repeated several times, causing the logic to become ``O'' and being read as 2. In order to prevent this malfunction, An active restore circuit AR is provided, and this AJl''j:,
It has the function of selectively boosting only Vii to Vea 1 without having any effect on VL. II and C
f1l! It is an MIS type variable response l-element whose capacitance changes depending on the voltage applied to the terminal on the left side of the drawing. :
'j', logically it can be understood that a capacitor can be formed at a good voltage with voltage vth as a reference, and a capacitor cannot be formed at a lower voltage.
タイミンクイd号(アクティブリストア制御信号)φ
によってMISFET Ql、、Q□が導通した1g
とき、■)!の電位にあるデータ線に属する可変容量素
子C1が充電され、次に夕(ミンク信号(アクティブリ
ストア制御信号)φ がハイレベル l
になったときそのデータ線に属するMISFETQaa
又はQl?のゲート電位がvccより充分高くなりvI
iの電位はVCCに回復される。この場合、Qas。Timing key d (active restore control signal) φ
When MISFET Ql,, Q□ conducts 1g, ■)! The variable capacitance element C1 belonging to the data line at the potential of
Or Ql? The gate potential of is sufficiently higher than vcc and vI
The potential of i is restored to VCC. In this case, Qas.
Q、?の電力損失を小さくするためそれぞれのVthは
申印のなt、−@7)MISFETに比べ小さく設計さ
れている。Q.? In order to reduce power loss, each Vth is designed to be smaller than that of the MISFET.
(本発明によるメモリセルの構造)
第1図は、本発明の一実施例を示す断面図である。本実
施例はD/RAMメモリセルに適用した例であり、第2
図にその平面パターンを示す。なお、第1図は第2図の
I−1断面図に相当する)。図中1はP形単結晶Sl基
板であム 2Viこの基板1の表面に形成された溝の底
部に配置され九5iO8からなる厚い絶縁膜、3Fiゲ
ート絶縁膜、4は上記絶縁膜2で分断される溝内の隙間
を埋めかつ溝周辺の平坦部の基板1上まで延在するよう
に形成されたポリSiからなるキャパシタプレート、5
は隣接する溝間の平坦部の基板1上に配置されたトラン
スファMOSトランジスタのゲート電極および配線(ワ
ード線WL)、6は隣接するゲート電極および配線5間
の基板1表面に共通して配置され九N 領域からなる?
/10g)ランジスタのソース/ドレイン領域、Tは同
じくN 領域からなるソース/ドレイン領域、8は溝内
壁から周辺の平坦部の基板1表面までキャパシタプレー
ト4に対向するように形成され九N−領域、9は絶縁膜
2直下の基板1表面に形成され九P 分離領域、10.
11は層間絶縁膜、12FiA4合金からなる配線(デ
ータ11DL)、13!riコンタクト孔を示す。(Structure of a memory cell according to the present invention) FIG. 1 is a sectional view showing an embodiment of the present invention. This example is an example applied to a D/RAM memory cell, and the second
The figure shows the plane pattern. Note that FIG. 1 corresponds to the I-1 sectional view of FIG. 2). In the figure, 1 is a P-type single-crystal Sl substrate; 2Vi is a thick insulating film made of 95iO8 disposed at the bottom of a groove formed on the surface of this substrate 1; 3Fi is a gate insulating film; 4 is separated by the above-mentioned insulating film 2; A capacitor plate 5 made of poly-Si is formed so as to fill the gap in the groove and extend onto the flat part of the substrate 1 around the groove.
6 is a gate electrode and wiring (word line WL) of a transfer MOS transistor arranged on the flat part of the substrate 1 between adjacent grooves, and 6 is arranged commonly on the surface of the substrate 1 between adjacent gate electrodes and wiring 5. Consists of nine N areas?
/10g) The source/drain region of the transistor, T is the source/drain region also made of an N region, and 8 is a nine N- region formed to face the capacitor plate 4 from the inner wall of the trench to the surface of the substrate 1 in the peripheral flat area. , 9 are formed on the surface of the substrate 1 directly under the insulating film 2, and 9P isolation regions; 10.
11 is an interlayer insulating film, wiring made of 12FiA4 alloy (data 11DL), 13! ri contact hole is shown.
図から明らかなように、基板1に形成した溝の両側面を
利用して隣接するメモリセルに属する第1および第2の
キャパシタが形成される。両キャパシタは、溝底部のP
+分離領域9によって分離されるが、とのP 分離領域
9上には厚い絶縁膜2が装備され、BIC構造における
ようなAt合金配線層12との信号カップリングを防止
している。As is clear from the figure, first and second capacitors belonging to adjacent memory cells are formed using both side surfaces of the groove formed in the substrate 1. Both capacitors are connected to P at the bottom of the groove.
A thick insulating film 2 is provided on the isolation region 9 to prevent signal coupling with the At alloy wiring layer 12 as in the BIC structure.
また、上記絶縁膜2は、溝の底部中央部に部分的に配置
されて溝側面を覆うことはない。このため、この絶縁膜
2を溝上部の平坦部の高さに達するまで厚く形成するこ
とができる一方、溝の側面全面全利用I−7千ギャバシ
タを形成−することができ、FCC構造の欠点であった
溝底部の分離用絶縁膜の厚さと溝キヤパシタの容量値吉
の相反性を克服している。Furthermore, the insulating film 2 is partially disposed at the center of the bottom of the trench and does not cover the side surfaces of the trench. Therefore, the insulating film 2 can be formed thickly until it reaches the height of the flat part at the top of the groove, and at the same time, it is possible to form a 7,000-gavassed film using the entire side surface of the groove, which is a disadvantage of the FCC structure. This overcomes the conflict between the thickness of the isolation insulating film at the bottom of the trench and the capacitance value of the trench capacitor.
(本発明によるメモリ七ルの製造方法)次に、このよう
な半導体装置の具体的な製造方法の一例を第3図ないし
2第18図を用いて説明する。(Method for manufacturing a memory device according to the present invention) Next, a specific example of a method for manufacturing such a semiconductor device will be described with reference to FIGS. 3 to 2.
は)じめに、片較的高い比抵抗を有するP形単結晶3月
基板1の表面に熱酸化により−・5(IOA程度のSt
〜膜21を生成させる。次にLl)CVD (減王CV
D)法により、モノシランガスとNH,ガスとの熱反応
を利用;ノCS i z N4膜22を・へ、・500
八稈度准積0せる1、最後に、、LPC’VD塘たはC
VD’/bによつ7−1= 、フシランの熱分解による
s Io!11休23f:1000−150OAの厚さ
に堆積させて、810!/S is N4 / S t
o、の3層薄膜24を形成する13次にこの3層薄膜2
4土にホトレジストを塗布し、エラチンブレ:二より溝
形成部に相当する部分のみを除去するバターニングを行
なってレジスト膜25を形成した後(第3図)、このレ
ジスト膜25をマスクとして連続した3つのステップの
りアクティブイオンエツチング(RYE)法を施1..
3層薄膜24をバター;−ングする。ずなわち、憬ずC
F、+CIFB+Arガスのプラズマ中でsi□、膜2
3を、次にCF4+Arガスのプラズマ中で5lsN4
膜22を、最後にCFll+C1IF、 !〜AFガス
のプラズマ中でSin、膜21をエツチングする。次に
、残存したレジスト25と3層膜24とをマスクとして
BCl、もしくはC4,ガスプラズマ中でのRIEによ
り基板1f:3=5μmの深さにエツチングすることに
より、島状の平坦部1人を溝1Bが取り囲んだ基板構造
が得られる(第4図)。溝幅W1は約2μm″′rニオ
る。この場合、レジスト25は消失するが、SIO[膜
23によってマスクされるために島状siパターン領域
(平坦部IA)けRIEの影響を受けない。次に、熱酸
化によって溝の側壁領域と底領域に図上省略1〜たが=
100λ前後の5iO2膜を生成させる。) First, by thermal oxidation, a St
-Produce membrane 21. Next Ll) CVD (reduction king CV
D) Using the thermal reaction between monosilane gas and NH gas;
Eight culms quasi-accumulation 0 1, finally, LPC'VD Tang or C
According to VD'/b, 7-1=, s Io! due to thermal decomposition of fusilane! 11th holiday 23f: Deposited to a thickness of 1000-150OA, 810! /S is N4 /S t
13 to form a three-layer thin film 24 of o, then this three-layer thin film 2
4. After applying a photoresist to the soil and performing buttering to remove only the portion corresponding to the groove formation portion, forming a resist film 25 (Fig. 3), a continuous resist film 25 was formed using this resist film 25 as a mask. A three-step adhesive active ion etching (RYE) method is applied.1. ..
The three-layer thin film 24 is buttered. Zuunawachi, Tsunazu C
si□, film 2 in F, +CIFB+Ar gas plasma
3 and then 5lsN4 in a CF4+Ar gas plasma.
Membrane 22, finally CFll+C1IF, ! ~Etch the Sin film 21 in AF gas plasma. Next, using the remaining resist 25 and three-layer film 24 as a mask, the substrate 1f:3 is etched to a depth of 5 μm by RIE in BCl or C4 gas plasma. A substrate structure is obtained in which the groove 1B surrounds the groove 1B (FIG. 4). The groove width W1 is approximately 2 μm''. In this case, the resist 25 disappears, but since it is masked by the SIO film 23, the island-like Si pattern region (flat portion IA) is not affected by RIE. Next, thermal oxidation is applied to the sidewall and bottom regions of the trench.
A 5iO2 film of around 100λ is generated.
次いで、モノシランガス、Nl1l、ガスおよびPH。Then monosilane gas, Nl1l, gas and PH.
ガスを混合したプラズマ中でt 1 = 0.4〜0.
6μmの厚さのリンを含むプラズマS i N4膜2T
を堆積させた後、例えばCF4+Arガス中で全面をP
IEすると、矢印方向のエツチングによって(第5図)
、島状S1パタ一ン領域1人の側壁のみに幅W2=0.
4〜0.6μmのサイドウオール5lIN4 g27a
が蒋られる(第6図)。この場合も、sio、膜23
がストッパーとなって、島状領域はRIEの影響を受け
ない。t 1 = 0.4-0.
Plasma S i N4 film 2T containing phosphorus with a thickness of 6 μm
After depositing P, the entire surface is coated with P in, for example, CF4+Ar gas.
When using IE, etching in the direction of the arrow (Figure 5)
, width W2=0.
4-0.6μm sidewall 5lIN4 g27a
is sown (Figure 6). In this case as well, sio, membrane 23
acts as a stopper, and the island region is not affected by RIE.
次に、比較的粘度の高いホトレジスト材料を塗布し2て
溝部を埋め、次いでSOG (mpln−on −gl
ass)SIOlを塗布1〜、最後に高感度ポジレジス
トを塗布して3層ホトレジスト膜を形成した後、最上部
のレジストをバターニング感光後、現像する。次いで残
留レジストをマスクとして中間の5OGSIQ!膜をC
F、+Arガスプラズマ中でRIE L、さらに残留し
たsoc sio!膜をマスクとして最下層のレジスト
をO,+Arガスプラズマ中でRI E L 、ギャバ
シタ形成領域を覆うパターンのホトレジスト膜28を形
成する(第7図)。次いでこのホトレジス)[2IIで
覆われていない領域のサイドウオール5isN4膜2T
AをRIEによって除去する。この場合、サイドウオー
ル5lsN*g27Aが残留し九〇領域がキャパシタ領
域、除去されたACTV領域がトランスファMO8)ラ
ンジスタが形成されるアクティブ領域となる。次に、ホ
トレジスト膜28を除去した後、例えば低圧の0、+N
、ガス中でBN(窒化ホウ素)ウェハを対向させるBN
対向法によりアクティブ領域の島状領域側壁および溝底
領域にホウ素をデポジションさせた後〜1000℃の熱
処理を行なってこれらの領域をP 領域29とする。こ
の熱処理によってサイドウオールS1.N4膜27Aか
らのリン拡散が行なわれ、隣接する領域に薄いN一層3
0が形成される(第8図、第9図)。Next, a relatively high viscosity photoresist material is applied 2 to fill the grooves, and then SOG (mpln-on-gl
ass) SIOl is applied from 1 to 1, and finally a high-sensitivity positive resist is applied to form a three-layer photoresist film, and the uppermost resist is patterned and exposed, and then developed. Then, using the remaining resist as a mask, the intermediate 5OGSIQ! membrane C
F, RIE L in +Ar gas plasma, and residual soc sio! Using the film as a mask, the bottom resist layer is subjected to RI EL in O, +Ar gas plasma to form a photoresist film 28 having a pattern covering the gabash formation region (FIG. 7). Next, the sidewall 5isN4 film 2T in the area not covered with this photoresist) [2II
A is removed by RIE. In this case, the sidewall 5lsN*g27A remains, the 90 region becomes a capacitor region, and the removed ACTV region becomes an active region where a transfer MO transistor is formed. Next, after removing the photoresist film 28, for example, a low pressure 0, +N
, BN (boron nitride) wafers facing each other in gas
After boron is deposited on the sidewalls of the island-like regions and the groove bottom regions of the active region by the facing method, heat treatment is performed at ~1000° C. to form these regions into P regions 29. By this heat treatment, the sidewall S1. Phosphorus is diffused from the N4 film 27A, and a thin N layer 3 is formed in the adjacent region.
0 is formed (FIGS. 8 and 9).
次に、CVD法によりS i Q、膜を全面に堆積させ
、さらに図中破線で示すように表面の凹凸をレジストな
どの高分子材料で平らにした後、CF、+Arガス中で
矢印のようにRIEすることにより、 表面を平坦化す
る。このときアクティブ領域では5isNa膜22がス
トッパーとなつでこの領域では上記sio、膜は完全に
除去され、溝部にのみ、当該溝部を完全に埋める810
□膜31が残される(第10図、第11図)。Next, a SiQ film is deposited on the entire surface using the CVD method, and after smoothing out the surface irregularities with a polymeric material such as resist as shown by the broken line in the figure, it is deposited in CF and +Ar gas as shown by the arrows. The surface is flattened by RIE. At this time, in the active area, the 5isNa film 22 acts as a stopper, and in this area, the sio film is completely removed, and only the groove is completely filled 810
□The film 31 is left behind (FIGS. 10 and 11).
次に、CF4+Arガス中のnu:vこ71:つてキャ
パシタ領域のサイドウオール5isNi算27AとS
i 、IN4膜22とを除去し、キャパシタ領域の溝側
壁および溝底部のトじ領域30を露出させる13次いで
ホトレジスト膜32を介してヒ訃のイオンインプラを行
ない、N−領域33を形成する(第12図ヘー第15図
、なお、第1,1図(づ−第!3図の車f−’GV断面
図、第15図は同じ< XV xv断面図である(た
だしレジスト膜3211−i省略))。その後、1/シ
スト膜32とS L02膜21とを酸エツチングKA−
り除去する。Next, nu:v in CF4+Ar gas 71: The sidewall of the capacitor area is 5isNi calculated 27A and S
i, the IN4 film 22 is removed and the trench sidewalls of the capacitor region and the edge region 30 at the bottom of the trench are exposed (13), followed by performing ion implantation through the photoresist film 32 to form an N- region 33 ( FIG. 12 to FIG. 15 are cross-sectional views of the vehicle f-'GV in FIGS. (Omitted)) After that, the 1/cyst film 32 and the S L02 film 21 are acid-etched.
Remove.
次に、酸素雰囲気中で800〜1000℃の温度でで加
熱することにより全面に一1ooi程度の熱S t O
t膜34を形成する。この熱sio!膜34がキャパシ
タ領域のゲート膜となる。次いで、CVIIによりリン
ドープポリSi層35を全面に堆積さ−毬−てキャパシ
タ領域の溝部を完全に埋めた部、c”t+01(Cもガ
スプラズマ中でHIEを行なって平坦化する。この場合
、StO□膜3’lがエツチングのストッパーとなる。Next, by heating at a temperature of 800 to 1000°C in an oxygen atmosphere, a heat of about 100°C is applied to the entire surface.
A t-film 34 is formed. This fever! The film 34 becomes the gate film of the capacitor region. Next, a phosphorus-doped poly-Si layer 35 is deposited on the entire surface by CVII, and the portion where the trench portion of the capacitor region is completely filled, c''t+01 (C, is also planarized by performing HIE in gas plasma. In this case, StO □The film 3'l serves as an etching stopper.
次に、全面にさらにポリB1436を2ooo=−30
00X程度堆積させfc後、リン処理によってこれをN
形化する。次いでレジスト膜32の暢W3よりは瓜いが
、キャパシタ領域(Cは、かからない幅W4の領域FG
PTに開口部を有するホトレジスト膜を形成し、これ
をマスクとじて上記2層のポリSi層3 J + 36
を)IXEにJ、り除去して当該領域([開口3Tを形
JJ!τチ2・(第16図〜第18図、なふ・第18図
は第17図のx■’m1−XVf:。Next, add poly B1436 to the entire surface by 2ooo=-30
After depositing about 00X and fc, it is treated with N
Take shape. Next, the resist film 32 has a capacitor region (C is a region FG having a width W4 which is wider than the width W3 but is not covered).
A photoresist film having an opening is formed on the PT, and using this as a mask, the above two poly-Si layers 3 J + 36
) IXE, remove the relevant area ([opening 3T in the shape JJ! :.
断面図である)Qなj・・、第17図にむいては便宜上
ポリSi層36の範囲(ポリSi層35の範囲でもある
)を斜線を付して示した。In FIG. 17, the range of the poly-Si layer 36 (also the range of the poly-Si layer 35) is shown with diagonal lines for convenience.
その後、熱処理によってボIJS1層35.36表面K
S i o、膜を形成して層間絶縁膜10とする。残
ったポリS1層がキャパシタプレート4となる。その後
、開口3Tに露出したFGPT領域表面を酸化して〜1
00λ程度の5tO1膜を生成させ、アクティブ領域の
ゲート絶絶膜を形成する。次にWシリサイド/ボlJ8
にの2層構造膜を全面に堆積さぜた後、ホトリソグラフ
ィおよびエツチングによってバターニングしゲート電極
および配線5を形成する。次いでこのゲート電極および
配線5以外のFGPT領斌に高濃度のAsイオンを打込
むことによりソース/ドレイン領域6.7を形成する。After that, by heat treatment, the surface of IJS1 layer 35.36
A film is formed to serve as an interlayer insulating film 10. The remaining poly S1 layer becomes the capacitor plate 4. After that, the surface of the FGPT region exposed in the opening 3T is oxidized to ~1
A 5tO1 film having a thickness of approximately 00λ is formed to form a gate insulating film in the active region. Next, W Silicide/BolJ8
After a two-layer structure film is deposited on the entire surface, patterning is performed by photolithography and etching to form gate electrodes and interconnections 5. Next, source/drain regions 6.7 are formed by implanting highly concentrated As ions into the FGPT regions other than the gate electrode and wiring 5.
次にCvDにより全面に層間絶R膜11となるSIO。Next, the SIO becomes an interlayer R film 11 on the entire surface by CvD.
膜を形成し、ホトリソグラフィおよびエツチングにより
コンタクト孔13をあけた後、全面にA7合金膜を蒸着
し、ホトリングラフィおよびエツチングによυAt合金
配線12t−形成することによって、第1図および第2
図に示したと同様のメモリセル構造が得られる。After forming a contact hole 13 by photolithography and etching, an A7 alloy film is deposited on the entire surface, and υAt alloy wiring 12t is formed by photolithography and etching.
A memory cell structure similar to that shown in the figure is obtained.
なお、第10因および第11図に示j−九ようなS造は
、次のような方法によっても形成できる。Incidentally, the S structure shown in factor 10 and j-9 shown in FIG. 11 can also be formed by the following method.
すなわち、前述したと同様に第7図に示したようなレジ
スト膜28を用いてアクティブ領域のサイドウオールS
i 3N!、膜27Aを除去した後、ホウ素をインプ
ラし1、さらにCVD法によりホウ素をドープした5A
01(BSG)膜41を500〜・1000又程度被覆
する。次に、同じ<:CVD法により不純物を添加しな
いS I Oi s42を、十分に溝部を埋めつくす↓
うに厚く堆積させた上で矢印で示すように前述したと同
様のHIEを行ない(第19図)、平坦化する。その後
、800〜1000℃の熱処理を行なうと、ホウ素ドー
プs i O,膜41からホウ素の拡散が行なわれ、ア
クティブ領域ACTVの側壁領域と溝底領域にP領域2
Sが形成されるとともに、キャパシタ領域の4側壁には
サイドウオールSl。That is, in the same way as described above, the sidewall S of the active area is formed using the resist film 28 as shown in FIG.
i3N! , after removing the film 27A, boron was implanted 1, and 5A doped with boron by CVD method.
01 (BSG) film 41 is coated with about 500 to 1000 layers. Next, fill the groove thoroughly with SIOi s42, which does not contain any impurities, using the same <:CVD method↓
After the film is deposited to a very thick thickness, the same HIE as described above is performed as indicated by the arrow (FIG. 19), and the film is planarized. After that, when heat treatment is performed at 800 to 1000°C, boron is diffused from the boron-doped SiO film 41, and a P region 2 is formed in the sidewall region of the active region ACTV and the trench bottom region.
At the same time, sidewalls S1 are formed on the four side walls of the capacitor region.
N、膜27Aからのリン拡散によ、りN−領域30が形
成される(第20図−第22図、なお、第22図は第2
1図の罵−XxIi断面図であ局。Due to the diffusion of N and phosphorus from the film 27A, an N- region 30 is formed (FIGS. 20 to 22; FIG.
This is a cross-sectional view of Figure 1-XxIi.
また、サイドウオール5IJN4膜27A’tm添加の
81.N、膜と1−でおき、第12図の段階でリンをデ
ポジションし拡散させることに、!:′)てN−領域3
0および33を同時に形成してもよい(もちろんこの場
合N−領域33を形成するヒ素イオン・1ンプラは不要
)。Also, 81.5% of the sidewall 5IJN4 film 27A'tm addition. N, membrane and 1-, phosphorus is deposited and diffused in the step shown in Figure 12! :') teN-area 3
0 and 33 may be formed at the same time (of course, in this case, the arsenic ion 1 plasticizer forming the N- region 33 is unnecessary).
いずれにしても、上述した各集施例では、キャバシタ形
成領域の島状Stパターンの側壁に予めサイドウオール
S la N4膜を形成しておき、分離用絶縁膜となる
5iot膜を埋め込んで平坦化を行なった後に、このサ
イドウオールS > s N、を選択的に除去すること
によって、上記分離用S i Ot膜と鰺パターンの側
壁とで囲まれたサブミクロン幅の溝をセルファライン的
に形成しここにキャノくシタを形成することが可能とな
る。したがって、サイドウオール層は必ずしも5isN
iには限らないがS10.に対して選択的にエツチング
除去することが可能な材料でなければ々らず、他にVi
jatO3などが使用可能である。In any case, in each of the above-mentioned embodiments, a sidewall S la N4 film is formed in advance on the side wall of the island-like St pattern in the capacitor formation region, and a 5iot film serving as an isolation insulating film is buried and planarized. After performing this, by selectively removing this sidewall S > s N, a submicron width groove surrounded by the separation SiOt film and the sidewall of the mackerel pattern is formed in a self-aligned manner. It becomes possible to form a canopy here. Therefore, the sidewall layer is not necessarily 5isN.
Although not limited to i, S10. The material must be one that can be selectively etched away with respect to Vi.
jatO3 etc. can be used.
このようなメモリセルは、前述したような各種の周辺回
路と同一基板上に同時に形成される。例えば第23図は
第25図上で左上のSA、内に相当するプレチャージ回
路の構成例を示す平面図、第24図はそのXX!V−X
XIV断面図であるが、MO8’[界効果トランジスタ
Q□、QIII間を分離するフィールド酸化膜51は、
上述した本発明の実施例のメモリセル中の分離用絶縁膜
2と同時に形成することができる。同様に、当該フィー
ルド酸化膜51下にチャネルストッパとして形成される
P 領域52はP 分離領域9と、上記MO8トランジ
スタのソース/ドレイン領域53.5441/−ス/ド
レイ/領域6.7と、同じくゲート電極および配線55
はゲート電極および配線5と、ゲート絶縁膜56はゲー
ト絶縁膜3と、層間絶縁膜5Tは層間絶縁膜1Gと、層
間絶縁膜58は層間絶縁膜11と、配線59.60は配
線12とそれぞれ同時に形成される。Such memory cells are formed simultaneously on the same substrate as the various peripheral circuits described above. For example, FIG. 23 is a plan view showing an example of the configuration of a precharge circuit corresponding to SA in the upper left of FIG. 25, and FIG. V-X
Although it is a cross-sectional view of MO8', the field oxide film 51 separating the field effect transistors Q□ and QIII is
It can be formed simultaneously with the isolation insulating film 2 in the memory cell of the embodiment of the present invention described above. Similarly, the P region 52 formed as a channel stopper under the field oxide film 51 is similar to the P isolation region 9 and the source/drain region 53.5441/- source/drain/region 6.7 of the MO8 transistor. Gate electrode and wiring 55
are the gate electrode and wiring 5, the gate insulating film 56 is the gate insulating film 3, the interlayer insulating film 5T is the interlayer insulating film 1G, the interlayer insulating film 58 is the interlayer insulating film 11, and the wiring 59 and 60 are the wiring 12, respectively. formed at the same time.
以上説明したように、本発明の半導体装置によれば、半
導体基板に設けた溝を、底部に配置した分離用絶縁膜で
分断し、分析場れた両側面部に第1および第2のキャパ
シタを形成することにより、分離用絶縁膜を十分に厚く
形成する一方、溝の側面全面をキャパシタに利用するこ
とができ、十分に大きい容量値が得られるとともに、上
部の配線との信号カップリングも防止できる。As explained above, according to the semiconductor device of the present invention, a groove provided in a semiconductor substrate is divided by an isolation insulating film disposed at the bottom, and first and second capacitors are installed on both side surfaces where an analysis field is exposed. By forming a sufficiently thick isolation insulating film, the entire side surface of the trench can be used as a capacitor, which allows a sufficiently large capacitance value to be obtained and also prevents signal coupling with the wiring above. can.
また本発明の製造方法によれば、溝の側面をサイドウオ
ール層で覆った状態で分離用絶縁膜を形成して平坦化し
、その後サイドウオール層を除去してキャパシタを形成
する手法をとることにより、上述した構造が容易に形成
できるとともに、サイドウオール層からの不純物拡散を
利用してキヤ・くシタの一方の電極となる半導体領破を
形成する場合には、工程をさらに簡略化することができ
る。Further, according to the manufacturing method of the present invention, an isolation insulating film is formed and flattened with the side walls of the trench covered with a side wall layer, and then the side wall layer is removed to form a capacitor. In addition to being able to easily form the above-described structure, the process can be further simplified if the semiconductor breakout that becomes one electrode of the capacitor is formed using impurity diffusion from the sidewall layer. can.
第1図は本発明の一実施例を示すメモリセルの断面図、
第2図は平面図、第3図ないし第18図はその製造プロ
セスの一例を示す断面図および平面図、第19図ないし
第22図は他の例を示す断面図および平面図、第23図
および第24図は周辺回路の構成例を示す平面図および
断面図、第25図は本発明が適用される一例としてのD
/RAMを示す回路構成図である。
1・・・・P形単結晶si基板、1B・・・・溝、2・
・・・分離用絶縁膜、3・・・φゲート絶縁膜、4・争
拳会キャパシタグレート、8.30・ゆ−曇N−領域、
2γA11−−拳サイドウオール5iiNa膜、31,
41.42・・・・分離用絶縁膜としてのSIO,膜、
34争・・・ゲート絶縁膜としてのsio!膜、35.
36 −・拳・キャパシタプレートとしてのポリ81層
。
1.パ一−一゛・、
代理人 弁理士 小 川 勝 勇゛\
第1図
第2図
第3図
2弓
第4図
B
第5図
第6図
第7図
第9図
第10図
第12図
1 〆 21第1
3図
第14図 第15図
第16図
第17図
第18図
37 ノロ
第19図
第20図
第21図
2孕
第24図
第22図
第23図
HFIG. 1 is a cross-sectional view of a memory cell showing one embodiment of the present invention;
2 is a plan view, FIGS. 3 to 18 are sectional views and a plan view showing an example of the manufacturing process, FIGS. 19 to 22 are sectional views and a plan view showing another example, and FIG. 23 24 is a plan view and a sectional view showing an example of the configuration of a peripheral circuit, and FIG. 25 is a D as an example to which the present invention is applied.
FIG. 3 is a circuit configuration diagram showing /RAM. 1...P type single crystal Si substrate, 1B...groove, 2...
...Isolation insulating film, 3...φ gate insulating film, 4. Shoukenkai capacitor rating, 8.30. Yukumo N- region,
2γA11--Fist sidewall 5iiNa membrane, 31,
41.42...SIO, film as isolation insulating film,
34th race...SIO as a gate insulating film! membrane, 35.
36 - Poly 81 layer as fist/capacitor plate. 1. Patent Attorney Masaru Ogawa Figure 1 Figure 2 Figure 3 Figure 2 Bow Figure 4 B Figure 5 Figure 6 Figure 7 Figure 9 Figure 10 Figure 12 1 〆 21 1st
Fig. 3 Fig. 14 Fig. 15 Fig. 16 Fig. 17 Fig. 18 Fig. 37 Noro Fig. 19 Fig. 20 Fig. 21 Fig. 2 Pregnant Fig. 24 Fig. 22 Fig. 23 H
Claims (1)
の両側面から離して分離用絶縁膜を配置し、この分離用
絶縁膜で分断された溝部に、溝底部から各側面部の半導
体基板表面に位置する当該半導体基板と反対導電形の半
導体領域と、これら半導体領域の表面を覆う絶縁膜と、
この絶縁膜に覆われた溝の側面と分離用絶縁膜との間の
空隙を埋める導電性層とからなる第1および第2のキャ
パシタを形成したことを特徴とする半導体装置。 2、半導体基板に溝を形成する工程と、溝を埋めた堆積
層に異方性エッチングを施すことにより溝側面を覆うサ
イドウォール層を形成する工程と、残つた溝部を分離用
絶縁膜で埋めて平坦化する工程と、サイドウォール層を
選択的に除去するとともに、溝底部から側面部の半導体
基板表面に当該半導体基板と反対導電形の半導体領域を
形成しかつその表面を絶縁膜で覆う工程と、この絶縁膜
に覆われた溝の側面と分離用絶縁膜との間の空隙を埋め
て導電性層を形成する工程とを少なくとも含む半導体装
置の製造方法。 3、溝底部から側面部の半導体基板表面への反対導電形
の半導体領域の形成は、サイドウォール層を除去する前
に、当該サイドウォール層からの不純物拡散により行な
うことを特徴とする特許請求の範囲第2項記載の半導体
装置の製造方法。[Claims] 1. A groove is provided in the semiconductor substrate, and an isolation insulating film is arranged at the bottom of the groove apart from both sides of the groove, and a groove separated by the isolation insulating film is formed from the bottom of the groove. a semiconductor region of a conductivity type opposite to that of the semiconductor substrate located on the surface of the semiconductor substrate on each side surface; an insulating film covering the surface of these semiconductor regions;
A semiconductor device characterized in that first and second capacitors are formed of a conductive layer filling a gap between the side surface of the trench covered with the insulating film and the isolation insulating film. 2. A process of forming a groove in the semiconductor substrate, a process of forming a sidewall layer covering the sides of the groove by performing anisotropic etching on the deposited layer filling the groove, and filling the remaining groove with an isolation insulating film. a step of selectively removing the sidewall layer, forming a semiconductor region of the opposite conductivity type to that of the semiconductor substrate on the surface of the semiconductor substrate from the bottom of the trench to the side surfaces, and covering the surface with an insulating film. and a step of forming a conductive layer by filling a gap between the side surface of the trench covered with the insulating film and the isolation insulating film. 3. The semiconductor region of the opposite conductivity type is formed from the trench bottom to the side surface of the semiconductor substrate by diffusing impurities from the sidewall layer before removing the sidewall layer. A method for manufacturing a semiconductor device according to scope 2.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60177504A JPS6239049A (en) | 1985-08-14 | 1985-08-14 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60177504A JPS6239049A (en) | 1985-08-14 | 1985-08-14 | Semiconductor device and manufacture thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6239049A true JPS6239049A (en) | 1987-02-20 |
Family
ID=16032059
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60177504A Pending JPS6239049A (en) | 1985-08-14 | 1985-08-14 | Semiconductor device and manufacture thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6239049A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63244673A (en) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | Semiconductor memory device |
-
1985
- 1985-08-14 JP JP60177504A patent/JPS6239049A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63244673A (en) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | Semiconductor memory device |
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