JPS6238668A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、画像処理装置、特に基準部材を走査して得た
シェーディング歪みデータに基づきシェーディング歪み
補正を行なう画像処理装置に関する。

［従来の技術］ 従来、ファクシミリ装置や複写機など様々な画像処理を
行なう装置が知られているが、これらの多くは原稿を光
源により照明しての反射光を用いて読み取りを行なって
いる。蛍光燈などの光源はその全長にわたって均一な光
量を得るのが困難であるので、通常この種の装置では読
み取った画信号のシェーディング歪みを補正する機構が
設けられる。

第４図に従来のシェーディング歪み補正を行なう画像処
理装置の構造を示す。

第４図において符号１０１で示されているものは光電変
換素子としてのＣＣＤセンサで、原稿の反射光はレンズ
、プリズムなどの光学系を介してＣＯＤセンサ１上に結
像される。

又、符号１００で示されているものは読み取り系の所定
位置に設けられた白基準板で、シェーディング歪みデー
タを得るためにこの基準板からの反射光がＣＣＤセンサ
１０１に入力される。

ＣＣＤセンサ１からの出力は可変ゲインアンプ１０４を
介して出力される。又、ＣＣＤセンサ１０１の後段には
Ａ／Ｄ変換器１０２が接続されており、ＣＣＤセンサ１
０１の出力がデジタルデータに変換されてＲＡＭ（ラン
ダムアクセスメモリ）１３５に入力できるようになって
いる。

ＲＡＭ１３５の出力はデコーダ１０３を介して可変ゲイ
ンアンプ１０４を制御できるように変換され、アンプ１
０４の制御入力に導かれる。

以上の構成において、画像読み取りに先立って白基準板
１０１をＣＣＤセンサ１０１により走査し、この出力を
Ａ／Ｄ変換器１０２でデジタルデータに直した後ＲＡＭ
１３５に格納する。例えば、光源の光量のバラツキなど
により基準板１００の端部領域などにおいて光量不足な
どが生じるが、このデータはそのままＲＡＭ１３５に格
納される。次にＣＣＤセンサ１０１によって読み取るべ
き原稿の画像を走査するが、この時ＣＣＤセンサからの
画像信号出力に応じて順次ＲＡＭ１３５内のデータが読
み出され、デコーダ１０３を介してアンプ１０４に与え
られ、アンプ１０４のゲインがこのデータに応じて制御
される。これにより原稿端部のシェーディング歪みが補
正され、原稿全面にわたって均一な画像データを得るこ
とができる。

［発明が解決しようとする問題点１ 以上のような従来構成においては、ＲＡＭ１３５に格納
するデータをＡ／Ｄ変換器を用いてデジタルデータに変
換しているので、コストダウンが困難な欠点があった。

特に高速処理が必要な場合、高速で動作するＡ／Ｄ変換
器が要求されるので構造が複雑になりコストも高くなる
欠点があった。

［問題点を解決するための手段］ 本発明は以上の問題点を解決するために、基準部材を走
査して得たデータに基づきシェーディング歪み補正を行
なう画像処理装置において、読み取り手段の出力を増幅
するゲイン制御の可能な増幅器を設け、基準部材走査時
にこの増幅器の出力が基準部材走査時のピーク出力と等
しくなるように制御を行ない、この制御データを記憶し
て画像走査時に再生して用いる構成を採用した。

［作　用］ 第１図のようにＣＣＤセンサｌの出力が、アップダウン
カウンタ２７を介して増幅器３を制御してダイオード３
９．コンデンサ４１．抵抗４３から成るピーク保存回路
のピーク値と等しくなるよう基準部材走査を行ない、こ
の制御条件をＲＡＭ３５に保存して画像読み取り時に同
じ制御条件を再生する。

このような構成によりシェーディング歪み補正を行ない
、高価なＡ／Ｄ変換器を排除し、またＲＡＭの容量を削
減する。

［実施例］ 以下図面に示す実施例に基づき本発明の詳細な説明する
。

第１図は本発明による画像処理装置の一実施例を示した
回路図で１図において符号ｌは従来同様の構成を有する
ＣＣＤセンサである。ＣＣＤセンサの出力は信号線１ａ
を介してオペアンプから構成された増幅器３に入力され
る。増幅器３の出力は信号線３ａを介して出力される。

増幅器３の符号の一人力は抵抗１７を介して接地されて
おり、又その出力は一人力にフィードバックされている
。ここではフィードバック抵抗として４つの抵抗９，１
１．１３及び１５が接続されている。周知のように、オ
ペアンプを用いた回路のゲインは帰還抵抗と、これに接
続された入力抵抗の比によって決定される。ここでは図
示するように抵抗９．１１．１３及び１５の数値に重み
を付け、これらの各タップをスイッチ１９，２１．２３
及び？５で短絡させて増幅率を制御できるようになって
いる。スイッチ１９，２１．２３及び２５はアップダウ
ンカウンタ２７の４ビツトの出力により制御されるよう
になっている。アップダウンカウンタ２７には信号線２
７ｂを介してクロック信号が入力される。又、プリセッ
ト入力は信号線２７ａを介して行なわれる。アップダウ
ンカウンタ２７の出力の制御はアントゲ−）２９．３３
及びオアゲート３１から成るゲート回路により制御され
る。アンドゲート２９，３３の一方の入力はそれぞれＲ
ＡＭの入力及び出力端子に接続されている。ＲＡＭ３５
の読み書き制御はアンドゲート３３の他方の入力信号線
２９ａと、前記のクロックをアンドゲート４５に入力す
ることにより論理積を取り、この出力を信号線４５ａを
介してＲＡＭ　１３５に与えることにより行なわれる。

又、信号線２９ａの信号は信号線３ａに接続されたスイ
ッチ３７を制御するようになっている。

スイッチ３７の後段にはダイオード３９を介してコンパ
レータ５の一人力が接続されている。コンパレータ５の
入力信号線５ａはコンデンサ４１及び抵抗４３から成る
ピーク保存回路を介して接地されている。又、コンパレ
ータ５の十人力は信号線３ａに接続されている。尚、以
上の構成において、アントゲ−）２９，４５の入力は丸
印で示すように反転されて入力されている。

次に以上における動作につき第３図及び第４図を参照し
て説明する。

原稿読み取りに先立ち基準部材を読み取った場合には、
第２図の区間Ａ−Ｃにおけるようにセンサ端部の出力が
低下したシェーディング歪みを含んだ波形がＣＣＤセン
サ１の出力信号線１ａに現れる。区間Ａにおいては、信
号線２７ａにより、アップダウンカウンタ２７にプリセ
ット入力を行なって、これによりスイッチ１９，２１．
２３及び２５が全てオン状態になり帰還抵抗が全て短絡
され、オペアンプにより構成された増幅器３のゲインは
最少に設定される。従って増幅器３の出力は第２図に符
号３ａで示すように入力側の信号と同じものが現れる。

この時、信号線２９ａは／＼イレベルとされており、ス
イッチ３７が閉じられ、この結果信号線３ａの信号のピ
ークがダイオード３９、コンデンサ４１及び抵抗４３か
ら構成されたピークホールド回路に保存される。

続いて区間Ｂにおいて、信号線２７ａがローレベル及び
信号線２９ａもローレベルにされ、この結果プリセット
状態が解除されてアップダウンカウンタ２７が信号線２
７ｂのクロックに同期してアップダウンカウントを開始
する。計数のアップ／ダウンの情報はオアゲート３１を
介して入力される。即ち、信号線２９ａのローレベルに
よりスイッチ３７がオフとなり、この結果コンパレータ
５は一人力の前記のピーク値と十人力の信号線３ａの信
号を比較する。コンパレータ５は信号線３ａの信号と、
区間Ａでピークホールドされた基準部材走査時のピーク
値を比較し、信号線３ａの信号の方が小さければローレ
ベルを出力してアンドゲート２９及びオアゲート３１を
介してカウンタの出力の値が小さくなるようにカウント
ダウンに切り換える。アップダウンカウンタ２７の４ビ
ツトの出力は２４、即ち１６段階にわたって増幅器３の
ゲインを制御するので、カウントダウンに応じて増幅器
３のゲインが増大しこの結果ピークホールドされたピー
ク値に信号線３ａの出力信号が近づけられる。逆に信号
線３ａの出力の方がピーク値よりも高い場合にはコンパ
レータ５はハイレベルを出力し、アップダウンカウンタ
２７をカウントアツプに切り換える。これにより前記と
逆の動作により増幅器３のゲインを低下させ出力を低下
させる。以上のように区間Ｂにおいては信号線３ａの出
力は一定値に制御される。

区間Ｂにおいてコンパレータ５の出力はＲＡＭ３５に順
次クロックに同期して書き込まれる。

第２図の区間Ｂに示すように、書き込み制御はアンドゲ
ート４５により行なわれるので、信号線２９＆ｒ７）４
ｔｉ号がローレベルになった時のみ書き込みが可能にな
る。これによりカウンタのアップ／ダウンの情報はＲＡ
Ｍ３５に保存される。

第３図に第２図の区間Ｂの先頭の部分の拡大図を示す、
ここでは前記のように区間の一番最初で信号線３ａの信
号の方がピーク値よりも低いので、前記のようにアップ
ダウンカウンタ２７がカウントアツプに制御され、この
結果信号線３ａの出力信号は信号線５ａのピーク値に近
づき、ピーク値に到達するとコンパレータ５が反転を繰
り返してアップダウンカウンタ２７の出力値をほぼ一定
に制御する。このようにして、出力が一定に制御される
。

次に区間Ｃ，Ｄではそれぞれ基準部材と原稿の走査を行
なっている。ここでは信号線２９ａはハイレベルにされ
、又信号線２７ａは走査の開始に同期してカウンタ２７
を所定のプリセット値に設定する。信号線２９ａのハイ
レベルにより、ＲＡＭ３５から先に記憶したデータがク
ロックに同期して出力され、アンドゲート３３及びオア
ゲート３１を介してアップダウンカウンタ２７に入力さ
れる。この結果読み取りの進行に応じてスイッチ１９，
２１．２３及び２５が基準部材の走査時と同様に制御さ
れ、増幅器３のゲインが区間Ｂにおけるのと同様に制御
される。これによって信号線３ａの出力信号は区間Ｃに
おける基準部材の読み取り時には区間Ｂと同様に一定値
に制御された出力、又区間りにおいては同様のゲインの
再生により原稿の端部から端部までの領域で一様なシェ
ーディング歪みを補正された画信号出力を得ることがで
きる。

以上のように、本実施例によれば画信号１ビツトに対し
てシェーディング補正データは１ビツトのみを記憶すれ
ば良く、従来のＡ／Ｄ変換器を用いる構成に比べてＲＡ
Ｍ３５の容量を大幅に減少させることが可能である。従
来のＡ／Ｄ変換器を用いる構成ではＡ／Ｄ変換器の精度
に応じて記憶すべき補正データは増加する。例えば８ビ
ツトのＡ／Ｄ変換器を使用した場合には画信号１ビツト
に対しそれぞれ８ビツトの情報をＲＡＭに格納する必要
があった。従って、本実施例によれば高価な高速のＡ／
Ｄ変換器を用いる必要がなく、しがも小規模なＲＡＭを
用いた簡単安価な構成によりシェーディング歪みの補正
が可能になる。

［発明の効果］ 以」二の説明から明かなように本発明によれば基準部材
を走査してシェーディング歪み補正を行なう画像処理装
置において、読み取り手段の出力を増幅する可変ゲイン
の増幅器を設け、基準部材走査時に前記増幅器の出力が
基準部材走査時のピーク出力に等しくなるように増幅器
のゲインを制御し、このゲイン情報を記憶して画像読み
取り時に再生し、増幅器に与えてシェーディング歪みの
補正を行なう構成を採用しているので、簡単安価な構成
によりＡ／Ｄ変換器等を用いる必要なくシェーディング
歪みを確実に補正することができる優れた画像処理装置
を提供することができる。

【図面の簡単な説明】

第１図は本発明による画像処理装置の構成を示した回路
図、第２図は第１図の構成における動作を示した波形図
、第３図は第２図の区間Ｂを拡大して示した波形図、第
４図は従来のシェーディング歪み補正装置の構成を示し
たブロック図である。 １・・・ＣＣＤセンサ　　３・・・増幅器５・・・コン
パレータ １９．２１，２３．２５及び３７・・・スイッチ２７・
・・アップダウンカウンタ ３５・・・ＲＡＭ ７ａ １に２１９］ｊ話子モＬ覧ｎ二（しくづ０り６り第３図

Claims (1)

【特許請求の範囲】
1. 基準部材を走査して得たシェーディング歪みデータに基
   づきシェーディング歪み補正を行なう画像処理装置にお
   いて、画情報読み取り手段の出力を増幅するゲイン制御
   可能な増幅器を設け、基準部材を読み取った際に前記増
   幅器の出力が基準部材走査時のピーク出力に等しくなる
   ように前記増幅器のゲインを制御し、このときのゲイン
   に関するデータを記憶して画情報読み取り時に記憶デー
   タに基づいて前記増幅器のゲインを制御してシェーディ
   ング歪みの補正を行なうことを特徴とする画像処理装置
   。