JPS6238668A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPS6238668A JPS6238668A JP60177646A JP17764685A JPS6238668A JP S6238668 A JPS6238668 A JP S6238668A JP 60177646 A JP60177646 A JP 60177646A JP 17764685 A JP17764685 A JP 17764685A JP S6238668 A JPS6238668 A JP S6238668A
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- JP
- Japan
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- output
- amplifier
- signal line
- reference member
- gain
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、画像処理装置、特に基準部材を走査して得た
シェーディング歪みデータに基づきシェーディング歪み
補正を行なう画像処理装置に関する。
シェーディング歪みデータに基づきシェーディング歪み
補正を行なう画像処理装置に関する。
[従来の技術]
従来、ファクシミリ装置や複写機など様々な画像処理を
行なう装置が知られているが、これらの多くは原稿を光
源により照明しての反射光を用いて読み取りを行なって
いる。蛍光燈などの光源はその全長にわたって均一な光
量を得るのが困難であるので、通常この種の装置では読
み取った画信号のシェーディング歪みを補正する機構が
設けられる。
行なう装置が知られているが、これらの多くは原稿を光
源により照明しての反射光を用いて読み取りを行なって
いる。蛍光燈などの光源はその全長にわたって均一な光
量を得るのが困難であるので、通常この種の装置では読
み取った画信号のシェーディング歪みを補正する機構が
設けられる。
第4図に従来のシェーディング歪み補正を行なう画像処
理装置の構造を示す。
理装置の構造を示す。
第4図において符号101で示されているものは光電変
換素子としてのCCDセンサで、原稿の反射光はレンズ
、プリズムなどの光学系を介してCODセンサ1上に結
像される。
換素子としてのCCDセンサで、原稿の反射光はレンズ
、プリズムなどの光学系を介してCODセンサ1上に結
像される。
又、符号100で示されているものは読み取り系の所定
位置に設けられた白基準板で、シェーディング歪みデー
タを得るためにこの基準板からの反射光がCCDセンサ
101に入力される。
位置に設けられた白基準板で、シェーディング歪みデー
タを得るためにこの基準板からの反射光がCCDセンサ
101に入力される。
CCDセンサ1からの出力は可変ゲインアンプ104を
介して出力される。又、CCDセンサ101の後段には
A/D変換器102が接続されており、CCDセンサ1
01の出力がデジタルデータに変換されてRAM(ラン
ダムアクセスメモリ)135に入力できるようになって
いる。
介して出力される。又、CCDセンサ101の後段には
A/D変換器102が接続されており、CCDセンサ1
01の出力がデジタルデータに変換されてRAM(ラン
ダムアクセスメモリ)135に入力できるようになって
いる。
RAM135の出力はデコーダ103を介して可変ゲイ
ンアンプ104を制御できるように変換され、アンプ1
04の制御入力に導かれる。
ンアンプ104を制御できるように変換され、アンプ1
04の制御入力に導かれる。
以上の構成において、画像読み取りに先立って白基準板
101をCCDセンサ101により走査し、この出力を
A/D変換器102でデジタルデータに直した後RAM
135に格納する。例えば、光源の光量のバラツキなど
により基準板100の端部領域などにおいて光量不足な
どが生じるが、このデータはそのままRAM135に格
納される。次にCCDセンサ101によって読み取るべ
き原稿の画像を走査するが、この時CCDセンサからの
画像信号出力に応じて順次RAM135内のデータが読
み出され、デコーダ103を介してアンプ104に与え
られ、アンプ104のゲインがこのデータに応じて制御
される。これにより原稿端部のシェーディング歪みが補
正され、原稿全面にわたって均一な画像データを得るこ
とができる。
101をCCDセンサ101により走査し、この出力を
A/D変換器102でデジタルデータに直した後RAM
135に格納する。例えば、光源の光量のバラツキなど
により基準板100の端部領域などにおいて光量不足な
どが生じるが、このデータはそのままRAM135に格
納される。次にCCDセンサ101によって読み取るべ
き原稿の画像を走査するが、この時CCDセンサからの
画像信号出力に応じて順次RAM135内のデータが読
み出され、デコーダ103を介してアンプ104に与え
られ、アンプ104のゲインがこのデータに応じて制御
される。これにより原稿端部のシェーディング歪みが補
正され、原稿全面にわたって均一な画像データを得るこ
とができる。
[発明が解決しようとする問題点1
以上のような従来構成においては、RAM135に格納
するデータをA/D変換器を用いてデジタルデータに変
換しているので、コストダウンが困難な欠点があった。
するデータをA/D変換器を用いてデジタルデータに変
換しているので、コストダウンが困難な欠点があった。
特に高速処理が必要な場合、高速で動作するA/D変換
器が要求されるので構造が複雑になりコストも高くなる
欠点があった。
器が要求されるので構造が複雑になりコストも高くなる
欠点があった。
[問題点を解決するための手段]
本発明は以上の問題点を解決するために、基準部材を走
査して得たデータに基づきシェーディング歪み補正を行
なう画像処理装置において、読み取り手段の出力を増幅
するゲイン制御の可能な増幅器を設け、基準部材走査時
にこの増幅器の出力が基準部材走査時のピーク出力と等
しくなるように制御を行ない、この制御データを記憶し
て画像走査時に再生して用いる構成を採用した。
査して得たデータに基づきシェーディング歪み補正を行
なう画像処理装置において、読み取り手段の出力を増幅
するゲイン制御の可能な増幅器を設け、基準部材走査時
にこの増幅器の出力が基準部材走査時のピーク出力と等
しくなるように制御を行ない、この制御データを記憶し
て画像走査時に再生して用いる構成を採用した。
[作 用]
第1図のようにCCDセンサlの出力が、アップダウン
カウンタ27を介して増幅器3を制御してダイオード3
9.コンデンサ41.抵抗43から成るピーク保存回路
のピーク値と等しくなるよう基準部材走査を行ない、こ
の制御条件をRAM35に保存して画像読み取り時に同
じ制御条件を再生する。
カウンタ27を介して増幅器3を制御してダイオード3
9.コンデンサ41.抵抗43から成るピーク保存回路
のピーク値と等しくなるよう基準部材走査を行ない、こ
の制御条件をRAM35に保存して画像読み取り時に同
じ制御条件を再生する。
このような構成によりシェーディング歪み補正を行ない
、高価なA/D変換器を排除し、またRAMの容量を削
減する。
、高価なA/D変換器を排除し、またRAMの容量を削
減する。
[実施例]
以下図面に示す実施例に基づき本発明の詳細な説明する
。
。
第1図は本発明による画像処理装置の一実施例を示した
回路図で1図において符号lは従来同様の構成を有する
CCDセンサである。CCDセンサの出力は信号線1a
を介してオペアンプから構成された増幅器3に入力され
る。増幅器3の出力は信号線3aを介して出力される。
回路図で1図において符号lは従来同様の構成を有する
CCDセンサである。CCDセンサの出力は信号線1a
を介してオペアンプから構成された増幅器3に入力され
る。増幅器3の出力は信号線3aを介して出力される。
増幅器3の符号の一人力は抵抗17を介して接地されて
おり、又その出力は一人力にフィードバックされている
。ここではフィードバック抵抗として4つの抵抗9,1
1.13及び15が接続されている。周知のように、オ
ペアンプを用いた回路のゲインは帰還抵抗と、これに接
続された入力抵抗の比によって決定される。ここでは図
示するように抵抗9.11.13及び15の数値に重み
を付け、これらの各タップをスイッチ19,21.23
及び?5で短絡させて増幅率を制御できるようになって
いる。スイッチ19,21.23及び25はアップダウ
ンカウンタ27の4ビツトの出力により制御されるよう
になっている。アップダウンカウンタ27には信号線2
7bを介してクロック信号が入力される。又、プリセッ
ト入力は信号線27aを介して行なわれる。アップダウ
ンカウンタ27の出力の制御はアントゲ−)29.33
及びオアゲート31から成るゲート回路により制御され
る。アンドゲート29,33の一方の入力はそれぞれR
AMの入力及び出力端子に接続されている。RAM35
の読み書き制御はアンドゲート33の他方の入力信号線
29aと、前記のクロックをアンドゲート45に入力す
ることにより論理積を取り、この出力を信号線45aを
介してRAM 135に与えることにより行なわれる。
おり、又その出力は一人力にフィードバックされている
。ここではフィードバック抵抗として4つの抵抗9,1
1.13及び15が接続されている。周知のように、オ
ペアンプを用いた回路のゲインは帰還抵抗と、これに接
続された入力抵抗の比によって決定される。ここでは図
示するように抵抗9.11.13及び15の数値に重み
を付け、これらの各タップをスイッチ19,21.23
及び?5で短絡させて増幅率を制御できるようになって
いる。スイッチ19,21.23及び25はアップダウ
ンカウンタ27の4ビツトの出力により制御されるよう
になっている。アップダウンカウンタ27には信号線2
7bを介してクロック信号が入力される。又、プリセッ
ト入力は信号線27aを介して行なわれる。アップダウ
ンカウンタ27の出力の制御はアントゲ−)29.33
及びオアゲート31から成るゲート回路により制御され
る。アンドゲート29,33の一方の入力はそれぞれR
AMの入力及び出力端子に接続されている。RAM35
の読み書き制御はアンドゲート33の他方の入力信号線
29aと、前記のクロックをアンドゲート45に入力す
ることにより論理積を取り、この出力を信号線45aを
介してRAM 135に与えることにより行なわれる。
又、信号線29aの信号は信号線3aに接続されたスイ
ッチ37を制御するようになっている。
ッチ37を制御するようになっている。
スイッチ37の後段にはダイオード39を介してコンパ
レータ5の一人力が接続されている。コンパレータ5の
入力信号線5aはコンデンサ41及び抵抗43から成る
ピーク保存回路を介して接地されている。又、コンパレ
ータ5の十人力は信号線3aに接続されている。尚、以
上の構成において、アントゲ−)29,45の入力は丸
印で示すように反転されて入力されている。
レータ5の一人力が接続されている。コンパレータ5の
入力信号線5aはコンデンサ41及び抵抗43から成る
ピーク保存回路を介して接地されている。又、コンパレ
ータ5の十人力は信号線3aに接続されている。尚、以
上の構成において、アントゲ−)29,45の入力は丸
印で示すように反転されて入力されている。
次に以上における動作につき第3図及び第4図を参照し
て説明する。
て説明する。
原稿読み取りに先立ち基準部材を読み取った場合には、
第2図の区間A−Cにおけるようにセンサ端部の出力が
低下したシェーディング歪みを含んだ波形がCCDセン
サ1の出力信号線1aに現れる。区間Aにおいては、信
号線27aにより、アップダウンカウンタ27にプリセ
ット入力を行なって、これによりスイッチ19,21.
23及び25が全てオン状態になり帰還抵抗が全て短絡
され、オペアンプにより構成された増幅器3のゲインは
最少に設定される。従って増幅器3の出力は第2図に符
号3aで示すように入力側の信号と同じものが現れる。
第2図の区間A−Cにおけるようにセンサ端部の出力が
低下したシェーディング歪みを含んだ波形がCCDセン
サ1の出力信号線1aに現れる。区間Aにおいては、信
号線27aにより、アップダウンカウンタ27にプリセ
ット入力を行なって、これによりスイッチ19,21.
23及び25が全てオン状態になり帰還抵抗が全て短絡
され、オペアンプにより構成された増幅器3のゲインは
最少に設定される。従って増幅器3の出力は第2図に符
号3aで示すように入力側の信号と同じものが現れる。
この時、信号線29aは/\イレベルとされており、ス
イッチ37が閉じられ、この結果信号線3aの信号のピ
ークがダイオード39、コンデンサ41及び抵抗43か
ら構成されたピークホールド回路に保存される。
イッチ37が閉じられ、この結果信号線3aの信号のピ
ークがダイオード39、コンデンサ41及び抵抗43か
ら構成されたピークホールド回路に保存される。
続いて区間Bにおいて、信号線27aがローレベル及び
信号線29aもローレベルにされ、この結果プリセット
状態が解除されてアップダウンカウンタ27が信号線2
7bのクロックに同期してアップダウンカウントを開始
する。計数のアップ/ダウンの情報はオアゲート31を
介して入力される。即ち、信号線29aのローレベルに
よりスイッチ37がオフとなり、この結果コンパレータ
5は一人力の前記のピーク値と十人力の信号線3aの信
号を比較する。コンパレータ5は信号線3aの信号と、
区間Aでピークホールドされた基準部材走査時のピーク
値を比較し、信号線3aの信号の方が小さければローレ
ベルを出力してアンドゲート29及びオアゲート31を
介してカウンタの出力の値が小さくなるようにカウント
ダウンに切り換える。アップダウンカウンタ27の4ビ
ツトの出力は24、即ち16段階にわたって増幅器3の
ゲインを制御するので、カウントダウンに応じて増幅器
3のゲインが増大しこの結果ピークホールドされたピー
ク値に信号線3aの出力信号が近づけられる。逆に信号
線3aの出力の方がピーク値よりも高い場合にはコンパ
レータ5はハイレベルを出力し、アップダウンカウンタ
27をカウントアツプに切り換える。これにより前記と
逆の動作により増幅器3のゲインを低下させ出力を低下
させる。以上のように区間Bにおいては信号線3aの出
力は一定値に制御される。
信号線29aもローレベルにされ、この結果プリセット
状態が解除されてアップダウンカウンタ27が信号線2
7bのクロックに同期してアップダウンカウントを開始
する。計数のアップ/ダウンの情報はオアゲート31を
介して入力される。即ち、信号線29aのローレベルに
よりスイッチ37がオフとなり、この結果コンパレータ
5は一人力の前記のピーク値と十人力の信号線3aの信
号を比較する。コンパレータ5は信号線3aの信号と、
区間Aでピークホールドされた基準部材走査時のピーク
値を比較し、信号線3aの信号の方が小さければローレ
ベルを出力してアンドゲート29及びオアゲート31を
介してカウンタの出力の値が小さくなるようにカウント
ダウンに切り換える。アップダウンカウンタ27の4ビ
ツトの出力は24、即ち16段階にわたって増幅器3の
ゲインを制御するので、カウントダウンに応じて増幅器
3のゲインが増大しこの結果ピークホールドされたピー
ク値に信号線3aの出力信号が近づけられる。逆に信号
線3aの出力の方がピーク値よりも高い場合にはコンパ
レータ5はハイレベルを出力し、アップダウンカウンタ
27をカウントアツプに切り換える。これにより前記と
逆の動作により増幅器3のゲインを低下させ出力を低下
させる。以上のように区間Bにおいては信号線3aの出
力は一定値に制御される。
区間Bにおいてコンパレータ5の出力はRAM35に順
次クロックに同期して書き込まれる。
次クロックに同期して書き込まれる。
第2図の区間Bに示すように、書き込み制御はアンドゲ
ート45により行なわれるので、信号線29&r7)4
ti号がローレベルになった時のみ書き込みが可能にな
る。これによりカウンタのアップ/ダウンの情報はRA
M35に保存される。
ート45により行なわれるので、信号線29&r7)4
ti号がローレベルになった時のみ書き込みが可能にな
る。これによりカウンタのアップ/ダウンの情報はRA
M35に保存される。
第3図に第2図の区間Bの先頭の部分の拡大図を示す、
ここでは前記のように区間の一番最初で信号線3aの信
号の方がピーク値よりも低いので、前記のようにアップ
ダウンカウンタ27がカウントアツプに制御され、この
結果信号線3aの出力信号は信号線5aのピーク値に近
づき、ピーク値に到達するとコンパレータ5が反転を繰
り返してアップダウンカウンタ27の出力値をほぼ一定
に制御する。このようにして、出力が一定に制御される
。
ここでは前記のように区間の一番最初で信号線3aの信
号の方がピーク値よりも低いので、前記のようにアップ
ダウンカウンタ27がカウントアツプに制御され、この
結果信号線3aの出力信号は信号線5aのピーク値に近
づき、ピーク値に到達するとコンパレータ5が反転を繰
り返してアップダウンカウンタ27の出力値をほぼ一定
に制御する。このようにして、出力が一定に制御される
。
次に区間C,Dではそれぞれ基準部材と原稿の走査を行
なっている。ここでは信号線29aはハイレベルにされ
、又信号線27aは走査の開始に同期してカウンタ27
を所定のプリセット値に設定する。信号線29aのハイ
レベルにより、RAM35から先に記憶したデータがク
ロックに同期して出力され、アンドゲート33及びオア
ゲート31を介してアップダウンカウンタ27に入力さ
れる。この結果読み取りの進行に応じてスイッチ19,
21.23及び25が基準部材の走査時と同様に制御さ
れ、増幅器3のゲインが区間Bにおけるのと同様に制御
される。これによって信号線3aの出力信号は区間Cに
おける基準部材の読み取り時には区間Bと同様に一定値
に制御された出力、又区間りにおいては同様のゲインの
再生により原稿の端部から端部までの領域で一様なシェ
ーディング歪みを補正された画信号出力を得ることがで
きる。
なっている。ここでは信号線29aはハイレベルにされ
、又信号線27aは走査の開始に同期してカウンタ27
を所定のプリセット値に設定する。信号線29aのハイ
レベルにより、RAM35から先に記憶したデータがク
ロックに同期して出力され、アンドゲート33及びオア
ゲート31を介してアップダウンカウンタ27に入力さ
れる。この結果読み取りの進行に応じてスイッチ19,
21.23及び25が基準部材の走査時と同様に制御さ
れ、増幅器3のゲインが区間Bにおけるのと同様に制御
される。これによって信号線3aの出力信号は区間Cに
おける基準部材の読み取り時には区間Bと同様に一定値
に制御された出力、又区間りにおいては同様のゲインの
再生により原稿の端部から端部までの領域で一様なシェ
ーディング歪みを補正された画信号出力を得ることがで
きる。
以上のように、本実施例によれば画信号1ビツトに対し
てシェーディング補正データは1ビツトのみを記憶すれ
ば良く、従来のA/D変換器を用いる構成に比べてRA
M35の容量を大幅に減少させることが可能である。従
来のA/D変換器を用いる構成ではA/D変換器の精度
に応じて記憶すべき補正データは増加する。例えば8ビ
ツトのA/D変換器を使用した場合には画信号1ビツト
に対しそれぞれ8ビツトの情報をRAMに格納する必要
があった。従って、本実施例によれば高価な高速のA/
D変換器を用いる必要がなく、しがも小規模なRAMを
用いた簡単安価な構成によりシェーディング歪みの補正
が可能になる。
てシェーディング補正データは1ビツトのみを記憶すれ
ば良く、従来のA/D変換器を用いる構成に比べてRA
M35の容量を大幅に減少させることが可能である。従
来のA/D変換器を用いる構成ではA/D変換器の精度
に応じて記憶すべき補正データは増加する。例えば8ビ
ツトのA/D変換器を使用した場合には画信号1ビツト
に対しそれぞれ8ビツトの情報をRAMに格納する必要
があった。従って、本実施例によれば高価な高速のA/
D変換器を用いる必要がなく、しがも小規模なRAMを
用いた簡単安価な構成によりシェーディング歪みの補正
が可能になる。
[発明の効果]
以」二の説明から明かなように本発明によれば基準部材
を走査してシェーディング歪み補正を行なう画像処理装
置において、読み取り手段の出力を増幅する可変ゲイン
の増幅器を設け、基準部材走査時に前記増幅器の出力が
基準部材走査時のピーク出力に等しくなるように増幅器
のゲインを制御し、このゲイン情報を記憶して画像読み
取り時に再生し、増幅器に与えてシェーディング歪みの
補正を行なう構成を採用しているので、簡単安価な構成
によりA/D変換器等を用いる必要なくシェーディング
歪みを確実に補正することができる優れた画像処理装置
を提供することができる。
を走査してシェーディング歪み補正を行なう画像処理装
置において、読み取り手段の出力を増幅する可変ゲイン
の増幅器を設け、基準部材走査時に前記増幅器の出力が
基準部材走査時のピーク出力に等しくなるように増幅器
のゲインを制御し、このゲイン情報を記憶して画像読み
取り時に再生し、増幅器に与えてシェーディング歪みの
補正を行なう構成を採用しているので、簡単安価な構成
によりA/D変換器等を用いる必要なくシェーディング
歪みを確実に補正することができる優れた画像処理装置
を提供することができる。
第1図は本発明による画像処理装置の構成を示した回路
図、第2図は第1図の構成における動作を示した波形図
、第3図は第2図の区間Bを拡大して示した波形図、第
4図は従来のシェーディング歪み補正装置の構成を示し
たブロック図である。 1・・・CCDセンサ 3・・・増幅器5・・・コン
パレータ 19.21,23.25及び37・・・スイッチ27・
・・アップダウンカウンタ 35・・・RAM 7a 1に219]j話子モL覧n二(しくづ0り6り第3図
図、第2図は第1図の構成における動作を示した波形図
、第3図は第2図の区間Bを拡大して示した波形図、第
4図は従来のシェーディング歪み補正装置の構成を示し
たブロック図である。 1・・・CCDセンサ 3・・・増幅器5・・・コン
パレータ 19.21,23.25及び37・・・スイッチ27・
・・アップダウンカウンタ 35・・・RAM 7a 1に219]j話子モL覧n二(しくづ0り6り第3図
Claims (1)
- 基準部材を走査して得たシェーディング歪みデータに基
づきシェーディング歪み補正を行なう画像処理装置にお
いて、画情報読み取り手段の出力を増幅するゲイン制御
可能な増幅器を設け、基準部材を読み取った際に前記増
幅器の出力が基準部材走査時のピーク出力に等しくなる
ように前記増幅器のゲインを制御し、このときのゲイン
に関するデータを記憶して画情報読み取り時に記憶デー
タに基づいて前記増幅器のゲインを制御してシェーディ
ング歪みの補正を行なうことを特徴とする画像処理装置
。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60177646A JPS6238668A (ja) | 1985-08-14 | 1985-08-14 | 画像処理装置 |
US06/895,702 US4821099A (en) | 1985-08-14 | 1986-08-12 | Image reading means with controllable shading correction |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60177646A JPS6238668A (ja) | 1985-08-14 | 1985-08-14 | 画像処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6238668A true JPS6238668A (ja) | 1987-02-19 |
Family
ID=16034630
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60177646A Pending JPS6238668A (ja) | 1985-08-14 | 1985-08-14 | 画像処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6238668A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63283358A (ja) * | 1987-05-15 | 1988-11-21 | Toshiba Corp | 画像読み取り装置の自動利得制御回路 |
JPH01166667A (ja) * | 1987-12-22 | 1989-06-30 | Murata Mach Ltd | シエーデイング歪補正回路 |
JP2013038625A (ja) * | 2011-08-09 | 2013-02-21 | Ricoh Co Ltd | 画像読取装置および画像形成装置 |
-
1985
- 1985-08-14 JP JP60177646A patent/JPS6238668A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63283358A (ja) * | 1987-05-15 | 1988-11-21 | Toshiba Corp | 画像読み取り装置の自動利得制御回路 |
JPH01166667A (ja) * | 1987-12-22 | 1989-06-30 | Murata Mach Ltd | シエーデイング歪補正回路 |
JP2013038625A (ja) * | 2011-08-09 | 2013-02-21 | Ricoh Co Ltd | 画像読取装置および画像形成装置 |
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