JPS6238594A - シ−ケンスプログラムのrom切り装置 - Google Patents
シ−ケンスプログラムのrom切り装置Info
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- JPS6238594A JPS6238594A JP60176898A JP17689885A JPS6238594A JP S6238594 A JPS6238594 A JP S6238594A JP 60176898 A JP60176898 A JP 60176898A JP 17689885 A JP17689885 A JP 17689885A JP S6238594 A JPS6238594 A JP S6238594A
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- sequence
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、数値制御装置におけるシーケンスプログラ
ムのRAMからROM化する時の能率性を高めたROM
切り装置に関するものである。
ムのRAMからROM化する時の能率性を高めたROM
切り装置に関するものである。
第7図は、従来の数値制御装置におけるシーケンスプロ
グラムのROM切り装置の構成について示したものであ
る。図において、1は数値制御装置の制御ユニット、2
は制御エニット1に装着されるメインCPUカード、3
はメインCPUカード2に装着されケーブル4によって
CPUモニタ入出力装置5に接続されたシーケンスカー
ド、6はCPUモ=り入出力装置5と接続されたキーボ
ード、7tiシーケンスカード3とシーケンス作成装置
8を接続するケーブル、9はシーケンスカード3と入出
力インター7エースカード1oを接続するケーブル、1
1は入出力インターフェースカード10とカセットデツ
キ12t−接続するケーブルである。
グラムのROM切り装置の構成について示したものであ
る。図において、1は数値制御装置の制御ユニット、2
は制御エニット1に装着されるメインCPUカード、3
はメインCPUカード2に装着されケーブル4によって
CPUモニタ入出力装置5に接続されたシーケンスカー
ド、6はCPUモ=り入出力装置5と接続されたキーボ
ード、7tiシーケンスカード3とシーケンス作成装置
8を接続するケーブル、9はシーケンスカード3と入出
力インター7エースカード1oを接続するケーブル、1
1は入出力インターフェースカード10とカセットデツ
キ12t−接続するケーブルである。
第8図、第9図は、第7図のシーケンスカード3上のメ
モリ配置を示す。第8図はシーケンスプログラムを作成
し、カセットデツキ12に7−ディングする場合のメモ
リ配置を示すもので、3は前半シーケンスRAM、14
は後半シーケンスRAM、15は前半シーケンスRAM
13 、後半シーケンスRAM14をプログラミングす
るソフトウェアを有するシーケンスカードッ/ROM、
1(3ijCPUモニタ入出力装置5で制御するための
七二タROMである。
モリ配置を示す。第8図はシーケンスプログラムを作成
し、カセットデツキ12に7−ディングする場合のメモ
リ配置を示すもので、3は前半シーケンスRAM、14
は後半シーケンスRAM、15は前半シーケンスRAM
13 、後半シーケンスRAM14をプログラミングす
るソフトウェアを有するシーケンスカードッ/ROM、
1(3ijCPUモニタ入出力装置5で制御するための
七二タROMである。
第9図はカセットデツキ12にローディングされたシー
ケンスプログラムをROM切りする場合のメモリ配置を
示すもので、17は前半消去済ROM、18は後半消去
済ROMである。
ケンスプログラムをROM切りする場合のメモリ配置を
示すもので、17は前半消去済ROM、18は後半消去
済ROMである。
次に動作について説明する。第7図のシーケンス作成装
置8によって作成されたシーケンスプログラムは、ケー
ブル7を介してシーケンスカード3に転送される。
置8によって作成されたシーケンスプログラムは、ケー
ブル7を介してシーケンスカード3に転送される。
転送されたシーケンスプログラムは、第8図の領域CK
配装されるシーケンスベーシックROM15のソフトウ
ェアにより変換されて、領域大に配置される前半シーケ
ンスRAM13及び領域Bに配置される後半シーケンス
RAM14に格納される。
配装されるシーケンスベーシックROM15のソフトウ
ェアにより変換されて、領域大に配置される前半シーケ
ンスRAM13及び領域Bに配置される後半シーケンス
RAM14に格納される。
次にケーブル7をシーケンスカード3かち取りはずし、
代りにケーブル9をシーケンスカード3に接続し、CP
Uモニタ入出力装置5とキーボード6によって、前半シ
ーケンスRAM13と後半シーケンスRAM14の内容
をカセットデツキ12に格納する命令を実行する。
代りにケーブル9をシーケンスカード3に接続し、CP
Uモニタ入出力装置5とキーボード6によって、前半シ
ーケンスRAM13と後半シーケンスRAM14の内容
をカセットデツキ12に格納する命令を実行する。
そして、一度、制御ユニット1の電源(図示せず)をO
FF l、で、シーケンスカード3をメインCPUカー
ドより取りはずすとともに前半シーケンスRAM13と
後半シーケンスRAM14を取りはずし、第9図のよう
に領域大に前半消去済ROM17を実装し、領域Bに後
半消去済ROM18を実装する。
FF l、で、シーケンスカード3をメインCPUカー
ドより取りはずすとともに前半シーケンスRAM13と
後半シーケンスRAM14を取りはずし、第9図のよう
に領域大に前半消去済ROM17を実装し、領域Bに後
半消去済ROM18を実装する。
次いで、シーケンスカード3をROM切ジモードにして
再びメインCPUカード2に装着し、電源をONにし、
CPUモニタ入出力装置5とキーボード6によりROM
切り開始命令を実行すると。
再びメインCPUカード2に装着し、電源をONにし、
CPUモニタ入出力装置5とキーボード6によりROM
切り開始命令を実行すると。
カセットデツキ12に格納されていた内容がケーブル1
1・入出力インター7エースカード10・ケーブル9を
介して、前半の消去済ROM17および後半消去済RO
M18にプログラミングされる。
1・入出力インター7エースカード10・ケーブル9を
介して、前半の消去済ROM17および後半消去済RO
M18にプログラミングされる。
従来のROM切ジシステムは以上のように構成されてい
るので、シーケンスカード3をメインCPUカード2よ
り取りはずし、前半シーケンスRAM13と後半シーケ
ンスRAM14を前半消去済ROM17と後半消去済R
OM1Bに交換する必要があり、非常に手間がかかると
いう問題点があった。また、シーケンスプログラムを格
納しておくカセットデツキ12などが必要になるなどの
問題点があった。
るので、シーケンスカード3をメインCPUカード2よ
り取りはずし、前半シーケンスRAM13と後半シーケ
ンスRAM14を前半消去済ROM17と後半消去済R
OM1Bに交換する必要があり、非常に手間がかかると
いう問題点があった。また、シーケンスプログラムを格
納しておくカセットデツキ12などが必要になるなどの
問題点があった。
この発明は上記のような問題点を除去するためになされ
たもので、シーケンスカード以外で前半消去済ROMと
後半消去済ROMを実装するROMライターを製作する
ことによt)、ROM交換の手間をはふき作業性を高め
るとともに、カセットデツキなどを不要として簡略化を
計ったROM切り装置を得ることを目的どする。
たもので、シーケンスカード以外で前半消去済ROMと
後半消去済ROMを実装するROMライターを製作する
ことによt)、ROM交換の手間をはふき作業性を高め
るとともに、カセットデツキなどを不要として簡略化を
計ったROM切り装置を得ることを目的どする。
この発明に係るシーケンスプログラムのROM切り装置
は、書き込み・読み出し・照合・消去確認の各モードの
起動スイッチおよび前半・後半R30Mソケットを有す
るROMライターを、メインCPUカードに装着したシ
ーケンスカードに接続したものである。
は、書き込み・読み出し・照合・消去確認の各モードの
起動スイッチおよび前半・後半R30Mソケットを有す
るROMライターを、メインCPUカードに装着したシ
ーケンスカードに接続したものである。
この発明におけるROMライターは、書き込み・読み出
し・照合・消去確認の各モードの起動スイッチを有する
ことにより、数値制御装置側のソフトウェアでは、ステ
ータス読み出し会コマンドセット・アドレスセットやデ
ータセット・データ読み出しだけでROMへの書き込み
・読み出し・照合・消去確認がなされ、CPUモニタ入
出力装置・キーボード響カセットデツキ・入出力インタ
ーフェースカードなどを不要とした簡単な構成で、容易
にシーケンスプログラムをROM化する。
し・照合・消去確認の各モードの起動スイッチを有する
ことにより、数値制御装置側のソフトウェアでは、ステ
ータス読み出し会コマンドセット・アドレスセットやデ
ータセット・データ読み出しだけでROMへの書き込み
・読み出し・照合・消去確認がなされ、CPUモニタ入
出力装置・キーボード響カセットデツキ・入出力インタ
ーフェースカードなどを不要とした簡単な構成で、容易
にシーケンスプログラムをROM化する。
以下、この発明の一実施例を図について説明する。第1
図において、1は数値制御装置の制御ユニット、2はメ
インCPUカード、3はシーケンスプログラムを作成及
び実行するシーケンスカードである。
図において、1は数値制御装置の制御ユニット、2はメ
インCPUカード、3はシーケンスプログラムを作成及
び実行するシーケンスカードである。
シーケンスプログラムの作成にハ、シーケンス作成装置
8を使用し作成する。作成されたシーケンスプログラム
は、ケーブル7を介してシーケンスカート3上のRAM
上に転送される。次にケーブル7をシーケンス作成装置
8から取Vはずし。
8を使用し作成する。作成されたシーケンスプログラム
は、ケーブル7を介してシーケンスカート3上のRAM
上に転送される。次にケーブル7をシーケンス作成装置
8から取Vはずし。
ROMライター19に接続する。
第2図、第3図はROMライター19を示す。
第2図は正面図、第3図は側面図であり、前半ROMソ
ケット20・後半ROMソケット21に消去済ROMI
実装し、モードスイッチ22で書き込み・照合・読み出
し・消去確認よりモードを選択する。
ケット20・後半ROMソケット21に消去済ROMI
実装し、モードスイッチ22で書き込み・照合・読み出
し・消去確認よりモードを選択する。
次に前半・後半切換えスイッチ23で命令を実行するR
OMを選択し、起動スイッチ24を押すと、選択された
モードを実行する。処理中は、動作中LED26が点灯
し、書き込みモード実行時はライト中LED 25も点
灯する。
OMを選択し、起動スイッチ24を押すと、選択された
モードを実行する。処理中は、動作中LED26が点灯
し、書き込みモード実行時はライト中LED 25も点
灯する。
そして、書き込み・照合・消去確認モードでの異常発生
時には、異常LED27を点灯する。28はシーケンス
カード3とケーブル7で接続する際のケーブル接続用コ
ネクタである。
時には、異常LED27を点灯する。28はシーケンス
カード3とケーブル7で接続する際のケーブル接続用コ
ネクタである。
次に実施例の動作を第4図〜第7図を参照しながら説明
する。第4図はROMライター19の内部構成を示すも
ので、データセット・アドレスセットのデータリード・
ステータスリード・ROMタイプ切換えは、3ab8ビ
ツトパラレルエ1029と同30を介して行なわれる。
する。第4図はROMライター19の内部構成を示すも
ので、データセット・アドレスセットのデータリード・
ステータスリード・ROMタイプ切換えは、3ab8ビ
ツトパラレルエ1029と同30を介して行なわれる。
30b8ビツトパラレルl1029の出力人は下位アド
レス、出力Bは上位アドレスをセットするボートである
。入力Cはステータス要素31を読み出すボートであり
、第2,3図におけるモードスイッチ22.前半・後半
切換えスイッチ23゜起動スイッチ24の状態やROM
切り状態などを見ることができる。
レス、出力Bは上位アドレスをセットするボートである
。入力Cはステータス要素31を読み出すボートであり
、第2,3図におけるモードスイッチ22.前半・後半
切換えスイッチ23゜起動スイッチ24の状態やROM
切り状態などを見ることができる。
3 ah 8ビットパラレルl1030の入出力りは下
位データ、入出力Eは上位データのためのボートであり
、ROMリード時は入力となり、ROMライト時は出力
となる。出力FけROMタイプの設定を行うボートで、
この中の1ビツトの状態により、メモリーアドレスデコ
ーダ32のアドレス出力を、64KROMの場合と12
8KROMの場合を切換えることができる。
位データ、入出力Eは上位データのためのボートであり
、ROMリード時は入力となり、ROMライト時は出力
となる。出力FけROMタイプの設定を行うボートで、
この中の1ビツトの状態により、メモリーアドレスデコ
ーダ32のアドレス出力を、64KROMの場合と12
8KROMの場合を切換えることができる。
3 ah 8ビツトパラレルl1029と同30とコマ
ラドI10ポート33のアドレスは、I10アドレスデ
コーダ34によって決まり、データの書き込み・読み出
しは、数値制御装置からバッファ70を介して行われる
。
ラドI10ポート33のアドレスは、I10アドレスデ
コーダ34によって決まり、データの書き込み・読み出
しは、数値制御装置からバッファ70を介して行われる
。
コマラドI10ボート33は、ROMに対するライトス
タート−リード信号0N10FF 、 ROM電源・R
OM切り電源争異常/動作中LIDのコントロールを行
うボートであり、ROMライト時。
タート−リード信号0N10FF 、 ROM電源・R
OM切り電源争異常/動作中LIDのコントロールを行
うボートであり、ROMライト時。
ライトスタートビットに1をセットすると、ライト信号
制御回路35でROM切りに適したライトパルスを作り
、そのパルス出力を出力している間は、ライト中LED
25を点灯する。ライトパルス出力後は、ライトスター
トビットは自動的にリセットされる。
制御回路35でROM切りに適したライトパルスを作り
、そのパルス出力を出力している間は、ライト中LED
25を点灯する。ライトパルス出力後は、ライトスター
トビットは自動的にリセットされる。
36はROM切りを行うROMをセットするソケット(
レバー脱着式)であるが、このソケット36へのデータ
バスは、双方向バッファ37によってコントロールされ
ている。また、ソケット36の電源およびROM切り電
源は、コマンドI/()ボート33のセントにより、ス
イッチング回路38を0N10FF’できるため、ソケ
ット(ROM)電源は+5vと+5.8VCD切換工、
ROM切Ct源i+5V(通常時)と+21V(ROM
切り時)の切換えができる。+21Vと+5.8VdD
C/DCコンバータ39により、+5Vよジ作られた+
24vを電圧調整回路40.41にて分圧して作られる
。
レバー脱着式)であるが、このソケット36へのデータ
バスは、双方向バッファ37によってコントロールされ
ている。また、ソケット36の電源およびROM切り電
源は、コマンドI/()ボート33のセントにより、ス
イッチング回路38を0N10FF’できるため、ソケ
ット(ROM)電源は+5vと+5.8VCD切換工、
ROM切Ct源i+5V(通常時)と+21V(ROM
切り時)の切換えができる。+21Vと+5.8VdD
C/DCコンバータ39により、+5Vよジ作られた+
24vを電圧調整回路40.41にて分圧して作られる
。
第5図と第6図はROMライター19を使用してROM
切り等を行う際の、数値制御装置側からのソフトウェア
の例を70−チャートにしたものである。
切り等を行う際の、数値制御装置側からのソフトウェア
の例を70−チャートにしたものである。
第5図は書き込みのプログラムで、第2図、第3図のモ
ードスイッチ22で書き込みモードにすると、ステータ
スリードでROMライター19が書き込みモードである
ことを数値制御装置側に読み出され、プログラムは起動
スイッチ24がONとなるのを待って、待機状態となる
(ステップ5−2)。起動スイッチ24をONとすると
、次に第3図におけるaab8ビットパラレルl102
9と同30のライトモードセットを実施する(ステツブ
5−3)。
ードスイッチ22で書き込みモードにすると、ステータ
スリードでROMライター19が書き込みモードである
ことを数値制御装置側に読み出され、プログラムは起動
スイッチ24がONとなるのを待って、待機状態となる
(ステップ5−2)。起動スイッチ24をONとすると
、次に第3図におけるaab8ビットパラレルl102
9と同30のライトモードセットを実施する(ステツブ
5−3)。
これにより、3cb8ビツトパラレルl1029のAφ
Bボートは出力モード、Cポートは入力モードとなり、
3ob8ピツトパラレルl103Qのり、E、Fボー)
H夫々出力モードとなる0次に、最初のアドレスを3
cb 8ビツトパラレルl1029のA−Bボートに出
力し、3 ah 8ビツトパラレルl103Qのり、E
ポートに最初のアドレスに対するデータセットを行う(
ステップ5−4)。
Bボートは出力モード、Cポートは入力モードとなり、
3ob8ピツトパラレルl103Qのり、E、Fボー)
H夫々出力モードとなる0次に、最初のアドレスを3
cb 8ビツトパラレルl1029のA−Bボートに出
力し、3 ah 8ビツトパラレルl103Qのり、E
ポートに最初のアドレスに対するデータセットを行う(
ステップ5−4)。
そして、ステップ5−5ではコマラドI10ボート33
にROM切り時の電源設定を、3ch8ビツトパラレル
l103QのFポートでROMタイプ選択を行う。さら
にコマラドI10ボート33のライト起動ビットをセッ
トする(ステップ5−6)。
にROM切り時の電源設定を、3ch8ビツトパラレル
l103QのFポートでROMタイプ選択を行う。さら
にコマラドI10ボート33のライト起動ビットをセッ
トする(ステップ5−6)。
これにより、ライトパルス1m5ECのROM切りを行
う。このROM切りを終ると、ライト起動ビットは、リ
セットされる。そして、データのリードができる状態か
どうかを、3ch8ビツトパラレルl1029のCボー
トのステータスリードで確認する(ステップ5−7)。
う。このROM切りを終ると、ライト起動ビットは、リ
セットされる。そして、データのリードができる状態か
どうかを、3ch8ビツトパラレルl1029のCボー
トのステータスリードで確認する(ステップ5−7)。
もし、データリードが可能ならば、3oh8ビツトパラ
レルエ1030のデータボー)D−Eを入力モードに設
定しくステップ5−8)、コマラドI10ボート33の
リード信号コントロールビットをセットしくステップ5
−9)150t+Sタイマーを経たのち(ステップ5−
10)、3 ah 8ピツトパラレルl103QのD−
EボートよりROM切りしたデータをリードする(ステ
ップ5−11)。
レルエ1030のデータボー)D−Eを入力モードに設
定しくステップ5−8)、コマラドI10ボート33の
リード信号コントロールビットをセットしくステップ5
−9)150t+Sタイマーを経たのち(ステップ5−
10)、3 ah 8ピツトパラレルl103QのD−
EボートよりROM切りしたデータをリードする(ステ
ップ5−11)。
リード完了したら、リード信号コントロールビットをリ
セットする(ステップ5−12)。そして、ROM切り
データと読み出しデータを比較する(ステップ5−13
)。もしも、データが等しくなかったら、ステップ5−
6からのプログラムをくり返す。
セットする(ステップ5−12)。そして、ROM切り
データと読み出しデータを比較する(ステップ5−13
)。もしも、データが等しくなかったら、ステップ5−
6からのプログラムをくり返す。
データが等しくなったら、全てのアドレスに対するRO
M切りが完了したかどうかを確認しくステップ5−14
)、完了していなかったらROMアドレスに1を加算し
くステップ5−15)、そのアドレスのデータ13ch
8ビツトパラレルl1029・30にセットしてステッ
プ5−6からのプログラムを実行する。全てのアドレス
に対してROM切りを完了したら、ステップ5−6で点
灯した動作中のLED 251 OFF して(ステッ
プ5−16)、プログラムを終了する。
M切りが完了したかどうかを確認しくステップ5−14
)、完了していなかったらROMアドレスに1を加算し
くステップ5−15)、そのアドレスのデータ13ch
8ビツトパラレルl1029・30にセットしてステッ
プ5−6からのプログラムを実行する。全てのアドレス
に対してROM切りを完了したら、ステップ5−6で点
灯した動作中のLED 251 OFF して(ステッ
プ5−16)、プログラムを終了する。
第6図は書き込み以外のモードの処理プログラムのフロ
ーチャートの一例である。書き込みモードの時と同じよ
うに、第2図、第3図モードスイッチ22でモードを設
定すると起動待機状態となり(ステップ6−2)、起動
スイッチ24をONにすると、3ab8ビツトパラレル
l1029.!=同30のリードをモードセットを行な
い(ステップ6−3 )、読み出しトップアドレスセッ
ト(ステップ6−4)・ROMタイプ選択(ステップ6
−5)を行う。これで、リード準備完了となり、動作中
のLED26をONとした後(ステップ6−6)、コマ
ラドI10ポート33のリード信号コントロールビット
を1とし、ROMリードスタートを行う(ステップ6−
7)。そして、150nSECり(f (7)後(X
テア7’6−8 )、 3 ah8ビットパラレルl1
03QのD@EボートよりROMデータをリードする(
ステップ6−9)。
ーチャートの一例である。書き込みモードの時と同じよ
うに、第2図、第3図モードスイッチ22でモードを設
定すると起動待機状態となり(ステップ6−2)、起動
スイッチ24をONにすると、3ab8ビツトパラレル
l1029.!=同30のリードをモードセットを行な
い(ステップ6−3 )、読み出しトップアドレスセッ
ト(ステップ6−4)・ROMタイプ選択(ステップ6
−5)を行う。これで、リード準備完了となり、動作中
のLED26をONとした後(ステップ6−6)、コマ
ラドI10ポート33のリード信号コントロールビット
を1とし、ROMリードスタートを行う(ステップ6−
7)。そして、150nSECり(f (7)後(X
テア7’6−8 )、 3 ah8ビットパラレルl1
03QのD@EボートよりROMデータをリードする(
ステップ6−9)。
リード完了したら、リード信号コントロールビットを0
FFL(ステップ6−10)、選択されたモードによっ
て分岐する(ステップ6−11)。
FFL(ステップ6−10)、選択されたモードによっ
て分岐する(ステップ6−11)。
照合モードの場合は、読み出したデータと第1図のシー
ケンスカード3上のシーケンスROMのデータを比較し
くステップ6−12)、 もし、異っていたら、異常
LED27をONにして(ステップ6−13)プログラ
ムを中断する。
ケンスカード3上のシーケンスROMのデータを比較し
くステップ6−12)、 もし、異っていたら、異常
LED27をONにして(ステップ6−13)プログラ
ムを中断する。
読み出しモードの場合は、読み出したデータを数値制御
装置側のRAMに格納する(ステップ6−14)。消去
確認の場合は、読み出したデータがFFかどうかを比較
して(ステップ6−15)、もし、異っている場合は、
異常LED27をONニジて(ステップ6−16)プロ
グラムを中断する。
装置側のRAMに格納する(ステップ6−14)。消去
確認の場合は、読み出したデータがFFかどうかを比較
して(ステップ6−15)、もし、異っている場合は、
異常LED27をONニジて(ステップ6−16)プロ
グラムを中断する。
さらに、各モードの処理を終えると、ROMの読み出し
を全てのアドレスについて終了したかどうかを確認しく
ステップ6−17)、もし終っていない場合は、ROM
リードアドレスに+1して(ステップ6−18)、3
ah 8ビツトパラレルl1029のA−Bボートに出
力し、ステップ6−6からの処理をくり返す。ROMリ
ードを全て完了した場合はステップ6−19へ飛び、動
作中LED26をOFFし、プログラムを終了する。
を全てのアドレスについて終了したかどうかを確認しく
ステップ6−17)、もし終っていない場合は、ROM
リードアドレスに+1して(ステップ6−18)、3
ah 8ビツトパラレルl1029のA−Bボートに出
力し、ステップ6−6からの処理をくり返す。ROMリ
ードを全て完了した場合はステップ6−19へ飛び、動
作中LED26をOFFし、プログラムを終了する。
なお、上記実施例では第1図の7−ケンスカード3上の
RAMの内容を、ROMライター19上のROMにコピ
ーまたは、ROMライター19上のROMの内容を読み
出す方法を説明したが、ROMライター19はハードウ
ェアだけで構成されたものであり、ソフトウェアは数値
制御装置側で自由に作成できるため、応用すれば第2図
で前半ROMソケット20上のROMの内容を一旦、シ
ーケンスカード3上のRAMに格納し、後半ROMソケ
ット21上のROMにコピーすることも可能である。照
合も同様に可能であるため、シーケンスプログラムのR
OM化だけでなく、他方面で作成したROMのコピー、
照合が可能となる。
RAMの内容を、ROMライター19上のROMにコピ
ーまたは、ROMライター19上のROMの内容を読み
出す方法を説明したが、ROMライター19はハードウ
ェアだけで構成されたものであり、ソフトウェアは数値
制御装置側で自由に作成できるため、応用すれば第2図
で前半ROMソケット20上のROMの内容を一旦、シ
ーケンスカード3上のRAMに格納し、後半ROMソケ
ット21上のROMにコピーすることも可能である。照
合も同様に可能であるため、シーケンスプログラムのR
OM化だけでなく、他方面で作成したROMのコピー、
照合が可能となる。
以上のように、この発明によれば、シーケンスカード上
のRAMをROMに変換する必要がなく、ROM切ジシ
ステムの構成が簡単なものとなるため、作業の能率化が
計れる。また、数値制御装置側のソフトウェアで自由に
ROM切りが行えるため、他方面への使用範囲の拡大も
可能なものが得られる効果がある。
のRAMをROMに変換する必要がなく、ROM切ジシ
ステムの構成が簡単なものとなるため、作業の能率化が
計れる。また、数値制御装置側のソフトウェアで自由に
ROM切りが行えるため、他方面への使用範囲の拡大も
可能なものが得られる効果がある。
第1図はこの発明の一実施例によるROM切りシステム
の構成図、第2図はそのシステムを構成するために適用
するROMライターの正面図、第3図はその側面図、第
4図はそのROMライターの内部構成を示すブロック図
、第5図はROM切りの際のプログラムの一例を示した
フローチャート、第6図はそれ以外のモードのプログラ
ムの一例を示したフローチャート、第7図は従来のRO
M切りシステムの構成図、第8図はそのシステムにおけ
るシーケンスプログラムをカセットデツキにローディン
グする場合のシーケンスカード上のメモリ配置図、第9
図はROM91vを行う場合のメモリ配置図である。 1は制御ユニット、2はメインCPUカード、3はシー
ケンスカード、8はシーケンス作成装置。 19はROMライター。 なお、各図中同一符号は同一または相当部分を示す。 特許出願人 三菱電機株式会社 、f、、’ 、] 代理人 弁理士 1)澤 博 昭 (外2名) 第8図 第9図
の構成図、第2図はそのシステムを構成するために適用
するROMライターの正面図、第3図はその側面図、第
4図はそのROMライターの内部構成を示すブロック図
、第5図はROM切りの際のプログラムの一例を示した
フローチャート、第6図はそれ以外のモードのプログラ
ムの一例を示したフローチャート、第7図は従来のRO
M切りシステムの構成図、第8図はそのシステムにおけ
るシーケンスプログラムをカセットデツキにローディン
グする場合のシーケンスカード上のメモリ配置図、第9
図はROM91vを行う場合のメモリ配置図である。 1は制御ユニット、2はメインCPUカード、3はシー
ケンスカード、8はシーケンス作成装置。 19はROMライター。 なお、各図中同一符号は同一または相当部分を示す。 特許出願人 三菱電機株式会社 、f、、’ 、] 代理人 弁理士 1)澤 博 昭 (外2名) 第8図 第9図
Claims (1)
- 数値制御装置の制御ユニットに装着されるメインCPU
カードと、このメインCPUカードに装着するシーケン
スカードと、書き込み・読み出し・照合・消去確認の各
モードの起動スイッチおよび前半・後半ROMソケット
を有し前記シーケンスカードと接続されるROMライタ
ーとを備えたシーケンスプログラムのROM切り装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60176898A JPS6238594A (ja) | 1985-08-13 | 1985-08-13 | シ−ケンスプログラムのrom切り装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60176898A JPS6238594A (ja) | 1985-08-13 | 1985-08-13 | シ−ケンスプログラムのrom切り装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6238594A true JPS6238594A (ja) | 1987-02-19 |
Family
ID=16021679
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60176898A Pending JPS6238594A (ja) | 1985-08-13 | 1985-08-13 | シ−ケンスプログラムのrom切り装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6238594A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63186583U (ja) * | 1987-05-21 | 1988-11-30 | ||
JPH02141795U (ja) * | 1989-04-28 | 1990-11-29 | ||
WO1997000469A1 (fr) * | 1995-06-19 | 1997-01-03 | Fanuc Ltd | Controleur numerique |
US10486220B2 (en) | 2016-01-27 | 2019-11-26 | Nitta Corporation | Caulking die, caulking tool, method for manufacturing caulking joint using them |
-
1985
- 1985-08-13 JP JP60176898A patent/JPS6238594A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63186583U (ja) * | 1987-05-21 | 1988-11-30 | ||
JPH02141795U (ja) * | 1989-04-28 | 1990-11-29 | ||
WO1997000469A1 (fr) * | 1995-06-19 | 1997-01-03 | Fanuc Ltd | Controleur numerique |
US5940292A (en) * | 1995-06-19 | 1999-08-17 | Fanuc Ltd | Numerical control device including a thin type display unit and a printed circuit board connected to the reverse side thereof |
US10486220B2 (en) | 2016-01-27 | 2019-11-26 | Nitta Corporation | Caulking die, caulking tool, method for manufacturing caulking joint using them |
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