JPS6238594A - シ−ケンスプログラムのｒｏｍ切り装置 - Google Patents
シ−ケンスプログラムのｒｏｍ切り装置Info
- Publication number
- JPS6238594A JPS6238594A JP60176898A JP17689885A JPS6238594A JP S6238594 A JPS6238594 A JP S6238594A JP 60176898 A JP60176898 A JP 60176898A JP 17689885 A JP17689885 A JP 17689885A JP S6238594 A JPS6238594 A JP S6238594A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- sequence
- card
- mode
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
- Programmable Controllers (AREA)
- Numerical Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、数値制御装置におけるシーケンスプログラ
ムのＲＡＭからＲＯＭ化する時の能率性を高めたＲＯＭ
切り装置に関するものである。
ムのＲＡＭからＲＯＭ化する時の能率性を高めたＲＯＭ
切り装置に関するものである。
第７図は、従来の数値制御装置におけるシーケンスプロ
グラムのＲＯＭ切り装置の構成について示したものであ
る。図において、１は数値制御装置の制御ユニット、２
は制御エニット１に装着されるメインＣＰＵカード、３
はメインＣＰＵカード２に装着されケーブル４によって
ＣＰＵモニタ入出力装置５に接続されたシーケンスカー
ド、６はＣＰＵモ＝り入出力装置５と接続されたキーボ
ード、７ｔｉシーケンスカード３とシーケンス作成装置
８を接続するケーブル、９はシーケンスカード３と入出
力インター７エースカード１ｏを接続するケーブル、１
１は入出力インターフェースカード１０とカセットデツ
キ１２ｔ−接続するケーブルである。
グラムのＲＯＭ切り装置の構成について示したものであ
る。図において、１は数値制御装置の制御ユニット、２
は制御エニット１に装着されるメインＣＰＵカード、３
はメインＣＰＵカード２に装着されケーブル４によって
ＣＰＵモニタ入出力装置５に接続されたシーケンスカー
ド、６はＣＰＵモ＝り入出力装置５と接続されたキーボ
ード、７ｔｉシーケンスカード３とシーケンス作成装置
８を接続するケーブル、９はシーケンスカード３と入出
力インター７エースカード１ｏを接続するケーブル、１
１は入出力インターフェースカード１０とカセットデツ
キ１２ｔ−接続するケーブルである。
第８図、第９図は、第７図のシーケンスカード３上のメ
モリ配置を示す。第８図はシーケンスプログラムを作成
し、カセットデツキ１２に７−ディングする場合のメモ
リ配置を示すもので、３は前半シーケンスＲＡＭ、１４
は後半シーケンスＲＡＭ、１５は前半シーケンスＲＡＭ
１３ 、後半シーケンスＲＡＭ１４をプログラミングす
るソフトウェアを有するシーケンスカードッ／ＲＯＭ、
１（３ｉｊＣＰＵモニタ入出力装置５で制御するための
七二タＲＯＭである。
モリ配置を示す。第８図はシーケンスプログラムを作成
し、カセットデツキ１２に７−ディングする場合のメモ
リ配置を示すもので、３は前半シーケンスＲＡＭ、１４
は後半シーケンスＲＡＭ、１５は前半シーケンスＲＡＭ
１３ 、後半シーケンスＲＡＭ１４をプログラミングす
るソフトウェアを有するシーケンスカードッ／ＲＯＭ、
１（３ｉｊＣＰＵモニタ入出力装置５で制御するための
七二タＲＯＭである。
第９図はカセットデツキ１２にローディングされたシー
ケンスプログラムをＲＯＭ切りする場合のメモリ配置を
示すもので、１７は前半消去済ＲＯＭ、１８は後半消去
済ＲＯＭである。
ケンスプログラムをＲＯＭ切りする場合のメモリ配置を
示すもので、１７は前半消去済ＲＯＭ、１８は後半消去
済ＲＯＭである。
次に動作について説明する。第７図のシーケンス作成装
置８によって作成されたシーケンスプログラムは、ケー
ブル７を介してシーケンスカード３に転送される。
置８によって作成されたシーケンスプログラムは、ケー
ブル７を介してシーケンスカード３に転送される。
転送されたシーケンスプログラムは、第８図の領域ＣＫ
配装されるシーケンスベーシックＲＯＭ１５のソフトウ
ェアにより変換されて、領域大に配置される前半シーケ
ンスＲＡＭ１３及び領域Ｂに配置される後半シーケンス
ＲＡＭ１４に格納される。
配装されるシーケンスベーシックＲＯＭ１５のソフトウ
ェアにより変換されて、領域大に配置される前半シーケ
ンスＲＡＭ１３及び領域Ｂに配置される後半シーケンス
ＲＡＭ１４に格納される。
次にケーブル７をシーケンスカード３かち取りはずし、
代りにケーブル９をシーケンスカード３に接続し、ＣＰ
Ｕモニタ入出力装置５とキーボード６によって、前半シ
ーケンスＲＡＭ１３と後半シーケンスＲＡＭ１４の内容
をカセットデツキ１２に格納する命令を実行する。
代りにケーブル９をシーケンスカード３に接続し、ＣＰ
Ｕモニタ入出力装置５とキーボード６によって、前半シ
ーケンスＲＡＭ１３と後半シーケンスＲＡＭ１４の内容
をカセットデツキ１２に格納する命令を実行する。
そして、一度、制御ユニット１の電源（図示せず）をＯ
ＦＦ ｌ、で、シーケンスカード３をメインＣＰＵカー
ドより取りはずすとともに前半シーケンスＲＡＭ１３と
後半シーケンスＲＡＭ１４を取りはずし、第９図のよう
に領域大に前半消去済ＲＯＭ１７を実装し、領域Ｂに後
半消去済ＲＯＭ１８を実装する。
ＦＦ ｌ、で、シーケンスカード３をメインＣＰＵカー
ドより取りはずすとともに前半シーケンスＲＡＭ１３と
後半シーケンスＲＡＭ１４を取りはずし、第９図のよう
に領域大に前半消去済ＲＯＭ１７を実装し、領域Ｂに後
半消去済ＲＯＭ１８を実装する。
次いで、シーケンスカード３をＲＯＭ切ジモードにして
再びメインＣＰＵカード２に装着し、電源をＯＮにし、
ＣＰＵモニタ入出力装置５とキーボード６によりＲＯＭ
切り開始命令を実行すると。
再びメインＣＰＵカード２に装着し、電源をＯＮにし、
ＣＰＵモニタ入出力装置５とキーボード６によりＲＯＭ
切り開始命令を実行すると。
カセットデツキ１２に格納されていた内容がケーブル１
１・入出力インター７エースカード１０・ケーブル９を
介して、前半の消去済ＲＯＭ１７および後半消去済ＲＯ
Ｍ１８にプログラミングされる。
１・入出力インター７エースカード１０・ケーブル９を
介して、前半の消去済ＲＯＭ１７および後半消去済ＲＯ
Ｍ１８にプログラミングされる。
従来のＲＯＭ切ジシステムは以上のように構成されてい
るので、シーケンスカード３をメインＣＰＵカード２よ
り取りはずし、前半シーケンスＲＡＭ１３と後半シーケ
ンスＲＡＭ１４を前半消去済ＲＯＭ１７と後半消去済Ｒ
ＯＭ１Ｂに交換する必要があり、非常に手間がかかると
いう問題点があった。また、シーケンスプログラムを格
納しておくカセットデツキ１２などが必要になるなどの
問題点があった。
るので、シーケンスカード３をメインＣＰＵカード２よ
り取りはずし、前半シーケンスＲＡＭ１３と後半シーケ
ンスＲＡＭ１４を前半消去済ＲＯＭ１７と後半消去済Ｒ
ＯＭ１Ｂに交換する必要があり、非常に手間がかかると
いう問題点があった。また、シーケンスプログラムを格
納しておくカセットデツキ１２などが必要になるなどの
問題点があった。
この発明は上記のような問題点を除去するためになされ
たもので、シーケンスカード以外で前半消去済ＲＯＭと
後半消去済ＲＯＭを実装するＲＯＭライターを製作する
ことによｔ）、ＲＯＭ交換の手間をはふき作業性を高め
るとともに、カセットデツキなどを不要として簡略化を
計ったＲＯＭ切り装置を得ることを目的どする。
たもので、シーケンスカード以外で前半消去済ＲＯＭと
後半消去済ＲＯＭを実装するＲＯＭライターを製作する
ことによｔ）、ＲＯＭ交換の手間をはふき作業性を高め
るとともに、カセットデツキなどを不要として簡略化を
計ったＲＯＭ切り装置を得ることを目的どする。
この発明に係るシーケンスプログラムのＲＯＭ切り装置
は、書き込み・読み出し・照合・消去確認の各モードの
起動スイッチおよび前半・後半Ｒ３０Ｍソケットを有す
るＲＯＭライターを、メインＣＰＵカードに装着したシ
ーケンスカードに接続したものである。
は、書き込み・読み出し・照合・消去確認の各モードの
起動スイッチおよび前半・後半Ｒ３０Ｍソケットを有す
るＲＯＭライターを、メインＣＰＵカードに装着したシ
ーケンスカードに接続したものである。
この発明におけるＲＯＭライターは、書き込み・読み出
し・照合・消去確認の各モードの起動スイッチを有する
ことにより、数値制御装置側のソフトウェアでは、ステ
ータス読み出し会コマンドセット・アドレスセットやデ
ータセット・データ読み出しだけでＲＯＭへの書き込み
・読み出し・照合・消去確認がなされ、ＣＰＵモニタ入
出力装置・キーボード響カセットデツキ・入出力インタ
ーフェースカードなどを不要とした簡単な構成で、容易
にシーケンスプログラムをＲＯＭ化する。
し・照合・消去確認の各モードの起動スイッチを有する
ことにより、数値制御装置側のソフトウェアでは、ステ
ータス読み出し会コマンドセット・アドレスセットやデ
ータセット・データ読み出しだけでＲＯＭへの書き込み
・読み出し・照合・消去確認がなされ、ＣＰＵモニタ入
出力装置・キーボード響カセットデツキ・入出力インタ
ーフェースカードなどを不要とした簡単な構成で、容易
にシーケンスプログラムをＲＯＭ化する。
以下、この発明の一実施例を図について説明する。第１
図において、１は数値制御装置の制御ユニット、２はメ
インＣＰＵカード、３はシーケンスプログラムを作成及
び実行するシーケンスカードである。
図において、１は数値制御装置の制御ユニット、２はメ
インＣＰＵカード、３はシーケンスプログラムを作成及
び実行するシーケンスカードである。
シーケンスプログラムの作成にハ、シーケンス作成装置
８を使用し作成する。作成されたシーケンスプログラム
は、ケーブル７を介してシーケンスカート３上のＲＡＭ
上に転送される。次にケーブル７をシーケンス作成装置
８から取Ｖはずし。
８を使用し作成する。作成されたシーケンスプログラム
は、ケーブル７を介してシーケンスカート３上のＲＡＭ
上に転送される。次にケーブル７をシーケンス作成装置
８から取Ｖはずし。
ＲＯＭライター１９に接続する。
第２図、第３図はＲＯＭライター１９を示す。
第２図は正面図、第３図は側面図であり、前半ＲＯＭソ
ケット２０・後半ＲＯＭソケット２１に消去済ＲＯＭＩ
実装し、モードスイッチ２２で書き込み・照合・読み出
し・消去確認よりモードを選択する。
ケット２０・後半ＲＯＭソケット２１に消去済ＲＯＭＩ
実装し、モードスイッチ２２で書き込み・照合・読み出
し・消去確認よりモードを選択する。
次に前半・後半切換えスイッチ２３で命令を実行するＲ
ＯＭを選択し、起動スイッチ２４を押すと、選択された
モードを実行する。処理中は、動作中ＬＥＤ２６が点灯
し、書き込みモード実行時はライト中ＬＥＤ ２５も点
灯する。
ＯＭを選択し、起動スイッチ２４を押すと、選択された
モードを実行する。処理中は、動作中ＬＥＤ２６が点灯
し、書き込みモード実行時はライト中ＬＥＤ ２５も点
灯する。
そして、書き込み・照合・消去確認モードでの異常発生
時には、異常ＬＥＤ２７を点灯する。２８はシーケンス
カード３とケーブル７で接続する際のケーブル接続用コ
ネクタである。
時には、異常ＬＥＤ２７を点灯する。２８はシーケンス
カード３とケーブル７で接続する際のケーブル接続用コ
ネクタである。
次に実施例の動作を第４図〜第７図を参照しながら説明
する。第４図はＲＯＭライター１９の内部構成を示すも
ので、データセット・アドレスセットのデータリード・
ステータスリード・ＲＯＭタイプ切換えは、３ａｂ８ビ
ツトパラレルエ１０２９と同３０を介して行なわれる。
する。第４図はＲＯＭライター１９の内部構成を示すも
ので、データセット・アドレスセットのデータリード・
ステータスリード・ＲＯＭタイプ切換えは、３ａｂ８ビ
ツトパラレルエ１０２９と同３０を介して行なわれる。
３０ｂ８ビツトパラレルｌ１０２９の出力人は下位アド
レス、出力Ｂは上位アドレスをセットするボートである
。入力Ｃはステータス要素３１を読み出すボートであり
、第２，３図におけるモードスイッチ２２．前半・後半
切換えスイッチ２３゜起動スイッチ２４の状態やＲＯＭ
切り状態などを見ることができる。
レス、出力Ｂは上位アドレスをセットするボートである
。入力Ｃはステータス要素３１を読み出すボートであり
、第２，３図におけるモードスイッチ２２．前半・後半
切換えスイッチ２３゜起動スイッチ２４の状態やＲＯＭ
切り状態などを見ることができる。
３ ａｈ ８ビットパラレルｌ１０３０の入出力りは下
位データ、入出力Ｅは上位データのためのボートであり
、ＲＯＭリード時は入力となり、ＲＯＭライト時は出力
となる。出力ＦけＲＯＭタイプの設定を行うボートで、
この中の１ビツトの状態により、メモリーアドレスデコ
ーダ３２のアドレス出力を、６４ＫＲＯＭの場合と１２
８ＫＲＯＭの場合を切換えることができる。
位データ、入出力Ｅは上位データのためのボートであり
、ＲＯＭリード時は入力となり、ＲＯＭライト時は出力
となる。出力ＦけＲＯＭタイプの設定を行うボートで、
この中の１ビツトの状態により、メモリーアドレスデコ
ーダ３２のアドレス出力を、６４ＫＲＯＭの場合と１２
８ＫＲＯＭの場合を切換えることができる。
３ ａｈ ８ビツトパラレルｌ１０２９と同３０とコマ
ラドＩ１０ポート３３のアドレスは、Ｉ１０アドレスデ
コーダ３４によって決まり、データの書き込み・読み出
しは、数値制御装置からバッファ７０を介して行われる
。
ラドＩ１０ポート３３のアドレスは、Ｉ１０アドレスデ
コーダ３４によって決まり、データの書き込み・読み出
しは、数値制御装置からバッファ７０を介して行われる
。
コマラドＩ１０ボート３３は、ＲＯＭに対するライトス
タート−リード信号０Ｎ１０ＦＦ 、 ＲＯＭ電源・Ｒ
ＯＭ切り電源争異常／動作中ＬＩＤのコントロールを行
うボートであり、ＲＯＭライト時。
タート−リード信号０Ｎ１０ＦＦ 、 ＲＯＭ電源・Ｒ
ＯＭ切り電源争異常／動作中ＬＩＤのコントロールを行
うボートであり、ＲＯＭライト時。
ライトスタートビットに１をセットすると、ライト信号
制御回路３５でＲＯＭ切りに適したライトパルスを作り
、そのパルス出力を出力している間は、ライト中ＬＥＤ
２５を点灯する。ライトパルス出力後は、ライトスター
トビットは自動的にリセットされる。
制御回路３５でＲＯＭ切りに適したライトパルスを作り
、そのパルス出力を出力している間は、ライト中ＬＥＤ
２５を点灯する。ライトパルス出力後は、ライトスター
トビットは自動的にリセットされる。
３６はＲＯＭ切りを行うＲＯＭをセットするソケット（
レバー脱着式）であるが、このソケット３６へのデータ
バスは、双方向バッファ３７によってコントロールされ
ている。また、ソケット３６の電源およびＲＯＭ切り電
源は、コマンドＩ／（）ボート３３のセントにより、ス
イッチング回路３８を０Ｎ１０ＦＦ’できるため、ソケ
ット（ＲＯＭ）電源は＋５ｖと＋５．８ＶＣＤ切換工、
ＲＯＭ切Ｃｔ源ｉ＋５Ｖ（通常時）と＋２１Ｖ（ＲＯＭ
切り時）の切換えができる。＋２１Ｖと＋５．８ＶｄＤ
Ｃ／ＤＣコンバータ３９により、＋５Ｖよジ作られた＋
２４ｖを電圧調整回路４０．４１にて分圧して作られる
。
レバー脱着式）であるが、このソケット３６へのデータ
バスは、双方向バッファ３７によってコントロールされ
ている。また、ソケット３６の電源およびＲＯＭ切り電
源は、コマンドＩ／（）ボート３３のセントにより、ス
イッチング回路３８を０Ｎ１０ＦＦ’できるため、ソケ
ット（ＲＯＭ）電源は＋５ｖと＋５．８ＶＣＤ切換工、
ＲＯＭ切Ｃｔ源ｉ＋５Ｖ（通常時）と＋２１Ｖ（ＲＯＭ
切り時）の切換えができる。＋２１Ｖと＋５．８ＶｄＤ
Ｃ／ＤＣコンバータ３９により、＋５Ｖよジ作られた＋
２４ｖを電圧調整回路４０．４１にて分圧して作られる
。
第５図と第６図はＲＯＭライター１９を使用してＲＯＭ
切り等を行う際の、数値制御装置側からのソフトウェア
の例を７０−チャートにしたものである。
切り等を行う際の、数値制御装置側からのソフトウェア
の例を７０−チャートにしたものである。
第５図は書き込みのプログラムで、第２図、第３図のモ
ードスイッチ２２で書き込みモードにすると、ステータ
スリードでＲＯＭライター１９が書き込みモードである
ことを数値制御装置側に読み出され、プログラムは起動
スイッチ２４がＯＮとなるのを待って、待機状態となる
（ステップ５−２）。起動スイッチ２４をＯＮとすると
、次に第３図におけるａａｂ８ビットパラレルｌ１０２
９と同３０のライトモードセットを実施する（ステツブ
５−３）。
ードスイッチ２２で書き込みモードにすると、ステータ
スリードでＲＯＭライター１９が書き込みモードである
ことを数値制御装置側に読み出され、プログラムは起動
スイッチ２４がＯＮとなるのを待って、待機状態となる
（ステップ５−２）。起動スイッチ２４をＯＮとすると
、次に第３図におけるａａｂ８ビットパラレルｌ１０２
９と同３０のライトモードセットを実施する（ステツブ
５−３）。
これにより、３ｃｂ８ビツトパラレルｌ１０２９のＡφ
Ｂボートは出力モード、Ｃポートは入力モードとなり、
３ｏｂ８ピツトパラレルｌ１０３Ｑのり、Ｅ、Ｆボー）
Ｈ夫々出力モードとなる０次に、最初のアドレスを３
ｃｂ ８ビツトパラレルｌ１０２９のＡ−Ｂボートに出
力し、３ ａｈ ８ビツトパラレルｌ１０３Ｑのり、Ｅ
ポートに最初のアドレスに対するデータセットを行う（
ステップ５−４）。
Ｂボートは出力モード、Ｃポートは入力モードとなり、
３ｏｂ８ピツトパラレルｌ１０３Ｑのり、Ｅ、Ｆボー）
Ｈ夫々出力モードとなる０次に、最初のアドレスを３
ｃｂ ８ビツトパラレルｌ１０２９のＡ−Ｂボートに出
力し、３ ａｈ ８ビツトパラレルｌ１０３Ｑのり、Ｅ
ポートに最初のアドレスに対するデータセットを行う（
ステップ５−４）。
そして、ステップ５−５ではコマラドＩ１０ボート３３
にＲＯＭ切り時の電源設定を、３ｃｈ８ビツトパラレル
ｌ１０３ＱのＦポートでＲＯＭタイプ選択を行う。さら
にコマラドＩ１０ボート３３のライト起動ビットをセッ
トする（ステップ５−６）。
にＲＯＭ切り時の電源設定を、３ｃｈ８ビツトパラレル
ｌ１０３ＱのＦポートでＲＯＭタイプ選択を行う。さら
にコマラドＩ１０ボート３３のライト起動ビットをセッ
トする（ステップ５−６）。
これにより、ライトパルス１ｍ５ＥＣのＲＯＭ切りを行
う。このＲＯＭ切りを終ると、ライト起動ビットは、リ
セットされる。そして、データのリードができる状態か
どうかを、３ｃｈ８ビツトパラレルｌ１０２９のＣボー
トのステータスリードで確認する（ステップ５−７）。
う。このＲＯＭ切りを終ると、ライト起動ビットは、リ
セットされる。そして、データのリードができる状態か
どうかを、３ｃｈ８ビツトパラレルｌ１０２９のＣボー
トのステータスリードで確認する（ステップ５−７）。
もし、データリードが可能ならば、３ｏｈ８ビツトパラ
レルエ１０３０のデータボー）Ｄ−Ｅを入力モードに設
定しくステップ５−８）、コマラドＩ１０ボート３３の
リード信号コントロールビットをセットしくステップ５
−９）１５０ｔ＋Ｓタイマーを経たのち（ステップ５−
１０）、３ ａｈ ８ピツトパラレルｌ１０３ＱのＤ−
ＥボートよりＲＯＭ切りしたデータをリードする（ステ
ップ５−１１）。
レルエ１０３０のデータボー）Ｄ−Ｅを入力モードに設
定しくステップ５−８）、コマラドＩ１０ボート３３の
リード信号コントロールビットをセットしくステップ５
−９）１５０ｔ＋Ｓタイマーを経たのち（ステップ５−
１０）、３ ａｈ ８ピツトパラレルｌ１０３ＱのＤ−
ＥボートよりＲＯＭ切りしたデータをリードする（ステ
ップ５−１１）。
リード完了したら、リード信号コントロールビットをリ
セットする（ステップ５−１２）。そして、ＲＯＭ切り
データと読み出しデータを比較する（ステップ５−１３
）。もしも、データが等しくなかったら、ステップ５−
６からのプログラムをくり返す。
セットする（ステップ５−１２）。そして、ＲＯＭ切り
データと読み出しデータを比較する（ステップ５−１３
）。もしも、データが等しくなかったら、ステップ５−
６からのプログラムをくり返す。
データが等しくなったら、全てのアドレスに対するＲＯ
Ｍ切りが完了したかどうかを確認しくステップ５−１４
）、完了していなかったらＲＯＭアドレスに１を加算し
くステップ５−１５）、そのアドレスのデータ１３ｃｈ
８ビツトパラレルｌ１０２９・３０にセットしてステッ
プ５−６からのプログラムを実行する。全てのアドレス
に対してＲＯＭ切りを完了したら、ステップ５−６で点
灯した動作中のＬＥＤ ２５１ ＯＦＦ して（ステッ
プ５−１６）、プログラムを終了する。
Ｍ切りが完了したかどうかを確認しくステップ５−１４
）、完了していなかったらＲＯＭアドレスに１を加算し
くステップ５−１５）、そのアドレスのデータ１３ｃｈ
８ビツトパラレルｌ１０２９・３０にセットしてステッ
プ５−６からのプログラムを実行する。全てのアドレス
に対してＲＯＭ切りを完了したら、ステップ５−６で点
灯した動作中のＬＥＤ ２５１ ＯＦＦ して（ステッ
プ５−１６）、プログラムを終了する。
第６図は書き込み以外のモードの処理プログラムのフロ
ーチャートの一例である。書き込みモードの時と同じよ
うに、第２図、第３図モードスイッチ２２でモードを設
定すると起動待機状態となり（ステップ６−２）、起動
スイッチ２４をＯＮにすると、３ａｂ８ビツトパラレル
ｌ１０２９．！＝同３０のリードをモードセットを行な
い（ステップ６−３ ）、読み出しトップアドレスセッ
ト（ステップ６−４）・ＲＯＭタイプ選択（ステップ６
−５）を行う。これで、リード準備完了となり、動作中
のＬＥＤ２６をＯＮとした後（ステップ６−６）、コマ
ラドＩ１０ポート３３のリード信号コントロールビット
を１とし、ＲＯＭリードスタートを行う（ステップ６−
７）。そして、１５０ｎＳＥＣり（ｆ （７）後（Ｘ
テア７’６−８ ）、 ３ ａｈ８ビットパラレルｌ１
０３ＱのＤ＠ＥボートよりＲＯＭデータをリードする（
ステップ６−９）。
ーチャートの一例である。書き込みモードの時と同じよ
うに、第２図、第３図モードスイッチ２２でモードを設
定すると起動待機状態となり（ステップ６−２）、起動
スイッチ２４をＯＮにすると、３ａｂ８ビツトパラレル
ｌ１０２９．！＝同３０のリードをモードセットを行な
い（ステップ６−３ ）、読み出しトップアドレスセッ
ト（ステップ６−４）・ＲＯＭタイプ選択（ステップ６
−５）を行う。これで、リード準備完了となり、動作中
のＬＥＤ２６をＯＮとした後（ステップ６−６）、コマ
ラドＩ１０ポート３３のリード信号コントロールビット
を１とし、ＲＯＭリードスタートを行う（ステップ６−
７）。そして、１５０ｎＳＥＣり（ｆ （７）後（Ｘ
テア７’６−８ ）、 ３ ａｈ８ビットパラレルｌ１
０３ＱのＤ＠ＥボートよりＲＯＭデータをリードする（
ステップ６−９）。
リード完了したら、リード信号コントロールビットを０
ＦＦＬ（ステップ６−１０）、選択されたモードによっ
て分岐する（ステップ６−１１）。
ＦＦＬ（ステップ６−１０）、選択されたモードによっ
て分岐する（ステップ６−１１）。
照合モードの場合は、読み出したデータと第１図のシー
ケンスカード３上のシーケンスＲＯＭのデータを比較し
くステップ６−１２）、 もし、異っていたら、異常
ＬＥＤ２７をＯＮにして（ステップ６−１３）プログラ
ムを中断する。
ケンスカード３上のシーケンスＲＯＭのデータを比較し
くステップ６−１２）、 もし、異っていたら、異常
ＬＥＤ２７をＯＮにして（ステップ６−１３）プログラ
ムを中断する。
読み出しモードの場合は、読み出したデータを数値制御
装置側のＲＡＭに格納する（ステップ６−１４）。消去
確認の場合は、読み出したデータがＦＦかどうかを比較
して（ステップ６−１５）、もし、異っている場合は、
異常ＬＥＤ２７をＯＮニジて（ステップ６−１６）プロ
グラムを中断する。
装置側のＲＡＭに格納する（ステップ６−１４）。消去
確認の場合は、読み出したデータがＦＦかどうかを比較
して（ステップ６−１５）、もし、異っている場合は、
異常ＬＥＤ２７をＯＮニジて（ステップ６−１６）プロ
グラムを中断する。
さらに、各モードの処理を終えると、ＲＯＭの読み出し
を全てのアドレスについて終了したかどうかを確認しく
ステップ６−１７）、もし終っていない場合は、ＲＯＭ
リードアドレスに＋１して（ステップ６−１８）、３
ａｈ ８ビツトパラレルｌ１０２９のＡ−Ｂボートに出
力し、ステップ６−６からの処理をくり返す。ＲＯＭリ
ードを全て完了した場合はステップ６−１９へ飛び、動
作中ＬＥＤ２６をＯＦＦし、プログラムを終了する。
を全てのアドレスについて終了したかどうかを確認しく
ステップ６−１７）、もし終っていない場合は、ＲＯＭ
リードアドレスに＋１して（ステップ６−１８）、３
ａｈ ８ビツトパラレルｌ１０２９のＡ−Ｂボートに出
力し、ステップ６−６からの処理をくり返す。ＲＯＭリ
ードを全て完了した場合はステップ６−１９へ飛び、動
作中ＬＥＤ２６をＯＦＦし、プログラムを終了する。
なお、上記実施例では第１図の７−ケンスカード３上の
ＲＡＭの内容を、ＲＯＭライター１９上のＲＯＭにコピ
ーまたは、ＲＯＭライター１９上のＲＯＭの内容を読み
出す方法を説明したが、ＲＯＭライター１９はハードウ
ェアだけで構成されたものであり、ソフトウェアは数値
制御装置側で自由に作成できるため、応用すれば第２図
で前半ＲＯＭソケット２０上のＲＯＭの内容を一旦、シ
ーケンスカード３上のＲＡＭに格納し、後半ＲＯＭソケ
ット２１上のＲＯＭにコピーすることも可能である。照
合も同様に可能であるため、シーケンスプログラムのＲ
ＯＭ化だけでなく、他方面で作成したＲＯＭのコピー、
照合が可能となる。
ＲＡＭの内容を、ＲＯＭライター１９上のＲＯＭにコピ
ーまたは、ＲＯＭライター１９上のＲＯＭの内容を読み
出す方法を説明したが、ＲＯＭライター１９はハードウ
ェアだけで構成されたものであり、ソフトウェアは数値
制御装置側で自由に作成できるため、応用すれば第２図
で前半ＲＯＭソケット２０上のＲＯＭの内容を一旦、シ
ーケンスカード３上のＲＡＭに格納し、後半ＲＯＭソケ
ット２１上のＲＯＭにコピーすることも可能である。照
合も同様に可能であるため、シーケンスプログラムのＲ
ＯＭ化だけでなく、他方面で作成したＲＯＭのコピー、
照合が可能となる。
以上のように、この発明によれば、シーケンスカード上
のＲＡＭをＲＯＭに変換する必要がなく、ＲＯＭ切ジシ
ステムの構成が簡単なものとなるため、作業の能率化が
計れる。また、数値制御装置側のソフトウェアで自由に
ＲＯＭ切りが行えるため、他方面への使用範囲の拡大も
可能なものが得られる効果がある。
のＲＡＭをＲＯＭに変換する必要がなく、ＲＯＭ切ジシ
ステムの構成が簡単なものとなるため、作業の能率化が
計れる。また、数値制御装置側のソフトウェアで自由に
ＲＯＭ切りが行えるため、他方面への使用範囲の拡大も
可能なものが得られる効果がある。
第１図はこの発明の一実施例によるＲＯＭ切りシステム
の構成図、第２図はそのシステムを構成するために適用
するＲＯＭライターの正面図、第３図はその側面図、第
４図はそのＲＯＭライターの内部構成を示すブロック図
、第５図はＲＯＭ切りの際のプログラムの一例を示した
フローチャート、第６図はそれ以外のモードのプログラ
ムの一例を示したフローチャート、第７図は従来のＲＯ
Ｍ切りシステムの構成図、第８図はそのシステムにおけ
るシーケンスプログラムをカセットデツキにローディン
グする場合のシーケンスカード上のメモリ配置図、第９
図はＲＯＭ９１ｖを行う場合のメモリ配置図である。 １は制御ユニット、２はメインＣＰＵカード、３はシー
ケンスカード、８はシーケンス作成装置。 １９はＲＯＭライター。 なお、各図中同一符号は同一または相当部分を示す。 特許出願人 三菱電機株式会社 、ｆ、、’ 、］ 代理人 弁理士 １）澤 博 昭 （外２名） 第８図 第９図
の構成図、第２図はそのシステムを構成するために適用
するＲＯＭライターの正面図、第３図はその側面図、第
４図はそのＲＯＭライターの内部構成を示すブロック図
、第５図はＲＯＭ切りの際のプログラムの一例を示した
フローチャート、第６図はそれ以外のモードのプログラ
ムの一例を示したフローチャート、第７図は従来のＲＯ
Ｍ切りシステムの構成図、第８図はそのシステムにおけ
るシーケンスプログラムをカセットデツキにローディン
グする場合のシーケンスカード上のメモリ配置図、第９
図はＲＯＭ９１ｖを行う場合のメモリ配置図である。 １は制御ユニット、２はメインＣＰＵカード、３はシー
ケンスカード、８はシーケンス作成装置。 １９はＲＯＭライター。 なお、各図中同一符号は同一または相当部分を示す。 特許出願人 三菱電機株式会社 、ｆ、、’ 、］ 代理人 弁理士 １）澤 博 昭 （外２名） 第８図 第９図
Claims (1)
- 数値制御装置の制御ユニットに装着されるメインＣＰＵ
カードと、このメインＣＰＵカードに装着するシーケン
スカードと、書き込み・読み出し・照合・消去確認の各
モードの起動スイッチおよび前半・後半ＲＯＭソケット
を有し前記シーケンスカードと接続されるＲＯＭライタ
ーとを備えたシーケンスプログラムのＲＯＭ切り装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176898A JPS6238594A (ja) | 1985-08-13 | 1985-08-13 | シ−ケンスプログラムのｒｏｍ切り装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176898A JPS6238594A (ja) | 1985-08-13 | 1985-08-13 | シ−ケンスプログラムのｒｏｍ切り装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6238594A true JPS6238594A (ja) | 1987-02-19 |
Family
ID=16021679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60176898A Pending JPS6238594A (ja) | 1985-08-13 | 1985-08-13 | シ−ケンスプログラムのｒｏｍ切り装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6238594A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63186583U (ja) * | 1987-05-21 | 1988-11-30 | ||
| JPH02141795U (ja) * | 1989-04-28 | 1990-11-29 | ||
| WO1997000469A1 (fr) * | 1995-06-19 | 1997-01-03 | Fanuc Ltd | Controleur numerique |
| US10486220B2 (en) | 2016-01-27 | 2019-11-26 | Nitta Corporation | Caulking die, caulking tool, method for manufacturing caulking joint using them |
-
1985
- 1985-08-13 JP JP60176898A patent/JPS6238594A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63186583U (ja) * | 1987-05-21 | 1988-11-30 | ||
| JPH02141795U (ja) * | 1989-04-28 | 1990-11-29 | ||
| WO1997000469A1 (fr) * | 1995-06-19 | 1997-01-03 | Fanuc Ltd | Controleur numerique |
| US5940292A (en) * | 1995-06-19 | 1999-08-17 | Fanuc Ltd | Numerical control device including a thin type display unit and a printed circuit board connected to the reverse side thereof |
| US10486220B2 (en) | 2016-01-27 | 2019-11-26 | Nitta Corporation | Caulking die, caulking tool, method for manufacturing caulking joint using them |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2007272635A (ja) | メモリシステム及びコントローラ | |
| JPH09282862A (ja) | メモリカード | |
| JPS6238594A (ja) | シ−ケンスプログラムのｒｏｍ切り装置 | |
| JPH08221312A (ja) | メモリカード装置 | |
| JPH05135596A (ja) | メモリ指定制御装置 | |
| JPH11184724A (ja) | インサーキットエミュレータ及び半導体集積回路 | |
| JPH09231065A (ja) | プログラム変更可能な電子制御装置 | |
| JPH052529A (ja) | フラツシユ・メモリのアクセス方法及びその回路 | |
| JPH06342399A (ja) | フラッシュメモリ書き込み方式 | |
| JPH03245399A (ja) | Ｒｏｍ書込み装置 | |
| JPH07175682A (ja) | メモリバンク切換型処理装置のデバッグ方法 | |
| JPH07193860A (ja) | プログラムメモリを有した携帯端末装置 | |
| JPH07105168A (ja) | マイクロコンピュータ | |
| JPH02162438A (ja) | メモリ回路 | |
| JPS63209969A (ja) | プリンタの自己診断装置 | |
| JPH06131888A (ja) | 半導体ファイル装置 | |
| JPH11353170A (ja) | フラッシュメモリ制御装置およびフラッシュメモリ制御装置のメモリアクセス方法 | |
| JPH03250211A (ja) | 端末制御装置 | |
| JPH1011278A (ja) | 書換え可能な不揮発性メモリを備えるマイクロコンピュータ装置 | |
| JPS61160106A (ja) | シ−ケンス制御装置 | |
| JPH01266642A (ja) | メモリ制御装置 | |
| JPH05324341A (ja) | プログラム書替え可能な端末装置 | |
| JP2002358107A (ja) | 産業用ロボットの初期設定方法 | |
| JPS63136154A (ja) | マイクロコンピユ−タ装置 | |
| JPS59132053A (ja) | テストプログラム起動方式 |