JPS6238028A - Analog-digital conversion circuit - Google Patents
Analog-digital conversion circuitInfo
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- JPS6238028A JPS6238028A JP17788985A JP17788985A JPS6238028A JP S6238028 A JPS6238028 A JP S6238028A JP 17788985 A JP17788985 A JP 17788985A JP 17788985 A JP17788985 A JP 17788985A JP S6238028 A JPS6238028 A JP S6238028A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、アナログ信号をその信号レベルに応じて増幅
しデジタル信号に変換するアナログ／デジタル変換回路
に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an analog/digital conversion circuit that amplifies an analog signal according to its signal level and converts it into a digital signal.
第４図は従来のアナログ／デジタル変換回路を示す図、
第５図及び第６図は第１図に示すアナログ／デジタル変
換回路の動作を説明するためのタイムチャートである。Figure 4 is a diagram showing a conventional analog/digital conversion circuit.
5 and 6 are time charts for explaining the operation of the analog/digital conversion circuit shown in FIG. 1.
第４図において、２１と２４はスイッチ、２２はサンプ
ルホールド回路、２３はＡ／Ｄコンバータ、２５は乗算
器、２６は増ｆＰＦＡ器、２７はコンパレータ、２８と
３０はＦＦ（フリツブフロップ）回路、２９はモノマル
チを示す。In FIG. 4, 21 and 24 are switches, 22 is a sample and hold circuit, 23 is an A/D converter, 25 is a multiplier, 26 is an fPFA amplifier, 27 is a comparator, and 28 and 30 are FF (flip-flop) circuits. , 29 indicates monomulti.
入力アナログ信号■、をデジタル信号に変換する場合、
第４図に示す回路では、人力アナログ信号ＶＩＮが通常
の信号レベルであれば、スタート・パルスが発生すると
第５図（ａｌに示すようにスイッチ（アナログ・スイッ
チ）２１及びスイッチ（デジタル・スイッチ）２４で「
×１」ポジションをセレクトし、アナログ信号をサンプ
ルホールド回路２２にホールドし、これをＡ／Ｄコンバ
ータ２３でデジタル信号に変換している。しかし、入力
アナログ信号■ＩＮのレベルをコンパレーク２７により
判定し、入力アナログ信号ＶＩＮのレベルが低い場合に
は、Ａ／Ｄコンバータ２３のグイナミソク・レンジを拡
大するために、第５図山）に示すようにＦＦ回路２８の
出力によりスイッチ２１及びスイッチ２４の］×ｎ」ポ
ジションをセレク）・シて増幅器２６により増幅したア
ナログ信号をデジタル信号に変換し、このデジタル信号
を乗算器２５で１ ／ ｎにしている。When converting an input analog signal to a digital signal,
In the circuit shown in Fig. 4, if the human input analog signal VIN is at a normal signal level, when a start pulse occurs, the switch (analog switch) 21 and the switch (digital switch) are activated as shown in Fig. 5 (al). At 24,
x1'' position is selected, the analog signal is held in the sample hold circuit 22, and this is converted into a digital signal by the A/D converter 23. However, the level of the input analog signal IN is judged by the comparator 27, and if the level of the input analog signal VIN is low, in order to expand the range of the A/D converter 23, as shown in FIG. The analog signal amplified by the amplifier 26 is converted into a digital signal, and this digital signal is converted to 1/n by the multiplier 25. I have to.
しかし、上記の方法は、■サンプリング・スタート・パ
ルスが発生するとスイッチ２１をセレクトし、その後サ
ンプルホールド回路２２のサンプリング時間を経過して
からアナログ信号をデータ・ホールドするため、スター
ト時点のアナログ信号と、実際にデジタル変換された信
号との間にサンプリング時間分の時間的ずれが生しる。However, in the above method, the switch 21 is selected when the sampling start pulse is generated, and the analog signal is held as data after the sampling time of the sample and hold circuit 22 has elapsed. , a time difference corresponding to the sampling time occurs between the actual digitally converted signal and the actual digitally converted signal.
さらに、■スイッチ２１が「×ｎ」ポジションの方にセ
レクトされている場合、コンパレータ２７の出力信号を
ＦＦ回路２８にラッチするタイミングに比べて、サンプ
ルホールド回路２２でホールドするり・イミノジの方が
モノマルチ２９による遅延時間分だけ遅いため、その間
にアナログ信号が変化してＡ／Ｄコンバータ２３の入力
電圧がフルスケール電圧を越えてしまうことがある。即
ち、第６図のタイムチャートに示すようにサンプルホー
ルド回路２２でホールドする電圧ＶＩＮが大きくなって
しまい（ＶＩＮ＞Ｖ＊ｉｒ ） 、ｎ倍に増幅されたア
ナログ信号がＡ／Ｄコンバータ２３のフルスケールを越
えてしまうことになる。Furthermore, when the switch 21 is selected to the "xn" position, compared to the timing at which the output signal of the comparator 27 is latched into the FF circuit 28, the timing at which the output signal of the comparator 27 is held in the sample and hold circuit 22 is faster. Since it is delayed by the delay time caused by the monomulti 29, the analog signal may change during that time and the input voltage of the A/D converter 23 may exceed the full scale voltage. That is, as shown in the time chart of FIG. 6, the voltage VIN held by the sample-and-hold circuit 22 becomes large (VIN>V*ir), and the analog signal amplified by n times reaches the full capacity of the A/D converter 23. It will exceed the scale.
本発明は、上記の問題点を解決するものであって、アナ
ログ信号の大きさに応じて正確にホールドでき、Ａ／Ｄ
コンバータ２３のフルスケールを越えることのないアナ
ログ／デジタル変換回路を提供することを目的とするも
のである。The present invention solves the above-mentioned problems, and is capable of accurately holding analog signals according to the size of the analog signal.
The purpose is to provide an analog/digital conversion circuit that does not exceed the full scale of the converter 23.
そのために本発明のアナログ／デジタル変換回路は、人
力アナログ信号を所定の倍率で増幅する増幅手段、該増
幅手段のそれぞれの出力をサンプリングしホールドする
サンプルホールド手段、該サンプルホールド手段の出力
を選択する選択手段、及び前記信号レベルを判別するレ
ベル判別手段を具備し、アナログ／デジタル変換のスタ
ート信号によりサンプルホールド手段をホールドに制御
すると共に、レベル判別手段の出力に応じて選択手段を
制御！２てサンプルホールド手段の出力を選択しアナロ
グ／デジタル変換を行うように構成したことを特徴とす
るものである。To this end, the analog/digital conversion circuit of the present invention includes an amplification means for amplifying a human-powered analog signal by a predetermined magnification, a sample hold means for sampling and holding each output of the amplification means, and an output of the sample hold means. It is equipped with a selection means and a level discrimination means for discriminating the signal level, and controls the sample hold means to hold according to the start signal of analog/digital conversion, and controls the selection means according to the output of the level discrimination means! 2, the output of the sample hold means is selected and analog/digital conversion is performed.
本発明のアナログ／デジタル変換回路では、人力アナロ
グ信号を所定の倍率で増幅する１以上の増幅手段、該増
幅手段のそれぞれの出力をサンプリングしホールドする
サンプルホールド手段を備えるとこにより、アナログ信
号のホールドと同時にレベル判別を行ってサンプルホー
ルド手段の出力を選択するため、アナログ信号のレベル
に応じた増幅器での利得調整を行いホールドした信号を
デジタル信号に変換できる。The analog/digital conversion circuit of the present invention has one or more amplifying means for amplifying a human-powered analog signal by a predetermined magnification, and sample-holding means for sampling and holding the output of each of the amplifying means, so that the analog signal can be held. At the same time, the level is determined and the output of the sample and hold means is selected, so the gain can be adjusted in the amplifier according to the level of the analog signal and the held signal can be converted into a digital signal.
以下、実施例を図面を参照しつつ説明する。 Examples will be described below with reference to the drawings.
第１図は本発明のアナログ／デジタル変換回路の１実施
例構成を示す図、第２図は第１図に示すアナログ／デジ
タル変換回路の動作を説明するためのタイムチャートで
ある。第１図において、１と７はサンプルホールド回路
、２と５はスイッチ、３はＡ／Ｄコンバーク、４は乗算
器、６は増幅器、８はコンパレータ、９と１０はＦＦ回
路を示す。FIG. 1 is a diagram showing the configuration of one embodiment of the analog/digital conversion circuit of the present invention, and FIG. 2 is a time chart for explaining the operation of the analog/digital conversion circuit shown in FIG. 1. In FIG. 1, 1 and 7 are sample and hold circuits, 2 and 5 are switches, 3 is an A/D converter, 4 is a multiplier, 6 is an amplifier, 8 is a comparator, and 9 and 10 are FF circuits.
まず、第１図に示す回路の各要素について説明する。サ
ンプルホールド回路１は、入力アナログ信号ＶＩＮをサ
ンプリングし、Ａ／Ｄ変換中は、そのサンプリングした
アナログ信号をホールドしておくものである。増幅器６
は、人力アナログ信号ＶＩＮをｎ倍（１＜ ｎ ＜ Ｖ
Ｆ！ｌ／ Ｖ＊＊ｒ ）に増幅するものであり、サンプ
ルホールド回路７は、増幅器６でｎ倍に増幅されたｎＸ
Ｖ、、のアナログ信号をサンプリングし、Ａ／Ｄ変換中
は、そのサンプリングしたアナログ信号をホールドして
おくものである。コンパレータ８は、アナログ信号Ｖｌ
ｌｌと基１＄電圧Ｖ ＭＥＦとを比較するものであり、
基準電圧Ｖ ＲＥＦは、予めＶｉ！ｒ ＝Ｖｙｓ／ｎ
（ただし、ｖｒｓはフルスケール電圧〉となるように
調整される。First, each element of the circuit shown in FIG. 1 will be explained. The sample and hold circuit 1 samples the input analog signal VIN and holds the sampled analog signal during A/D conversion. amplifier 6
is the human analog signal VIN multiplied by n (1 < n < V
F! l/V**r), and the sample hold circuit 7 amplifies nX
The analog signal of V, , is sampled, and the sampled analog signal is held during A/D conversion. The comparator 8 has an analog signal Vl
ll and the base $1 voltage V MEF,
The reference voltage V REF is set in advance to Vi! r=Vys/n
(However, vrs is adjusted to be the full-scale voltage).
ＦＦ回路９は、スタート・パルスと同期をとってコンパ
レータ８の出力をランチするＤ−タイプ・フリッププロ
ップであり、スイッチ２及びスイッチ５を制御する。Ｆ
Ｆ回路１０は、スタート・パルスでセットされ、Ａ／Ｄ
コンバータ３の変換終了信号（ＥＯＣ）でリセットされ
るＲ−Ｓフリップフロップであり、サンプルホールド回
路１．７及びＡ ／ Ｉ）コンバータ３を制御する。乗
算ｒｒ４は、１／ｎ倍デジタル乗算器であり、増幅器２
６によりｎ倍された信号を１／ｎにするために使用する
ものである。スイッチ２は、サンプルホールド回路１の
出力信号又はサンプルホールド回路７の出力信号をセレ
クトするアナログ・スイッチであり、スイッチ５は、Ａ
／Ｄコンバータ３の出力又は乗算器４の出力をセレクト
するデジタル・スイッチである。The FF circuit 9 is a D-type flip-flop that launches the output of the comparator 8 in synchronization with the start pulse, and controls the switches 2 and 5. F
The F circuit 10 is set by the start pulse and the A/D
It is an R-S flip-flop that is reset by the conversion end signal (EOC) of the converter 3, and controls the sample and hold circuit 1.7 and the A/I) converter 3. Multiplication rr4 is a 1/n times digital multiplier, and amplifier 2
This is used to reduce the signal multiplied by n by 6 to 1/n. Switch 2 is an analog switch that selects the output signal of sample-and-hold circuit 1 or the output signal of sample-and-hold circuit 7, and switch 5 is
This is a digital switch that selects the output of the /D converter 3 or the output of the multiplier 4.
次に、上記の各要素により構成された回路の動作を第２
図を参照しつつ説明する。Next, we will explain the operation of the circuit composed of each of the above elements in a second manner.
This will be explained with reference to the figures.
まず、スタート・パルスが発生すると、ＦＦ回路９がコ
ンパレーク８の出力信号をラッチし、これによりスイッ
チ２及び５の「×１」ボジソ日ン又は「×ｎ」ポジショ
ンがセレクトされる。また、同時にＦＦ回路１０が出力
を反転し、これにより、サンプルホールド回路１及び７
がホールド状態にコントロールされると共にＡＩＤコン
バータ３がＡ／Ｄ変換スタートする。つまり、スタート
・パルスの発生と同時に、サンプルホールド回路１及び
７にアナログ信号がホールドされると共に、その時のコ
ンパレータ８の出力によりスイッチ２及び５がセレクト
される。ここでアナログ信号ＶＩＮと基準電圧■Ｉ、と
の関係が、Ｖ＋＋＋＞Ｖ□、の場合には、第２図（ａ）
に示すようにスイッチ２及び５の「×１」ポジションが
セレクトされるため、サンプルホールド回路１にホール
ドされたアナログ信号がＡ／Ｄコンバータに導かれてデ
ジタル信号に変換され出力される。逆に、ＶＩＮ〈ＶＯ
Ｆの場合には、第２図（ｂｌに示すようにスイッチ２及
び５の「×ｎ」ポジションがセレクトされるため、サン
プルホールド回路７にホールドされたアナログ信号（ｎ
ＸＶＩＮ）がＡ／Ｄコンバータに導かれてデジタル信号
に変換され、さらに乗算器４で１／ｎにして出力される
。First, when a start pulse is generated, the FF circuit 9 latches the output signal of the comparator 8, thereby selecting the "x1" position or "xn" position of the switches 2 and 5. At the same time, the FF circuit 10 inverts its output, and as a result, the sample and hold circuits 1 and 7
is controlled to be in a hold state, and the AID converter 3 starts A/D conversion. That is, at the same time as the start pulse is generated, the analog signals are held in the sample and hold circuits 1 and 7, and the switches 2 and 5 are selected by the output of the comparator 8 at that time. Here, if the relationship between the analog signal VIN and the reference voltage ■I is V+++>V□, as shown in FIG. 2(a)
As shown in the figure, the "x1" positions of the switches 2 and 5 are selected, so that the analog signal held in the sample and hold circuit 1 is guided to the A/D converter, converted into a digital signal, and output. On the contrary, VIN<VO
In the case of F, since the "xn" positions of switches 2 and 5 are selected as shown in FIG.
XVIN) is led to an A/D converter and converted into a digital signal, which is then converted to 1/n by a multiplier 4 and output.
第３図は本発明のアナログ／デジタル変換回路の他の実
施例構成を示す図であり、１１−１ないし１１−ｎは増
幅器、１２−１ないし１２−ｎはサンプルホールド回路
、１３と１６はスイッチ、１４はＡ／Ｄコンバータ、１
５−１ないし１５−ｎは乗算器、１７−１ないし１７−
ｎはコンパレーク、１８と１９はＦＦ回路を示す。FIG. 3 is a diagram showing the configuration of another embodiment of the analog/digital conversion circuit of the present invention, in which 11-1 to 11-n are amplifiers, 12-1 to 12-n are sample and hold circuits, and 13 and 16 are Switch, 14 is A/D converter, 1
5-1 to 15-n are multipliers, 17-1 to 17-
n indicates a comparator, and 18 and 19 indicate FF circuits.
第３図に示す実施例は、複数個の増幅器１１−１ないし
１１−ｎとその出力をホールドするサンプルホールド回
路１２−１ないし１２−ｎ、及び増幅器１１−１ないし
１１−ｎに対応する倍率の逆数の乗算器１５−１ないし
１５−ｎ、コンパレータ１７−１ないし１７−ｎを設け
ると共に、基準値ＶｌｌＦＦ＋ないしＶ＊＋：ｒ＋＋を
設定する。そして、この基準値Ｖ□□ないしＶ、ｌ！、
と入力アナログ信号ＶＩＭとの比較判別をコンパレータ
ｌ７−１ないし１７−ｎで行ってＦＦ１８をセットし、
スイッチ１３及び１６のポジションをセレクトするよう
に構成したものである。このように利得を複数段に分割
し切り換えてアナログ／デジタル変換することにより、
より広いグイナミノク・レンジでアナログ／デジタル変
換を実現できる。The embodiment shown in FIG. 3 includes a plurality of amplifiers 11-1 to 11-n, sample-and-hold circuits 12-1 to 12-n for holding their outputs, and magnification factors corresponding to the amplifiers 11-1 to 11-n. Multipliers 15-1 to 15-n and comparators 17-1 to 17-n for the reciprocal of are provided, and reference values VllFF+ to V*+:r++ are set. Then, this reference value V□□ or V, l! ,
and the input analog signal VIM are compared and determined by comparators l7-1 to 17-n, and FF18 is set,
The configuration is such that the positions of switches 13 and 16 are selected. By dividing the gain into multiple stages and switching them in this way to perform analog/digital conversion,
Analog/digital conversion can be achieved with a wider range.
なお、本発明は、種々の変形が可能であり、上記実施例
に限定されるものではない。例えばＡ／Ｄコンバークも
複数個設けて各サンプルホールド回路に接続し、アナロ
グ・スイッチを省略するようにしてもよい。また、Ａ／
Ｄコンバータにより変換したデジタル信号をｃｐｕ ＜
中央処理装置）に取り込み、ソフトウェアにより１／ｎ
ｆ！算してもよい。Note that the present invention can be modified in various ways and is not limited to the above embodiments. For example, a plurality of A/D converters may be provided and connected to each sample and hold circuit, and the analog switch may be omitted. Also, A/
The digital signal converted by the D converter is transferred to the CPU <
central processing unit) and converted to 1/n by software.
f! You can calculate it.
以上の説明から明らかなように、未発明によれば、アナ
ログ信号の大きさの判定により、アナログ信号の大きさ
に応じて所定倍率で増幅したカアナログ信号を選択する
と同時にホールドするので、大きさを判定したアナログ
信号とホールドしたアナログ信号とが同じ時点のものと
なり、アナログ信号の大きさの判定に対応１〜で正確に
ボールドできる。従って、Ａ／Ｄコンバータのフルスケ
ールを越えることがない。As is clear from the above explanation, according to the invention, the analog signal amplified by a predetermined factor according to the magnitude of the analog signal is selected and simultaneously held by determining the magnitude of the analog signal. The determined analog signal and the held analog signal are from the same point in time, and the magnitude of the analog signal can be accurately bolded by correspondence 1 to 1. Therefore, the full scale of the A/D converter will not be exceeded.
第１図は本発明のアナログ／デジタル変換回路の１実施
例構成を示す図、第２図は第１図に示すアナログ／デジ
タル変換回路の動作を説明するためのタイツ、チャート
、第３図は本発明のアナログ／デジタル変換回路の他の
実施例構成を示す図、第４図は従来のアナログ／デジタ
ル変換回路を示す図、第５図及び第６図は第１図に示す
アナログ／デジタル変換回路の動作を説明するためのタ
イムチャー１−である。
１と７・・・サンプルホールド回路、２と５・・・スイ
ッチ、３・・・Ａ／Ｄコンバーク、４・・・乗算器、６
・・・増幅器、８・・・コンパレータ、９と１０・・・
ＦＦ回路。
出 願 人 日本電子株式会社
代理人弁理士 阿 部 龍 吉
第２図
（ａＩ
（ｂ）
■スイ・ｔヶＳり乞しクトーＶ＝二で一ノ［／Ｉに？！
艷テ」−テ々１３．−一−−−一−−一一一−−−第５
図
（ωFIG. 1 is a diagram showing the configuration of one embodiment of the analog/digital conversion circuit of the present invention, FIG. 2 is a tights and chart for explaining the operation of the analog/digital conversion circuit shown in FIG. 1, and FIG. A diagram showing the configuration of another embodiment of the analog/digital conversion circuit of the present invention, FIG. 4 is a diagram showing a conventional analog/digital conversion circuit, and FIGS. 5 and 6 are analog/digital conversion circuits shown in FIG. This is a time chart 1 for explaining the operation of the circuit. 1 and 7...sample hold circuit, 2 and 5...switch, 3...A/D converter, 4...multiplier, 6
...Amplifier, 8...Comparator, 9 and 10...
FF circuit. Applicant: JEOL Co., Ltd. Representative Patent Attorney Ryukichi Abe Figure 2 (aI (b)) ■Sui・tkaS begging Kuto V=two in one [/I?!
13. -1---1---111---5th
Figure (ω
Claims (2)
し、アナログ／デジタル変換部でデジタル信号に変換す
るアナログ／デジタル変換回路であって、入力アナログ
信号を所定倍率で増幅する１以上の増幅手段、該増幅手
段のそれぞれの出力をサンプリングしホールドするサン
プルホールド手段、該サンプルホールド手段の出力を選
択する選択手段、及び前記信号レベルを判別するレベル
判別手段を具備し、アナログ／デジタル変換のスタート
信号によりサンプルホールド手段をホールドに制御する
と共に、レベル判別手段の出力に応じて選択手段を制御
してサンプルホールド手段の出力を選択しアナログ／デ
ジタル変換を行うように構成したことを特徴とするアナ
ログ／デジタル変換回路。(1) An analog/digital conversion circuit that amplifies an input analog signal according to its signal level and converts it into a digital signal in an analog/digital conversion section, including one or more amplification means that amplifies the input analog signal by a predetermined magnification. , sample and hold means for sampling and holding the respective outputs of the amplification means, selection means for selecting the output of the sample and hold means, and level determination means for determining the signal level, and includes a start signal for analog/digital conversion. The analog/digital converter is characterized in that it controls the sample hold means to hold and controls the selection means in accordance with the output of the level discrimination means to select the output of the sample hold means and perform analog/digital conversion. Digital conversion circuit.
率の逆数で乗算することを特徴とする特許請求の範囲第
１項記載のアナログ／デジタル変換回路。(2) The analog/digital conversion circuit according to claim 1, wherein the analog/digital conversion output is multiplied by the reciprocal of a predetermined multiplication factor of the amplification means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17788985A JPS6238028A (en) | 1985-08-13 | 1985-08-13 | Analog-digital conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17788985A JPS6238028A (en) | 1985-08-13 | 1985-08-13 | Analog-digital conversion circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6238028A true JPS6238028A (en) | 1987-02-19 |
Family
ID=16038830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17788985A Pending JPS6238028A (en) | 1985-08-13 | 1985-08-13 | Analog-digital conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6238028A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01162421A (en) * | 1987-12-18 | 1989-06-26 | Matsushita Electric Ind Co Ltd | Ad converting circuit |
| JPH07123005A (en) * | 1993-10-25 | 1995-05-12 | Yamaha Corp | A/d converter |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4994258A (en) * | 1973-01-10 | 1974-09-06 | ||
| JPS5518114A (en) * | 1978-07-26 | 1980-02-08 | Hitachi Ltd | Analog-digital converter |
-
1985
- 1985-08-13 JP JP17788985A patent/JPS6238028A/en active Pending
Patent Citations (2)
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