JPS6237968A - Insulating gate type thin film transistor and manufacture thereof - Google Patents
Insulating gate type thin film transistor and manufacture thereofInfo
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Abstract
Description
【発明の詳細な説明】
産業−にの不り１３５＞ ’Ｒ
本発明は、絶縁ゲート型薄トランジスタの改良に関する
。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to improvements in insulated gate thin transistors.
従」げｌ［術
絶縁ゲート型薄膜トランジスタとして、従来、第１１図
を伴なって次に述べる構成を右するものが提案されてい
る。Conventionally, as an insulated gate type thin film transistor, one having the structure described below with reference to FIG. 11 has been proposed.
すなわち、シリコンのにうな半導体、絶縁層などでなる
基板１を右し、その基板１上に多結晶半導体薄膜２が、
局部的に、形成されている。That is, a substrate 1 made of a semiconductor such as silicon, an insulating layer, etc. is placed, and a polycrystalline semiconductor thin film 2 is formed on the substrate 1.
formed locally.
また、多結晶半導体薄膜２上に、幅方向の両端面間をチ
ャンネル領域７として、そのチャンネル領域７上に、ゲ
ート絶縁膜３を介して、ゲート電極４が形成されている
。Further, on the polycrystalline semiconductor thin film 2, a channel region 7 is formed between both end faces in the width direction, and a gate electrode 4 is formed on the channel region 7 with a gate insulating film 3 interposed therebetween.
さらに、多結晶半導体薄膜２のチャンネル領域７を挟ん
だ両位置にそれぞれオーミックに連結しているソース電
極５及びドレイン電極６が、基板１上に延長して形成さ
れている。Further, a source electrode 5 and a drain electrode 6, which are ohmically connected to both sides of the polycrystalline semiconductor thin film 2 across the channel region 7, are formed extending over the substrate 1.
以上が、従来提案されている絶縁ゲート望薄トランジス
タの構成である。The above is the structure of the conventionally proposed thin insulated gate transistor.
このような構成を有する絶縁ゲート型薄膜トランジスタ
にＪ：れば、ソース電極５及びドレイン電極６間に、負
荷（図示せず）を通じて所要の電源を接続した状態で、
ソース雷１ｔｉ ５及びゲート電極４間に制御電圧を印
加させることによって、多結晶半導体薄膜２のチャンネ
ル領域７を通る電流が制御され、よって、負荷に供給さ
れる電流が制御されるという１ヘランジスタとしての機
能が得られる。If an insulated gate thin film transistor having such a configuration is used, a required power source is connected between the source electrode 5 and the drain electrode 6 through a load (not shown).
By applying a control voltage between the source voltage 1ti5 and the gate electrode 4, the current passing through the channel region 7 of the polycrystalline semiconductor thin film 2 is controlled, and thus the current supplied to the load is controlled. You can get the following functions.
また、第１１図で上述した従来の絶縁ゲート型薄膜トラ
ンジスタの製法として、従来、第１２図を伴なって次に
述べる方法が提案されている。Further, as a method for manufacturing the conventional insulated gate thin film transistor described above with reference to FIG. 11, the method described below with reference to FIG. 12 has been proposed.
すなわち、第１図で上述したと同様の基板１上に、アモ
ルファス半導体薄膜または多結晶半導体薄膜でなる非単
結晶半導体薄膜１１を、真空蒸着法、気相成長法などに
よって形成する（第１２図Ａ）。That is, a non-single crystal semiconductor thin film 11 made of an amorphous semiconductor thin film or a polycrystalline semiconductor thin film is formed on a substrate 1 similar to that described above in FIG. A).
次に、非単結晶半導体薄膜１１に対する、し−１１光照
０＝Ｊ法、電子ビーム照射法、高周波加熱法、ランプ光
照０４法などによるアニール処理にｊ；つて、非１１′
ｉ結晶半導体簿膜１１から、第１１図でＪ＝述したと同
様の多結晶半導体薄膜２になる多結晶半導体薄膜１２を
形成する（第１２図Ｂ）。Next, the non-single-crystal semiconductor thin film 11 is annealed by the -11 light irradiation method, the electron beam irradiation method, the high-frequency heating method, the lamp light irradiation method, etc.
From the i-crystalline semiconductor film 11, a polycrystalline semiconductor thin film 12, which becomes the same polycrystalline semiconductor thin film 2 as described in FIG. 11, is formed (FIG. 12B).
次に、多結晶半導体薄膜１２に対するエツチング処理に
にって、多結晶半導体薄膜１２から、第１１図で上述し
たと同様の半導体薄膜を形成する（第１２図Ｃ）。Next, by etching the polycrystalline semiconductor thin film 12, a semiconductor thin film similar to that described above with reference to FIG. 11 is formed from the polycrystalline semiconductor thin film 12 (FIG. 12C).
次に、多結晶半導体薄膜２上のその全外表面上に亘って
延長している、Ｓ：Ｏ、Δ１２０３．５１３Ｎ４などで
なる第１１図で−Ｌ）ホしｌこと同様のゲート絶縁膜３
になる絶縁層１４を局部的に形成する（第１２図Ｄ）。Next, a similar gate insulating film 3 is shown in FIG.
An insulating layer 14 is formed locally (FIG. 12D).
次に、多結晶半導体薄膜２上に、絶縁層１４を介して、
第１１図で上述したと同様のゲート電極４になる導電性
層を形成し、次で、これに対するエツチング処理を行う
という工程を含／Ｖで、第１１図で上述したと同様のゲ
ート電極４を形成し、次で、絶縁層１４に対するエツチ
ング処理を行って第１１図で上述したと同様のゲート絶
縁膜３を形成する。Next, on the polycrystalline semiconductor thin film 2, via the insulating layer 14,
The process includes forming a conductive layer that will become the gate electrode 4 similar to that described above in FIG. 11, and then performing an etching process thereon. Then, the insulating layer 14 is etched to form the gate insulating film 3 similar to that described above with reference to FIG.
次に、基板１及び多結晶半導体薄膜２上に、第１１図で
上述したと同様のソース電極５及びドレイン電極６とな
る導電性層を形成し、次で、これに対するエツチング処
理を行うという工程を含んで、第１１図で上述したと同
様のソース電極５及びドレイン電極６を形成する（第１
２図Ｅ）。Next, on the substrate 1 and the polycrystalline semiconductor thin film 2, a conductive layer which will become the source electrode 5 and the drain electrode 6 similar to that described above in FIG. 11 is formed, and then an etching process is performed on the conductive layer. 11 to form the same source electrode 5 and drain electrode 6 as described above in FIG.
Figure 2 E).
以上が、第１図で上述した従来の絶縁ゲート型薄膜トラ
ンジスタを製造する、従来の絶縁ゲート型薄膜トランジ
スタの製法である。The above is a conventional insulated gate thin film transistor manufacturing method for manufacturing the conventional insulated gate thin film transistor described above in FIG.
このような従来の絶縁ゲート型薄トランジスタの製法に
よれば、第１図で上）ホした従来の絶縁ゲート型薄膜ト
ランジスタを容易に製造することができる。According to such a conventional insulated gate thin film transistor manufacturing method, the conventional insulated gate thin film transistor shown in FIG. 1 (above) can be easily manufactured.
発明が解決しようどする問題点
第１１図で上述した従来の絶縁ゲート型薄膜トランジス
タの場合、多結晶でなる半導体簿膜が、ヂャンネル形成
領域にお（）る多結晶の結晶粒径に依存した特性を呈し
、従って、特性にバラツキを有するという欠点を有して
いた。Problems to be Solved by the Invention In the case of the conventional insulated gate thin film transistor described above in FIG. Therefore, it had the disadvantage of having variations in characteristics.
また、第１２図で上述した従来の絶縁ゲート型望薄トラ
ンジスタの製法の場合、半導体薄膜を、比較的大なる結
晶粒径を各部一様に有する多結晶でなるものとして形成
することが困カ１［である。このため、ソース電極５及
びドレイン電極６間の領域において、キャリア移動度の
高い半導体薄膜 を形成することが困難であることから
、トランジスタとしての機能が高速で得られる絶縁ゲー
ト型薄膜トランジスタを製造するのに一定の限度を有し
ていた。Furthermore, in the case of the conventional manufacturing method of the thin insulated gate type transistor described above in FIG. 1 [is. For this reason, it is difficult to form a semiconductor thin film with high carrier mobility in the region between the source electrode 5 and the drain electrode 6, so it is difficult to manufacture an insulated gate thin film transistor that can quickly function as a transistor. had certain limits.
即題を解決するための手段
よって、本発明は、上述した従来の絶縁ゲート型薄膜ト
ランジスタの欠点のない新規な絶縁ゲート型薄膜トラン
ジスタを提案せんどするものである。 、
作 用
本願第１番目の発明にｊ；る絶縁ゲート型訪膜１−ラン
ジスタによれば、その半導体薄膜が第１図で上述した従
来の絶縁ゲート望薄膜トランジ・スタの半導体薄膜 に
対応し、また、ゲート絶縁膜が第１図で上述した従来の
絶縁ゲート型薄トランジスタのゲート絶縁膜 に対応し
、さらに、ゲート電極が第１図で上述した従来の絶縁ゲ
ート型薄膜トランジスタのゲート電極 に対応し、また
、ソース電極及びドレイン電極がそれぞれ第１図で上述
した従来の絶縁ゲート型薄膜１ヘランジスタのソース電
極 及びドレイン電極 に対応しているので、詳細説明
は省略するが、第１図で上述した従来の絶縁ゲート望薄
膜トランジスタと同様のトランジスタとしての機能が得
られる。In order to solve the problem, the present invention proposes a novel insulated gate thin film transistor that does not have the drawbacks of the conventional insulated gate thin film transistors mentioned above. According to the insulated gate thin film transistor according to the first invention of the present application, its semiconductor thin film corresponds to the semiconductor thin film of the conventional insulated gate thin film transistor described above in FIG. In addition, the gate insulating film corresponds to the gate insulating film of the conventional insulated gate thin film transistor described above in FIG. 1, and the gate electrode corresponds to the gate electrode of the conventional insulated gate thin film transistor described above in FIG. In addition, since the source electrode and the drain electrode correspond to the source electrode and the drain electrode of the conventional insulated gate type thin film one-herald transistor described above in FIG. 1, a detailed explanation will be omitted, but A transistor function similar to that of a conventional insulated gate thin film transistor can be obtained.
しかしながら、本願第１番目の発明による絶縁ゲート型
薄膜トランジスタの場合、半導体薄膜が絶縁層上にその
側面上を通って連続的に延長し、絶縁層の側面と対応す
る領域において段差を形成しているので、その段差を形
成している領域が他の領域に比し大なる結晶粒径を有す
る多結晶半導体でなるため、キャリアの移動度が他の領
域に比し大である。However, in the case of the insulated gate thin film transistor according to the first invention of the present application, the semiconductor thin film extends continuously over the insulating layer, passing over the side surface thereof, and forming a step in the region corresponding to the side surface of the insulating layer. Therefore, since the region forming the step is made of a polycrystalline semiconductor having a larger crystal grain size than other regions, carrier mobility is greater than in other regions.
発明の効果
本願第１番月の発明による絶縁ゲート型薄膜トランジス
タににれば、半導体薄膜の段差を形成している領域での
キャリア移動度が、他の領域に比し大であり、そして、
その領域を含／υで゛チャンネル形成領域が形成されて
いるので、第１図で土達した従来の絶縁ゲート型薄トラ
ンジスタの場合に比し、トランジスタとしての機能を高
速で得ることができる。Effects of the Invention According to the insulated gate thin film transistor according to the invention of the first month of the present application, the carrier mobility in the region where the steps of the semiconductor thin film are formed is higher than in other regions, and,
Since a channel forming region is formed in /υ including this region, the transistor function can be obtained at higher speed than in the case of the conventional insulated gate type thin transistor achieved in FIG.
また、半導体薄膜の段差を形成している領域に結晶粒界
を有しないか、有しているとしてもその結晶粒界の数が
、他の領域に比し格段的に少ないので、その分、第１図
で上述した従来の絶縁ゲート型薄膜トランジスタに比し
、優れたトランジスタとしての特性を呈する。In addition, the region where the steps of the semiconductor thin film are formed does not have grain boundaries, or even if it does, the number of grain boundaries is significantly smaller than in other regions. Compared to the conventional insulated gate thin film transistor described above in FIG. 1, this transistor exhibits superior characteristics as a transistor.
まず、第１図を伴なって、本願第１番目の発明による絶
縁グーミル型薄膜トランジスタの第１の実施例を述べよ
う。First, a first embodiment of an insulated Goomill type thin film transistor according to the first invention of the present application will be described with reference to FIG.
第１図において、第１１図との対応部分には同一符号を
付して詳細説明を省略する。In FIG. 1, parts corresponding to those in FIG. 11 are designated by the same reference numerals, and detailed description thereof will be omitted.
第１図に示す本願第１番目の発明にＪ：る絶縁ゲート型
薄膜トランジスタは、次の事項を除いて、第１１図で上
述した従来の絶縁ゲート型薄膜トランジスタと同様の構
成を有する。The insulated gate thin film transistor according to the first invention of the present application shown in FIG. 1 has the same structure as the conventional insulated gate thin film transistor described above in FIG. 11, except for the following matters.
すなわち、基板１上に、局部的に比較的厚い厚さを有す
る絶縁層３１が形成されている。That is, on the substrate 1, an insulating layer 31 having a locally relatively thick thickness is formed.
しかして、基板１上から、絶縁層３１上に、その側面３
２上を通って段差を形成するように連続的に延長し、そ
して、チャンネル領域７が、多結晶半導体薄膜２の段差
を形成している領域を含んで、結晶粒界を有していない
か有しているとしても他の領域に化し少ない数の結晶粒
界しか有していないものとして構成されている。Thus, from above the substrate 1, onto the insulating layer 31, its side surface 3
2 to form a step, and whether the channel region 7 includes the region forming the step of the polycrystalline semiconductor thin film 2 and does not have a grain boundary. Even if they do have grain boundaries, they are separated into other regions and are configured to have only a small number of grain boundaries.
以上が、本願第１番目の発明による絶縁ゲート型薄トラ
ンジスタの第１の実施例の構成である。The above is the configuration of the first embodiment of the insulated gate thin transistor according to the first invention of the present application.
このような構成を有する本願第１番目の発明による絶縁
ゲート型薄膜トランジスタによれば、それが上述した事
項を除いて、第１１図で上述した従来の絶縁ゲート型薄
膜トランジスタと同様の構成を有するので、詳細説明は
省略するが、第１図で上述した従来の絶縁ゲート型薄膜
トランジスタの場合と同様のトランジスタとしての機能
が１ｑられる。According to the insulated gate type thin film transistor according to the first invention of the present application having such a configuration, it has the same configuration as the conventional insulated gate type thin film transistor described above in FIG. 11, except for the matters mentioned above. Although detailed explanation will be omitted, the transistor function 1q is similar to that of the conventional insulated gate thin film transistor described above in FIG.
しかしながら、第１図に示す本願第１番目の発明ににる
絶縁ゲート型薄膜トランジスタによれば、多結晶半導体
薄膜２が、基板１上から、絶縁層３１上に、その側面３
２上を通って段差を形成するように連続的に延長し、そ
して、チャンネル領域７が、多結晶半導体薄膜２の段差
を形成している領域を含んで、結晶粒界を有していない
か有しているとしても他の領域に比し格段的に少ない数
の結晶粒界しか右していないものとして構成されている
。このため、多結晶半導体薄膜２のチャンネル領域７で
のキレリア＝ １２ −
の移動度が、他の領域に比し格段的に犬であり、従って
、トランジスタどしての機能が、第１１図で上述した従
来の絶縁ゲート型薄膜１ヘランジスタの場合に比し格段
的に高速で得られる。However, according to the insulated gate thin film transistor according to the first invention of the present application shown in FIG.
2 to form a step, and whether the channel region 7 includes the region forming the step of the polycrystalline semiconductor thin film 2 and does not have a grain boundary. Even if there are grain boundaries, the number of grain boundaries is far smaller than in other regions. For this reason, the mobility of Kyrelia = 12 - in the channel region 7 of the polycrystalline semiconductor thin film 2 is much lower than that in other regions, and therefore the function as a transistor is reduced as shown in Fig. 11. This can be achieved at a much higher speed than in the case of the conventional insulated gate type thin film one transistor described above.
また、多結晶半導体薄膜２のチャンネル領域７が、結晶
粒界を有していないか有しているとしても他の領域に比
し格段的に少ない数の結晶粒界しか有していないので、
トランジスタとしての機能が、第１１図で上述した従来
の絶縁ゲート型薄膜トランジスタの場合に比し格段的に
結晶粒界の影響の少ないものとして得られる。In addition, since the channel region 7 of the polycrystalline semiconductor thin film 2 does not have grain boundaries, or even if it does, it has a significantly smaller number of grain boundaries than other regions.
The transistor function can be obtained with significantly less influence of crystal grain boundaries than in the case of the conventional insulated gate thin film transistor described above in FIG. 11.
さらに、接述する本願第２番目の発明による本発明の製
法の実施例で明らかとなるが、多結晶半導体薄膜２を、
とくに、そのチャンネル領域７において、第１１図で上
述した従来の絶縁ゲート型薄膜トランジスタの場合に比
し格段的にバラツキの少ないものとして容易に形成する
こ
とができるので、トランジスタとしての特性に、第１１
図で上述した従来の絶縁ゲート型薄トランジスタに比し
格段的に少ないバラツキしか有していない。Furthermore, as will become clear from the embodiment of the manufacturing method of the present invention according to the second invention of the present application mentioned above, the polycrystalline semiconductor thin film 2 is
In particular, in the channel region 7, it can be easily formed with much less variation than in the case of the conventional insulated gate thin film transistor described above in FIG.
It has much less variation than the conventional insulated gate thin transistor described above in the figure.
次に、第２図を伴なって、本願第１番目の発明ににる絶
縁ゲート型薄膜１ヘランジスタの第２の実施例を述べよ
う。Next, with reference to FIG. 2, a second embodiment of the insulated gate type thin film one transistor according to the first invention of the present application will be described.
第２図において、第１図との対応部分には同一符号を付
し詳細説明を省略する。In FIG. 2, parts corresponding to those in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted.
第２図に示す本願第１番目の発明ににる絶縁ゲート型薄
トランジスタの第２の実施例は、次に述べる事項を除い
て、第１図で上述した本願第１番目の発明による絶縁ゲ
ート型薄膜トランジスタの第１の実施例と同様の構成を
右する。The second embodiment of the insulated gate thin transistor according to the first invention of the present application shown in FIG. 2 is similar to the insulated gate thin transistor according to the first invention of the present application described above in FIG. This figure shows a structure similar to that of the first embodiment of the type thin film transistor.
すなわち、多結晶半導体薄膜２が、そのチャンネル領域
７を含／ｖで、幅狭にストライプ上に延長し、そして、
ゲート絶縁膜３が、多結晶半導体薄膜２の延長方向の中
央位置において、それを幅方向に横切って対の側面上ま
で延長し、これに応じて、ゲート電極４が、多結晶半導
体薄膜２の延長方向の中央位置において、それをゲート
絶縁膜３を介して横切って多結晶半導体薄膜２の対の側
面上を通って基板１」こまで延長している。That is, the polycrystalline semiconductor thin film 2 extends into a narrow stripe including its channel region 7, and
The gate insulating film 3 extends across the width direction of the polycrystalline semiconductor thin film 2 at the central position in the extending direction, and extends over the pair of side surfaces of the polycrystalline semiconductor thin film 2 . At the central position in the extension direction, it traverses through the gate insulating film 3, passes over the paired side surfaces of the polycrystalline semiconductor thin film 2, and extends to the substrate 1''.
また、ソース電極５及びドレイン電極６が、多結晶半導
体薄膜２の延長方向のチャンネル領域７を挟んだ両位置
において、それらを幅方向に横切って多結晶半導体薄膜
２の対の側面上を通って基板１上まで延長している。In addition, the source electrode 5 and the drain electrode 6 are arranged to cross the channel region 7 in the extending direction of the polycrystalline semiconductor thin film 2 in the width direction and pass over the paired side surfaces of the polycrystalline semiconductor thin film 2 . It extends to the top of the board 1.
′以上が、本願第１番目の発明による絶縁ゲート型簿膜
トランジスタの第２の実施例の構成である。'The above is the structure of the second embodiment of the insulated gate thin film transistor according to the first invention of the present application.
このような構成を有する本願第１番目の発明による絶縁
ゲート型薄膜トランジスタににれば、それが上述した事
項を除いて、第１図で上述した本願第１番目の発明にに
る絶縁ゲート型薄トランジスタの第１の実施例と同様の
構成を有するので、詳細説明は省略するが、第１図で上
述した本願第１番目の発明による絶縁ゲート型トランジ
スタの第１の実施例の場合と同様の１〜ランジスタとし
ての機能が得られる。If the insulated gate thin film transistor according to the first invention of the present application having such a configuration is used, it will be the same as the insulated gate thin film transistor according to the first invention of the present application described above in FIG. 1, except for the matters mentioned above. Since it has the same configuration as the first embodiment of the transistor, a detailed explanation will be omitted, but it has the same structure as the first embodiment of the insulated gate transistor according to the first invention of the present application described above in FIG. 1 - A function as a transistor can be obtained.
また、多結晶半導体簿膜２のチャンネル領域７が、第１
図で上述した本願第１番目の発明による絶縁ゲート型薄
膜１ヘランジスタの第１の実施例の場合と同様に、結晶
粒界を有していないか有しているどしても他の領域に比
し格段的に少ない数の結晶粒界しか右していないので、
トランジスタどしての１穴能が、第１図で上述した本願
第１番目の発明にＪ：る絶縁ゲート型薄膜１ヘランジス
タの第１の実施例の場合と同様に高速で、しかも、結晶
粒界の影響を少ないものとして得られ、また、トランジ
スタどしての特性に少ないバラツキしか有していない。Further, the channel region 7 of the polycrystalline semiconductor film 2
As in the case of the first embodiment of the insulated gate type thin film one transistor according to the first invention of the present application described above in the figure, there is no grain boundary, or even if there is a grain boundary, there is no grain boundary in other regions. Since there are only a much smaller number of grain boundaries,
The single-hole performance of the transistor is as high as that of the first embodiment of the insulated gate thin film one-hole transistor according to the first invention of the present application described above in FIG. In addition, the characteristics of the transistors have only small variations.
次に、第３図Ａ及びＢを伴なって、本願第１番目の発明
ににる絶縁ゲート型簿膜トランジスタの第３の実施例を
述べよう。Next, a third embodiment of the insulated gate thin film transistor according to the first invention of the present application will be described with reference to FIGS. 3A and 3B.
第３図Ａ及びＢにおいて、第２図との対応部分には同一
符号を付して詳細説明を省略する。In FIGS. 3A and 3B, parts corresponding to those in FIG. 2 are designated by the same reference numerals, and detailed description thereof will be omitted.
第３図Ａ及びＢに示す本願第１番目の発明による絶縁ゲ
ート型薄膜トランジスタの第３の実施例は、次に述べる
事項を除いて、第２図で上述した本願第１番目の発明に
よる絶縁ゲート型薄膜トランジスタの第１の実施例と同
様の構成を有する。The third embodiment of the insulated gate thin film transistor according to the first invention of the present application shown in FIGS. The structure is similar to that of the first embodiment of the type thin film transistor.
すなわち、面状の１つの絶縁層３１が、互に平行に並置
延長している複数、例えば３本ストライプ上の絶縁層３
１Ａ、３１Ｂ及び３１Ｃに置換されている。また、これ
に応じて、多結晶半導体薄膜２が、基板１上に、それら
複数の絶縁層３１Ａ、３．１Ｂ及び３１Ｇを埋設するよ
うに形成されている。That is, one planar insulating layer 31 has a plurality of striped insulating layers 3, for example, three stripes extending parallel to each other.
1A, 31B and 31C. Further, in accordance with this, a polycrystalline semiconductor thin film 2 is formed on the substrate 1 so as to bury the plurality of insulating layers 31A, 3.1B, and 31G.
さらに、ゲート絶縁膜３が、多結晶半導体簿膜２上に、
絶縁層３１Ａ、３１Ｂ及び３１Ｃの延長方向の両端部を
残した領域上に対向するように形成されている。Further, a gate insulating film 3 is formed on the polycrystalline semiconductor film 2,
The insulating layers 31A, 31B, and 31C are formed so as to face each other on a region where both end portions in the extending direction remain.
また、ソース電極５及びドレイン電極６が、多結晶半導
体薄膜２の絶縁層３１Ａ、３１Ｂ及び３１Ｃの延長方向
にみた両端部上に、絶縁層３１Ａ、３１Ｂ及び３１Ｃの
両端部にも僅かに延長し且つ基板１上に延長して形成さ
れている。Further, the source electrode 5 and the drain electrode 6 extend slightly on both ends of the insulating layers 31A, 31B, and 31C of the polycrystalline semiconductor thin film 2 when viewed in the extending direction, and also slightly extend to both ends of the insulating layers 31A, 31B, and 31C. Moreover, it is formed to extend on the substrate 1.
以上が、本願第１番目の発明による絶縁ゲート型辞膜ト
ランジスタの第３の実施例の構成である。The above is the configuration of the third embodiment of the insulated gate type film transistor according to the first invention of the present application.
このような構成を右する本願第１番目の発明による絶縁
ゲート型薄膜トランジスタによれば、それが上述した事
項を除いて、第２図で上述した本願第１番目の発明によ
る絶縁ゲート型薄膜トランジスタめ第２の実施例と同様
の構成を有するので、詳ＩＩＩ説明は省略するが、第２
図で上述した本願第１番目の発明にＪ：る絶縁ゲート型
薄膜トランジスタの場合と同様の優れた特徴を以て、ト
ランジスタとしての機能が得られる外、６つのチャンネ
ル領域７Ａ、７Ａ’ 、７Ｂ、７Ｂ’ 、７Ｃ及び７Ｃ
’ が構成されているので、第２図で上述した本願第１
番目の発明による絶縁ゲート型薄膜トランジスタの第２
の実施例の場合に比し１．大なる電流を、負荷に供給す
ることができる。According to the insulated gate thin film transistor according to the first invention of the present application having such a configuration, it is different from the insulated gate thin film transistor according to the first invention of the present application described above in FIG. 2, except for the matters mentioned above. Since it has the same configuration as the second embodiment, a detailed explanation will be omitted, but the second embodiment
It has the same excellent characteristics as the insulated gate thin film transistor according to the first invention of the present application described above in the figure, and can function as a transistor. , 7C and 7C
' is constructed, so the first part of the present application described above in Figure 2
The second insulated gate thin film transistor according to the second invention
Compared to the case of the embodiment 1. A large current can be supplied to the load.
次に、第４図を伴なって、本願第１番目の発明による絶
縁ゲート型薄膜トランジスタの第４の実施例を述べよう
。Next, a fourth embodiment of the insulated gate thin film transistor according to the first invention of the present application will be described with reference to FIG.
第４図において、第３図どの対応部分には同一符号を付
し、詳細説明を省略する。In FIG. 4, parts corresponding to those in FIG. 3 are designated by the same reference numerals, and detailed description thereof will be omitted.
第４図に示す本願第１番目の発明による絶縁ゲート型訪
トランジスタの第４の実施例は、絶縁層３１Ａ、３１Ｂ
及び３１Ｃを埋設している面状の１つの多結晶半導体薄
膜２が、絶縁層３１Ａ、３１Ｂ及び３１Ｃをそれぞれ埋
設しているストライプ上の３つの多結晶半導体薄膜２Ａ
、２Ｂ及び２Ｃに置換され、これに応じて、ゲート絶縁
膜３が、多結晶半導体簿膜２Δ、２Ｂ及び２Ｃ上に形成
された３つの絶縁層３Δ、３Ｂ及び３Ｃに置換されてい
ることを除いて、第３図で上述した本願第１番目の発明
による絶縁ゲート型薄膜トランジスタの第３の実施例と
同様の構成を有する。A fourth embodiment of the insulated gate type transistor according to the first invention of the present application shown in FIG.
One planar polycrystalline semiconductor thin film 2 embedding 31C and 31C forms three striped polycrystalline semiconductor thin films 2A burying insulating layers 31A, 31B and 31C, respectively.
, 2B and 2C, and accordingly, the gate insulating film 3 is replaced with three insulating layers 3Δ, 3B and 3C formed on the polycrystalline semiconductor films 2Δ, 2B and 2C. Except for this, it has the same structure as the third embodiment of the insulated gate thin film transistor according to the first invention of the present application described above with reference to FIG.
以上が、本願第１番目の発明による絶縁ゲート型薄膜ト
ランジスタの第４の実施例の構成である。The above is the configuration of the fourth embodiment of the insulated gate thin film transistor according to the first invention of the present application.
このような構成を有する本願第１番目の発明による絶縁
ゲート型薄膜トランジスタによれば、それが上述した事
項を除いて、第３図で−Ｌ述した本願第１番目の発明に
にる絶縁ゲート型薄膜トランジスタの第３の実施例と同
様の構成を有するので、詳細説明は省略するが、第３図
で上述した本願第１番目の発明による絶縁ゲート型薄膜
トランジスタの第３の実施例と同様の作用効果が得られ
る外、第３図の場合の多結晶半導体薄膜２の絶縁層３１
Ａ及び３１Ｂ間、３１Ｂ及び３１Ｃ間の部を一部有して
いないので、チャンネル領域７の結晶粒界を有しないか
有しているとしても他の領域に比し少ない数の結晶粒界
しか有していない領域が占める領域の割合が、第３図の
場合に大であることから、第３図の場合に比し、より優
れた１ヘランジスタとしての特性が１ｑられる。According to the insulated gate type thin film transistor according to the first invention of the present application having such a configuration, it is the same as the insulated gate thin film transistor according to the first invention of the present application as shown in FIG. Since it has the same configuration as the third embodiment of the thin film transistor, a detailed explanation will be omitted, but it has the same operation and effect as the third embodiment of the insulated gate thin film transistor according to the first invention of the present application described above in FIG. In addition, the insulating layer 31 of the polycrystalline semiconductor thin film 2 in the case of FIG.
Since it does not have some of the areas between A and 31B and between 31B and 31C, it does not have grain boundaries in the channel region 7, or even if it does have them, there are only a small number of grain boundaries compared to other regions. Since the ratio of the area occupied by the area that does not have it is large in the case of FIG. 3, the characteristics as a 1 helangister are superior to those in the case of FIG. 3 by 1q.
次に、第５図を伴なって本願第１番目の発明による絶縁
ゲート型薄膜トランジスタの第５の実施例を述べＪ：う
。Next, a fifth embodiment of an insulated gate thin film transistor according to the first invention of the present application will be described with reference to FIG.
第５図において、第３図との対応部分には同一符号を付
して詳細説明は省略するが、多結晶半導体薄膜２が、絶
縁層３１Ａ、３１Ｂ及び３１Ｃ上において、間断されて
いることを除いて、第３図の場合と同様の構成を右づ−
る。In FIG. 5, parts corresponding to those in FIG. 3 are given the same reference numerals and detailed explanations are omitted, but it is noted that the polycrystalline semiconductor thin film 2 is interrupted on the insulating layers 31A, 31B, and 31C. The same configuration as in Figure 3 except for
Ru.
以上が、本願第１番目の発明による絶縁ゲート型薄膜ト
ランジスタの第５の実施例の構成である。The above is the configuration of the fifth embodiment of the insulated gate thin film transistor according to the first invention of the present application.
このＪ：うな構成を右する本願第１番目の発明による絶
縁ゲート型薄膜トランジスタによれば、それが、上述し
た事項を除いて、第３図の場合と同様の構成を右ηるの
で、詳細説明し、１旨＃略１するが、第３図の場合と同
様の作用効果が１！１られる外、多結晶半）９体薄膜２
が、絶縁層３１△、３１Ｂ及び３１Ｃ上において間断さ
れているので、その分、ヂＶンネル領域７の、結晶粒界
を右しないか有しているどしても他の領域に比し少ない
数の結晶′Ｊｉ’ｉ界しかイ１しない領域の占める割合
が、第３図の場合に比し人であるので、第３図の場合に
比し、より優れた１〜ランジスクどしての特性が得られ
る。According to the insulated gate thin film transistor according to the first invention of the present application having this J: configuration, it has the same configuration as the case of FIG. 3 except for the matters mentioned above, so it will be explained in detail. However, the same effect as in the case of FIG.
are interrupted on the insulating layers 31Δ, 31B, and 31C, so that the tunnel region 7 has no grain boundaries or has fewer grain boundaries than other regions. Since the area occupied by only the number crystal 'Ji'i world is human compared to the case of Fig. characteristics are obtained.
次に第６図を伴なって、本願第１番目の発明による絶縁
ゲート型薄膜Ｉ−ランジスタの第６の実施例を述べよう
。Next, a sixth embodiment of the insulated gate thin film I-transistor according to the first invention of the present application will be described with reference to FIG.
第６図において、第５図との対応部分には同一符号を付
して詳細説明は省略するが、多結晶半導体薄膜２が、第
５図の場合と同様に、絶縁層３１Ａ、３１Ｂ及び３１Ｃ
上において間断されていることを除いて、第５図の場合
と同様の構成を右する。In FIG. 6, portions corresponding to those in FIG. 5 are given the same reference numerals and detailed explanations are omitted. However, as in the case of FIG.
The configuration is similar to that of FIG. 5, except that it is interrupted at the top.
以上が、本願第１番目の発明による絶縁ゲート型薄膜ト
ランジスタの第６の実施例の構成である。The above is the configuration of the sixth embodiment of the insulated gate thin film transistor according to the first invention of the present application.
このＪ：うな構成を右する本願第１番目の発明による絶
縁グー１−型薄膜トランジスタによれば、それが上述し
た事項を除いて、第５図の場合ど同様の構成を有するの
で、詳細説明は省略するが、第４図及び第５図で上述し
たトランジスタとしての優れた特性を併Ｕ有する。According to the insulated goose 1-type thin film transistor according to the first invention of the present application having this J: shape structure, it has the same structure as the case of FIG. Although omitted, it also has the excellent characteristics as a transistor described above in FIGS. 4 and 5.
次に、第７図を伴なって第１図で」一連した本願第１番
目の発明による絶縁ゲート型″ＡＶトランジスタを製造
する、本願第２番目の発明による絶縁ゲート型薄膜トラ
ンジスタの製法の実施例を述べよう。Next, FIG. 1 with reference to FIG. 7 shows an embodiment of a method for manufacturing an insulated gate thin film transistor according to the second invention of the present application, which is a series of "insulated gate type" AV transistors according to the first invention of the present application. Let's state this.
第７図において、第１図との対応部分には同一符号を伺
して示す。In FIG. 7, parts corresponding to those in FIG. 1 are designated by the same reference numerals.
第７図に示す本願第２番目の発明による絶縁ゲート型薄
トランジスタの製法の実施例は、次に述べる順次の工程
をとって、第１図で上述した本願第１番目の発明による
絶縁ゲート型薄膜ｉ〜ランジスタを製造する。The embodiment of the manufacturing method of the insulated gate type thin transistor according to the second invention of the present application shown in FIG. Manufacture thin film i~ transistor.
すなわち、第１図で上述したと同様の基板１上に、第１
図で上述したと同様の絶縁層３１を形成するく第７図Δ
）。That is, on the same substrate 1 as described above in FIG.
FIG. 7 Δ
).
次に、基板１−トから、絶縁層３１上にその側面３２上
を通って段差を形成するＪ：うに連続的に延長している
非単結晶半導体芯膜／１１を形成する〉
次に、非単結晶半導体薄膜４１に対するアニール処理に
よって、非単結晶半導体薄膜４１から、絶縁層３１上に
、その側面３２上を通って段差を形成するｊ：うに延長
している第１図で」一連したと同様のチャンネル領域７
を構成している多結晶半導体Ｕ￥膜２を形成する。この
場合、非単結晶半導体薄膜／１１が、その段差を形成し
ている領域において、他の領域とは異なる内部応力を有
して形成されていることから、チャン−２／１．−
ネル領域７が、犬１図で」二連したと同ね１に、結晶粒
界を有していないか有しているどじでも他の領域に比し
少ない数の結晶粒界しか右しないものとして形成される
。Next, a non-single crystal semiconductor core film 11 is formed which extends continuously from the substrate 1 to the insulating layer 31, passing over the side surface 32 of the insulating layer 31 to form a step. By annealing the non-single crystal semiconductor thin film 41, a step is formed from the non-single crystal semiconductor thin film 41 onto the insulating layer 31, passing over its side surface 32. Channel area 7 similar to
A polycrystalline semiconductor U film 2 is formed. In this case, since the non-single-crystal semiconductor thin film /11 is formed with a different internal stress in the region where the step is formed than in other regions, the non-single crystal semiconductor thin film /11 is formed with a different internal stress than other regions. - In the same way that the flannel region 7 is two consecutive in the dog 1 diagram, even if it does not have grain boundaries or has grain boundaries, there are only a small number of grain boundaries compared to other regions. Formed as something.
次に、多結晶半導体薄膜２の全外表面上に絶縁層４２を
形成しく第７図Ｄ）、次（゛、絶縁層４２上に、第１図
で上述したと同様のゲート電極４を形成しく第７図「）
、次に、多結晶半導体薄膜２にオーミックに連結してい
る第１図で上述したと同様のソース電極５及びドレイン
電極６を形成する（第７図Ｆ）。Next, an insulating layer 42 is formed on the entire outer surface of the polycrystalline semiconductor thin film 2 (FIG. 7D), and then a gate electrode 4 similar to that described above in FIG. 1 is formed on the insulating layer 42. Figure 7 ()
Next, a source electrode 5 and a drain electrode 6 similar to those described above in FIG. 1 which are ohmically connected to the polycrystalline semiconductor thin film 2 are formed (FIG. 7F).
以上が、本願第２番目の発明ににる絶縁ゲート型薄膜ト
ランジスタの製法の実施例である。The above is an embodiment of the method for manufacturing an insulated gate thin film transistor according to the second invention of the present application.
このような本願第２番目の発明による絶縁グートハ１！
薄トランジスタの製法によれば、第１図で上述した優れ
た特性を有する絶縁ゲート望薄１１！！ ｌ〜ランジス
タを容易に製造することができる。Such an insulation groove according to the second invention of the present application is 1!
According to the manufacturing method of the thin transistor, the thin insulated gate transistor 11! has the excellent characteristics described above in FIG. ! l~ transistors can be easily manufactured.
本願第３番目の発明による絶縁ゲート型薄聡１〜ランジ
スタの実施例１
次に、第８図を伴４ｒって本願第３？１７目の発明によ
る絶縁ゲート型薄膜トランジスタの第１の実施例を述べ
よう。Embodiment 1 of an insulated gate type thin film transistor according to the third invention of the present application - Embodiment 1 Next, with reference to FIG. Let me explain.
第８図において、第１図との対応部分には同一符号を（
＝Ｊ ｂて詳細説明を省略するが、多結晶半導体薄膜２
上のゲート電極４が、省略さね、しかしながら、絶縁層
３１が、ゲート電（咀４（Ｊ買換され、また、これに応
じ−Ｃ１ゲート電極４上にゲート絶縁膜３が形成されで
いることを除いて、第１図で上述した本願第１番目の発
明にＪ：る絶縁ゲート型薄膜１ヘランジスタと同様の構
成を有する。In Figure 8, parts corresponding to those in Figure 1 are designated by the same reference numerals (
= J b Although detailed explanation will be omitted, polycrystalline semiconductor thin film 2
The upper gate electrode 4 is omitted, however, the insulating layer 31 is replaced with the gate electrode 4, and accordingly, the gate insulating film 3 is formed on the -C1 gate electrode 4. Except for this, it has the same structure as the insulated gate type thin film one-herald transistor according to the first invention of the present application described above with reference to FIG.
以上が、本願第３番目の発明Ｊ：る絶縁ゲート型薄膜ト
ランジスタの第１の実施例の構成である。The above is the configuration of the first embodiment of the insulated gate thin film transistor according to the third invention J of the present application.
このよう’ｔ’Ｋ Ｉｒｅ成を右する本願第３番目の発
明による絶縁ゲート型薄膜Ｉ−ランジスクによれば、そ
れが上述した事項を除いて、第１図の場合と同様の構成
を有するので、詳細説明を省略するが、第１図の場合と
同様の優れた特徴を右する次、第９図を伴なって、本願
第３番目の発明による絶縁ゲート型薄膜トランジスタの
第２の実施例を述べよう。According to the insulated gate type thin film I-disk according to the third invention of the present application which has such a 't'K Ire structure, it has the same structure as the case of FIG. 1 except for the above-mentioned matters. Although the detailed explanation will be omitted, the second embodiment of the insulated gate thin film transistor according to the third invention of the present application will be described with reference to FIG. 9, which has the same excellent features as the case of FIG. Let me explain.
第９図に示す本願第３番目の発明による絶縁ゲート型薄
膜１−ランジスタは、第９図で上述した構成において、
第２図で上述したのに準じた構成を有することを除いて
、第９図の場合と同様の構成を右する。The insulated gate thin film 1-transistor according to the third invention of the present application shown in FIG. 9 has the structure described above in FIG.
The configuration is similar to that of FIG. 9, except that it has a configuration similar to that described above in FIG.
このような構成を有する本願第３番目の発明による絶縁
ゲート型薄膜トランジスタによれば、詳細説明は省略す
るが、第２図で上）ホしたと同様の優れた特徴を右する
。The insulated gate thin film transistor according to the third aspect of the present invention having such a configuration has excellent features similar to those shown in FIG.
次に、第１０図を伴なって、本願第３番目の発明による
絶縁ゲート型薄膜トランジスタの第一 ２７ −
３の実施例を述べるに、第９図で上述しｌζ（７４成に
おいて、第３図で上述したのに準じた構成を有すること
を除いて、第９図の場合と同様の構成を右する。Next, referring to FIG. 10, the first embodiment of the insulated gate thin film transistor according to the third invention of the present application will be described. The configuration is similar to that of FIG. 9, except that it has a configuration similar to that described above.
以上が、本願第３番目の発明による絶縁ゲート型薄膜ト
ランジスタの第３の実施例の構成である。The above is the configuration of the third embodiment of the insulated gate thin film transistor according to the third invention of the present application.
このような構成を有する本願第３番目の発明による絶縁
ゲート型茫膜トランジスタによれば、それが上述した事
項を除いて第９図の場合と同様の優れた構成を右するの
で、詳細説明は省略するが、第３図の場合と同様の優れ
た特徴を有する。According to the insulated gate type dielectric film transistor according to the third invention of the present application having such a structure, it has the same excellent structure as the case of FIG. 9 except for the above-mentioned matters, so detailed explanation will be omitted. Although omitted, it has the same excellent features as the case shown in FIG.
次に図示詳細説明は省略するが、上述した本願第３番目
の発明ににる絶縁ゲート型薄膜１−ランジスタを製造す
る木願第４番目の発明による絶縁ゲート型薄トランジス
タの製法の実施例を述べるに、基板上にゲート電極を形
成し、次＝ ２８ −
に、そのゲート電極上にゲート絶縁層を形成し、次に、
第７図の場合と同様の非単結晶半導体薄膜を形成し、次
に、非単結晶半導体薄膜に対するアニール処理によって
、第７図の場合と同様の多結晶半導体薄膜を形成する。Next, although illustrations and detailed explanations are omitted, an embodiment of a method for manufacturing an insulated gate thin film transistor according to the fourth invention of the present invention, which is used to manufacture an insulated gate thin film one-transistor according to the third invention of the present application, will be described. Specifically, a gate electrode is formed on a substrate, then a gate insulating layer is formed on the gate electrode, and then,
A non-single crystal semiconductor thin film similar to that in FIG. 7 is formed, and then a polycrystalline semiconductor thin film similar to that in FIG. 7 is formed by annealing the non-single crystal semiconductor thin film.
以上のようにして、本願第３番目の発明による絶縁ゲー
ト型簿膜トランジスタを製造する。In the manner described above, an insulated gate thin film transistor according to the third invention of the present application is manufactured.
手続補正書（七人２
昭和６０年１１月２８日
２、発明の名称 絶縁ゲート型薄膜トランジスタ及び
その製法
３、補正をする者
事件との関係 特許出願人
住 所 東京都千代田区内幸町１丁目１番６号名 称
（４２２）日本電信電話株式会社代表者 真 藤
恒
４、代理人
住 所 〒１０２東京都千代田区麹町５丁目７番地 秀
和紀尾井町ＴＢＲ８２０号
５、補正命令の日付
昭和６０年１０月２９日（発送日）
筑７Ｍは、木願餡２蕃日のをｏｎによる絶縁７、補正の
内容
（１）図面の全文を別紙のとおり訂正する。
ただし、浄書内容に変更なし。
（２）明細書中、図面の簡単な説明を下記のとおり訂正
する。
［第１図は、本願第１番目の発明による絶縁ゲート型薄
膜トランジスタ及びその製法の第１の実施例を示す路線
的断面図である。
第２図Ａ及びＢは、本願第１番目の発明による絶縁ゲー
ト型薄膜トランジスタ及びその製法の第２の実施例を示
す路線的平面図及びその断面図である。
第３図Ａ及びＢは、本願第１番目の発明による絶縁ゲー
ト型薄膜トランジスタ及びその製法の第３の実施例を示
す路線的平面図及びその断面図である。
第４図、第５図及び第６図は、本願第１番目の発明によ
る絶縁ゲート型薄膜トランジスタ及びその製法の第４、
第５及び第６の実施例を示す路線的断面図である。
施例を示す順次の工程における路線的断面図である。
第８図、第９図及び第１０図は、本願第３番目の発明に
よる絶縁ゲート型薄膜トランジスタ及びその製法の第１
、第２及び第３の実施例を示す路線的断面図である。
第１１図Ａ及びＢは、従来の絶縁ゲート型薄膜トランジ
スタ及びその製法を示ず路線的平面図及びその断面図で
ある。
第１２図は、従来の絶縁ゲート型薄膜トランジスタ及び
その製法を示す順次の工程にお番」る路線的断面図であ
る。」
以 」二
第２図Ａ
補正図
第９図Ａ
第９図Ｂ
ル１０図Ａ
第１０図Ｂ
第１１図Ａ
第１１図Ｂ
第１２図Procedural amendment (Seven people 2, November 28, 1985 2, Title of invention: Insulated gate thin film transistor and its manufacturing method 3, Relationship with the person making the amendment case) Patent applicant address: 1-1 Uchisaiwai-cho, Chiyoda-ku, Tokyo No. 6 name
(422) Shinfuji, Representative of Nippon Telegraph and Telephone Corporation
Kou 4, Agent address: 5-7 Kojimachi, Chiyoda-ku, Tokyo 102 Hidekazu Kioi-cho TBR No. 820 No. 5, Date of amendment order: October 29, 1985 (shipment date) Chiku 7M is Kiganan 2-day Insulation by turning on 7, Contents of correction (1) The entire text of the drawing will be corrected as shown in the attached sheet. However, the content of the engraving remains unchanged. (2) In the specification, the brief explanation of the drawings is corrected as follows. [FIG. 1 is a cross-sectional view showing a first embodiment of an insulated gate thin film transistor and a method for manufacturing the same according to the first invention of the present application. 2A and 2B are a schematic plan view and a sectional view thereof showing a second embodiment of an insulated gate thin film transistor and a method for manufacturing the same according to the first invention of the present application. 3A and 3B are a schematic plan view and a sectional view thereof showing a third embodiment of an insulated gate thin film transistor and a method for manufacturing the same according to the first invention of the present application. FIG. 4, FIG. 5, and FIG. 6 show the insulated gate thin film transistor according to the first invention of the present application and the fourth method for manufacturing the same.
It is a line sectional view showing a fifth and a sixth example. It is a line sectional view in the sequential process which shows an example. FIGS. 8, 9, and 10 show the first insulated gate thin film transistor and its manufacturing method according to the third invention of the present application.
FIG. 2 is a line cross-sectional view showing the second and third embodiments. FIGS. 11A and 11B are a schematic plan view and a sectional view thereof, but do not show a conventional insulated gate thin film transistor and its manufacturing method. FIG. 12 is a cross-sectional view showing sequential steps of a conventional insulated gate thin film transistor and its manufacturing method. ``2'' Figure 2A Correction diagram Figure 9A Figure 9B Figure 10A Figure 10B Figure 11A Figure 11B Figure 12
Claims (1)
から、上記絶縁層上にその側面 上を通つて段差を形成するように連続的に延長し、上記
段差を形成している領域を含んで、結晶粒界を有してい
ないか有しているとしても他の領域に比し少ない数の結
晶粒界しか有していないチャンネル領域を構成している
多結晶半導体薄膜と、 上記多結晶半導体薄膜のチャンネル領域上 にゲート絶縁層を介して配されているゲート電極と、上
記半導体薄膜の上記チャンネル 領域を挟んだ両位置にそれぞれオーミックに連結してい
るソース電極及びドレイン電極とを有することを特徴と
する絶縁ゲート型薄膜トランジスタ。 ２、基板上に局部的に絶縁層を形成する工程と、上記基
板上から、上記絶縁層上にその側面 上を通って段差を形成するように連続的に延長している
非単結晶半導体薄膜を形成する工程と、 上記非単結晶半導体薄膜に対するアニール 処理によつて、上記非単結晶半導体薄膜から、上記絶縁
層上に、その側面上を通つて段差を形成するように延長
し、上記段差を形成している領域を含んで、結晶粒界を
有していないか有しているとしても他の領域に比し少な
い数の結晶粒界しか有しないチャンネル領域を構成して
いる多結晶半導体薄膜を形成する工程と、 上記多結晶半導体薄膜の上記チャンネル領 域上に延長している絶縁層を形成する工程と、上記多結
晶半導体薄膜上のチャンネル領域 上に、上記絶縁層をゲート絶縁膜として介して配されて
いるゲート電極を形成する工程と、上記多結晶半導体薄
膜の上記チャンネル領 域を挟んだ両位置にそれぞれオーミックに連結している
ソース電極及びドレイン電極を形成する工程とを有する
ことを特徴とする絶縁ゲート型薄トランジスタの製法。 ３、基板上に局部的に形成されたゲート電極と、上記基
板上から、上記ゲート電極上に、ゲ ート絶縁層を介して上記ゲート電極の側面上を通って段
差を形成するように連続的に延長し、上記段差を形成し
ている領域を含んで、結晶粒界を有していないか有して
いるとしても他の領域に比し少ない数の結晶粒界しか有
していないチャンネル領域を構成している多結晶半導体
薄膜と、 上記多結晶半導体薄膜の上記チャンネル領 域を挟んだ両位置にそれぞれオーミックに連結している
ソース電極及びドレイン電極とを有することを特徴とす
る絶縁ゲート型薄膜トランジスタ。 ４、基板上に局部的にゲート電極を形成する工程と、 上記ゲート電極上から、その側面上に段差 を形成するように連続的に延長しているゲート絶縁層を
形成する工程と、 上記基板上から、上記ゲート電極上に、上 記絶縁層を介して上記ゲート電極の側面上を通ってて段
差を形成するように連続的に延長している非単結晶半導
体薄膜を形成する工程と、上記非単結晶半導体薄膜に対
するアニール 処理によって、上記非単結晶半導体薄膜から、上記絶縁
層上にその側面を通って段差を形成するように延長し、
上記段差を形成している領域を含んで、結晶粒界を有し
ていないか有しているとしても他の領域に比し少ない数
の結晶粒界しか有しないチャンネル領域を構成している
多結晶半導体薄膜を形成する工程と、上記多結晶半導体
薄膜の上記チャンネル領 域を挟んだ両位置にそれぞれオーミックに連結している
ソース電極及びドレイン電極を形成する工程とを有する
ことを特徴とする絶縁ゲート型薄膜トランジスタの製法
。[Scope of Claims] 1. An insulating layer formed locally on a substrate, and continuously extending from above the substrate so as to pass over the side surface of the insulating layer to form a step, Including the region forming the step, it constitutes a channel region that has no grain boundaries or, if it does, has only a small number of grain boundaries compared to other regions. A polycrystalline semiconductor thin film, a gate electrode disposed on a channel region of the polycrystalline semiconductor thin film via a gate insulating layer, and ohmically connected to both positions of the semiconductor thin film across the channel region. An insulated gate thin film transistor comprising a source electrode and a drain electrode. 2. A step of locally forming an insulating layer on the substrate, and a non-single-crystal semiconductor thin film continuously extending from the substrate to the side surface of the insulating layer to form a step. and annealing the non-single-crystalline semiconductor thin film to extend the non-single-crystalline semiconductor thin film over the insulating layer to form a step, A polycrystalline semiconductor constituting a channel region that has no grain boundaries or has a smaller number of grain boundaries than other regions, including a region forming a forming a thin film; forming an insulating layer extending over the channel region of the polycrystalline semiconductor thin film; and extending the insulating layer over the channel region of the polycrystalline semiconductor thin film as a gate insulating film. and a step of forming a source electrode and a drain electrode that are ohmically connected to each other on both sides of the channel region of the polycrystalline semiconductor thin film. Characteristic method for manufacturing insulated gate thin transistors. 3. The gate electrode is formed locally on the substrate, and the step is continuously formed from the substrate to the gate electrode by passing over the side surface of the gate electrode via the gate insulating layer. A channel region that extends and includes the region forming the step and that has no grain boundaries or has only a small number of grain boundaries compared to other regions. An insulated gate thin film transistor comprising: a polycrystalline semiconductor thin film; and a source electrode and a drain electrode ohmically connected to both positions of the polycrystalline semiconductor thin film across the channel region. 4. Forming a gate electrode locally on the substrate; Forming a gate insulating layer continuously extending from above the gate electrode so as to form a step on the side surface thereof; and the substrate. from above, forming a non-single crystal semiconductor thin film continuously extending over the gate electrode via the insulating layer so as to pass over the side surface of the gate electrode to form a step; annealing the non-single crystal semiconductor thin film to extend the non-single crystal semiconductor thin film onto the insulating layer so as to form a step through its side surface;
Including the region forming the step, the channel region has no grain boundaries or, if it does, has a smaller number of grain boundaries than other regions. An insulated gate comprising the steps of: forming a crystalline semiconductor thin film; and forming a source electrode and a drain electrode ohmically connected at both positions of the polycrystalline semiconductor thin film across the channel region, respectively. Manufacturing method of type thin film transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177432A JPH07120803B2 (en) | 1985-08-12 | 1985-08-12 | Insulated gate type thin film transistor and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177432A JPH07120803B2 (en) | 1985-08-12 | 1985-08-12 | Insulated gate type thin film transistor and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6237968A true JPS6237968A (en) | 1987-02-18 |
| JPH07120803B2 JPH07120803B2 (en) | 1995-12-20 |
Family
ID=16030837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60177432A Expired - Lifetime JPH07120803B2 (en) | 1985-08-12 | 1985-08-12 | Insulated gate type thin film transistor and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120803B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737302B2 (en) | 2001-10-31 | 2004-05-18 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for field-effect transistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS601868A (en) * | 1983-06-17 | 1985-01-08 | Seiko Instr & Electronics Ltd | Thin film transistor |
| JPS60160169A (en) * | 1984-01-30 | 1985-08-21 | Sony Corp | Mos transistor and manufacture thereof |
-
1985
- 1985-08-12 JP JP60177432A patent/JPH07120803B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS601868A (en) * | 1983-06-17 | 1985-01-08 | Seiko Instr & Electronics Ltd | Thin film transistor |
| JPS60160169A (en) * | 1984-01-30 | 1985-08-21 | Sony Corp | Mos transistor and manufacture thereof |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737302B2 (en) | 2001-10-31 | 2004-05-18 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for field-effect transistor |
| US7157317B2 (en) | 2001-10-31 | 2007-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for field-effect transistor |
| US8420461B2 (en) | 2001-10-31 | 2013-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for field-effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07120803B2 (en) | 1995-12-20 |
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