JPH1041516A - Thin film transistor its manufacturing method and liquid crystal display device mounting the transistor - Google Patents
Thin film transistor its manufacturing method and liquid crystal display device mounting the transistorInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、例えば液晶表示
装置等に用いられる非結晶半導体薄膜トランジスタおよ
びその製造方法並びにこれを備えた液晶表示装置に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an amorphous semiconductor thin film transistor used for, for example, a liquid crystal display device, a method of manufacturing the same, and a liquid crystal display device having the same.
【０００２】[0002]
【従来の技術】図１０は従来の液晶表示装置等に用いら
れる非結晶半導体薄膜トランジスタを示す断面図であ
る。図において、１はガラス基板、５はゲート電極、１
７はゲート電極５上にゲート絶縁膜（シリコン窒化膜）
４を介して設けられた半導体層、１８は半導体層１７上
に形成された第一の保護膜、１９は第一の保護膜１８上
に形成されたコンタクト層で、第一の保護膜１８上で所
定の間隔をおいて２個に分割されている。８、９は２個
に分割されたコンタクト層１９の上に形成されたソース
電極とドレイン電極で、半導体層１７と共に半導体素子
を構成する。以上のような構造を有する逆スタガ型の薄
膜トランジスタでは、ゲート電極５とソース電極８およ
びドレイン電極９に重なり部分Ａを生じるため寄生容量
が大きくなる。2. Description of the Related Art FIG. 10 is a sectional view showing an amorphous semiconductor thin film transistor used in a conventional liquid crystal display device or the like. In the figure, 1 is a glass substrate, 5 is a gate electrode, 1
7 is a gate insulating film (silicon nitride film) on the gate electrode 5
4, a first protection film formed on the semiconductor layer 17, a contact layer 19 formed on the first protection film 18, and a contact layer 19 formed on the first protection film 18. Are divided into two at a predetermined interval. Reference numerals 8 and 9 denote a source electrode and a drain electrode formed on the contact layer 19 divided into two, and constitute a semiconductor element together with the semiconductor layer 17. In the inverted staggered thin film transistor having the above-described structure, the gate electrode 5, the source electrode 8, and the drain electrode 9 overlap with each other to generate a portion A, so that the parasitic capacitance increases.
【０００３】単結晶シリコン基板や多結晶シリコン薄膜
を用いたトランジスタでは、コプレーナ型の構造を有
し、イオン注入と高温での熱処理を利用することによっ
て容易に寄生容量の小さい自己整合型のトランジスタを
作製することができる。コプレーナ型のトランジスタで
は、ソース・ドレイン領域およびゲート電極を低抵抗化
することを目的として、ソース・ドレイン領域およびゲ
ート電極をシリサイド化しており、この方法としては、
高融点金属等をシリコン基板上に堆積させた後、熱処理
によってシリコンと高融点金属層とを反応させ、ソース
・ドレイン領域およびゲート電極のみをシリサイド化す
る方法が用いられている。A transistor using a single-crystal silicon substrate or a polycrystalline silicon thin film has a coplanar structure, and a self-aligned transistor having a small parasitic capacitance can be easily formed by utilizing ion implantation and high-temperature heat treatment. Can be made. In a coplanar transistor, the source / drain region and the gate electrode are silicided for the purpose of lowering the resistance of the source / drain region and the gate electrode.
A method of depositing a high melting point metal or the like on a silicon substrate and then reacting silicon with the high melting point metal layer by heat treatment to silicide only the source / drain region and the gate electrode is used.
【０００４】図１１および図１２は、コプレーナ型のト
ランジスタの製造方法を示す工程図である。まず、図１
１−ａに示すように、ｐ型シリコン基板２０の表面にフ
ィールド酸化膜２１を形成した後、フィールド酸化膜２
１に囲まれた素子領域上にゲート酸化膜２２を介して多
結晶シリコンからなるゲート電極２３を形成する。続い
て、ゲート電極２３をマスクとして素子領域にｎ+ 型の
ソース領域２４、ドレイン領域２５を形成する。次に、
図１１−ｂに示すように、全面にＳｉＯ2 膜２６をＣＶ
Ｄ法により堆積させ、続いて、図１１−ｃに示すよう
に、ＳｉＯ2 膜２６を反応性イオンエッチングによりエ
ッチングし、ゲート電極２３の側面にのみＳｉＯ2 膜２
６を残存させ、スペーサ２６ａを形成する。なお、スペ
ーサ２６ａはゲート電極２３とソース領域２４、ドレイ
ン領域２５間を絶縁するために必要である。次に、図１
２−ａに示すように、全面にタングステン層２７を形成
する。最後に、図１２−ｂに示すように、熱処理を行い
ソース領域２４、ドレイン領域２５およびゲート電極２
３上にシリサイド層２８を形成し、その他の部分のタン
グステン層２７をエッチング除去し、コプレーナ型のト
ランジスタを製造する。FIGS. 11 and 12 are process diagrams showing a method of manufacturing a coplanar transistor. First, FIG.
1A, after forming a field oxide film 21 on the surface of a p-type silicon substrate 20, a field oxide film 2 is formed.
A gate electrode 23 made of polycrystalline silicon is formed on an element region surrounded by 1 through a gate oxide film 22. Subsequently, an n + -type source region 24 and a drain region 25 are formed in the element region using the gate electrode 23 as a mask. next,
As shown in FIG. 11-b, an SiO 2 film 26 is
Then, as shown in FIG. 11C, the SiO 2 film 26 is etched by reactive ion etching, and the SiO 2 film 2 is formed only on the side surfaces of the gate electrode 23, as shown in FIG.
6 are left to form a spacer 26a. The spacer 26a is necessary for insulating the gate electrode 23 from the source region 24 and the drain region 25. Next, FIG.
As shown in 2-a, a tungsten layer 27 is formed on the entire surface. Finally, as shown in FIG. 12-b, heat treatment is performed to make the source region 24, the drain region 25 and the gate electrode 2
3, a silicide layer 28 is formed, and the other portion of the tungsten layer 27 is removed by etching to manufacture a coplanar transistor.
【０００５】[0005]
【発明が解決しようとする課題】以上のように、従来の
液晶表示装置等に用いられている非結晶半導体薄膜トラ
ンジスタは、逆スタガ型の構造を有するため、ゲート電
極５とソース電極８およびドレイン電極９に重なり部分
を生じて寄生容量が大きくなる。また、単結晶シリコン
基板や多結晶シリコン薄膜をシリサイド形成によりソー
ス電極およびドレイン電極を低抵抗化したコプレーナ型
のトランジスタでは、形成工程においてガラス基板の耐
熱温度を超える温度での熱処理が必要であるため、液晶
表示装置用のトランジスタとしてガラス基板上に形成す
ることはできないなど問題があった。As described above, since the amorphous semiconductor thin film transistor used in the conventional liquid crystal display device and the like has an inverted staggered structure, the gate electrode 5, the source electrode 8, and the drain electrode 9 and the parasitic capacitance is increased. In addition, in a coplanar transistor in which a source electrode and a drain electrode are made to have low resistance by forming a single crystal silicon substrate or a polycrystalline silicon thin film by silicide formation, a heat treatment at a temperature exceeding a heat resistance temperature of a glass substrate is required in a formation process. However, there is a problem that a transistor for a liquid crystal display device cannot be formed on a glass substrate.
【０００６】この発明は、上記のような問題を解決する
ためになされたもので、寄生容量の少ない自己整合型薄
膜トランジスタをガラス基板上に形成することを目的と
する。また、寄生容量の少ない薄膜トランジスタをガラ
ス基板上に形成することにより、高開口率化による低消
費電力の液晶表示装置を得ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has as its object to form a self-aligned thin film transistor having a small parasitic capacitance on a glass substrate. Another object is to obtain a liquid crystal display device with low power consumption by increasing the aperture ratio by forming a thin film transistor with small parasitic capacitance over a glass substrate.
【０００７】[0007]
【課題を解決するための手段】この発明に係わる薄膜ト
ランジスタは、両端に不純物を注入して形成したソース
領域およびドレイン領域を有する非結晶半導体薄膜パタ
ーンと、ソース領域およびドレイン領域以外の部分に同
一形状を有する絶縁膜を介して形成されたゲート電極
と、ソース領域およびドレイン領域の表面層に形成され
た低抵抗部を備え、ソース領域およびドレイン領域がゲ
ート電極と重なり部分を有しないものである。 また、
低抵抗部は、シート抵抗が１ｋΩ／□以下のものであ
る。A thin film transistor according to the present invention has the same shape as an amorphous semiconductor thin film pattern having a source region and a drain region formed by injecting impurities at both ends, and a portion other than the source region and the drain region. And a low-resistance portion formed on the surface layer of the source and drain regions, with the source and drain regions having no overlap with the gate electrode. Also,
The low resistance portion has a sheet resistance of 1 kΩ / □ or less.
【０００８】また、薄膜トランジスタの製造方法は、基
板上に非結晶半導体薄膜パターンを形成する工程と、非
結晶半導体薄膜パターン上に絶縁膜を介してゲート電極
を形成する工程と、ゲート電極周辺部の絶縁膜をエッチ
ングする工程と、非結晶半導体薄膜パターンのエッチン
グ工程により露出した部分に不純物を注入してソース領
域およびドレイン領域を形成する工程と、全面に薄膜を
形成後、アニールを行い薄膜と接合しているソース領域
およびドレイン領域表面に低抵抗部を形成する工程と、
低抵抗部以外の薄膜をエッチングする工程を含むもので
ある。さらに、全工程が、４００゜Ｃ以下で処理される
ものである。また、低抵抗部を表面層に有したソース領
域およびドレイン領域は、ゲート電極をマスクとして自
己整合的に形成されるものである。The method of manufacturing a thin film transistor includes a step of forming an amorphous semiconductor thin film pattern on a substrate, a step of forming a gate electrode on the amorphous semiconductor thin film pattern via an insulating film, and a step of forming a gate electrode peripheral portion. A step of etching the insulating film, a step of implanting impurities into a portion exposed by the etching step of the amorphous semiconductor thin film pattern to form a source region and a drain region, and forming a thin film over the entire surface, and then annealing and joining the thin film. Forming a low-resistance portion on the surface of the source region and the drain region,
This includes a step of etching a thin film other than the low resistance portion. Further, all the steps are processed at 400 ° C. or less. Further, the source region and the drain region having the low resistance portion in the surface layer are formed in a self-aligned manner using the gate electrode as a mask.
【０００９】また、薄膜は、アニールにより形成された
低抵抗部に対して選択的にエッチングできるものであ
る。さらに、薄膜は、ゲート電極に対して選択的にエッ
チングできるものである。また、ゲート電極は、薄膜に
対して選択エッチングが可能な導電体、あるいは選択エ
ッチングが可能な導電体または絶縁膜を表面層に有する
多層膜である。また、薄膜をエッチングする工程では、
ゲート電極の形成工程において用いたゲート電極上のレ
ジストを、ゲート電極の保護膜として薄膜をエッチング
するものである。さらに、薄膜は、１５０゜Ｃ以下の温
度で形成されると共に、１５０゜Ｃ以下の温度でアニー
ルすることにより、薄膜と接合しているソース領域およ
びドレイン領域表面に低抵抗部が形成されるものであ
る。また、薄膜は、アニールによりソース領域およびド
レイン領域と反応してシート抵抗が１ｋΩ／□以下の低
抵抗部が形成されると共に、ソース配線となりうる低抵
抗な膜である。または、薄膜は、最下層にアニールによ
りソース領域およびドレイン領域と反応してシート抵抗
が１ｋΩ／□以下の低抵抗部を形成できる膜を有すると
共に、その上層にソース配線となりうる低抵抗な膜を有
する多層膜である。Further, the thin film can be selectively etched with respect to a low resistance portion formed by annealing. Further, the thin film can be selectively etched with respect to the gate electrode. The gate electrode is a conductor which can be selectively etched with respect to a thin film, or a multilayer film having a conductor or an insulating film which can be selectively etched in a surface layer. In the step of etching the thin film,
The resist on the gate electrode used in the step of forming the gate electrode is used to etch a thin film as a protective film for the gate electrode. Further, the thin film is formed at a temperature of 150 ° C. or less, and a low-resistance portion is formed on the surface of the source region and the drain region joined to the thin film by annealing at a temperature of 150 ° C. or less. It is. The thin film is a low-resistance film that reacts with the source region and the drain region by annealing to form a low-resistance portion having a sheet resistance of 1 kΩ / □ or less and can be a source wiring. Alternatively, the thin film has a film capable of forming a low-resistance portion having a sheet resistance of 1 kΩ / □ or less by reacting with a source region and a drain region by annealing in a lowermost layer, and a low-resistance film capable of forming a source wiring thereon. It is a multilayer film having.
【００１０】また、低抵抗部は、ソース領域およびドレ
イン領域の表面層に金属イオンあるいは金属を含むイオ
ンを注入後アニールして形成したものである。または、
低抵抗部は、ソース領域およびドレイン領域を形成した
基板を金属イオンを含む溶液に浸漬後アニールして形成
したものである。また、基板を金属イオンを含む溶液に
浸漬する工程では、ゲート電極をレジストで被覆して行
うものである。また、金属イオンあるいは金属を含むイ
オンの注入、または金属イオンを含む溶液への浸漬工程
は、ゲート電極周辺部の絶縁膜エッチング工程時に形成
したレジストパターンを付けた状態で行うものである。
また、液晶表示装置は、ガラス基板と、ガラス基板上に
形成された両端にソース領域およびドレイン領域を有す
る非結晶半導体薄膜パターンと、ソース領域およびドレ
イン領域以外の部分に同一形状を有する絶縁膜を介して
形成されたゲート電極と、ソース領域およびドレイン領
域の表面層に形成された低抵抗部と、低抵抗部と電気的
に接続されると共に、ゲート電極と重なり部分を有しな
いソース配線を有するソース電極およびドレイン電極
と、ドレイン電極と電気的に接続された透明導電膜より
なる画素電極と、ガラス基板と共に液晶材料を挟持する
対向電極を有する対向基板を備えたものである。The low-resistance portion is formed by implanting metal ions or ions containing a metal into the surface layers of the source region and the drain region, followed by annealing. Or
The low resistance portion is formed by immersing the substrate on which the source region and the drain region are formed in a solution containing metal ions and annealing the substrate. In the step of immersing the substrate in a solution containing metal ions, the gate electrode is covered with a resist. In addition, the step of implanting metal ions or ions containing a metal, or the step of immersing it in a solution containing a metal ion is performed with a resist pattern formed during an insulating film etching step around the gate electrode.
Further, the liquid crystal display device includes a glass substrate, an amorphous semiconductor thin film pattern having source and drain regions at both ends formed on the glass substrate, and an insulating film having the same shape in a portion other than the source and drain regions. A low-resistance portion formed in the surface layer of the source and drain regions, and a source wiring electrically connected to the low-resistance portion and having no overlapping portion with the gate electrode. It comprises a source electrode and a drain electrode, a pixel electrode made of a transparent conductive film electrically connected to the drain electrode, and a counter substrate having a glass substrate and a counter electrode sandwiching a liquid crystal material.
【００１１】[0011]
実施の形態１．以下、この発明の一実施の形態である薄
膜トランジスタを図について説明する。図１および図２
は本発明の薄膜トランジスタの製造工程を示す断面図で
ある。図において、１はガラス基板、２はガラス基板１
上に形成された非晶質シリコン薄膜、３は非晶質シリコ
ン薄膜２をパターニングすることにより形成されたチャ
ネル層、４はシリコン窒化膜によるゲート絶縁膜、５は
ゲート絶縁膜４を介してチャネル層３上に形成されたゲ
ート電極、６はゲート電極５上全面に形成された金属薄
膜、７はチャネル層３と金属薄膜６の接合部に形成され
たシリサイド、８および９は、シリサイド７と電気的に
接続されたソース電極およびドレイン電極である。次
に、本実施の形態による薄膜トランジスタの製造方法に
ついて説明する。まず、図１−ａに示すように、ガラス
基板１の表面にプラズマＣＶＤ法等により非晶質シリコ
ン薄膜２を約１００ｎｍ形成する。次に、図１−ｂに示
すように、非晶質シリコン薄膜２を島状にパターニング
してチャネル層３を形成する。次に、図１−ｃに示すよ
うに、シリコン窒化膜を全面に約５００ｎｍ形成してゲ
ート絶縁膜４とする。次に、図１ーｄに示すように、ス
パッタ等により、例えばアルミニウム薄膜等を成膜し、
その後レジストを用いてパターニングすることにより、
ゲート電極５をチャネル層３の上方の位置に形成する。Embodiment 1 FIG. Hereinafter, a thin film transistor according to an embodiment of the present invention will be described with reference to the drawings. 1 and 2
FIG. 3 is a cross-sectional view illustrating a manufacturing process of the thin film transistor of the present invention. In the figure, 1 is a glass substrate, 2 is a glass substrate 1
The amorphous silicon thin film formed thereon is a channel layer formed by patterning the amorphous silicon thin film 2, a gate insulating film 4 made of a silicon nitride film, and a channel 5 is formed through the gate insulating film 4. The gate electrode formed on the layer 3, 6 is a metal thin film formed on the entire surface of the gate electrode 5, 7 is a silicide formed at the junction between the channel layer 3 and the metal thin film 6, and 8 and 9 are silicides 7. A source electrode and a drain electrode that are electrically connected. Next, a method for manufacturing the thin film transistor according to the present embodiment will be described. First, as shown in FIG. 1A, an amorphous silicon thin film 2 having a thickness of about 100 nm is formed on the surface of a glass substrate 1 by a plasma CVD method or the like. Next, as shown in FIG. 1B, the amorphous silicon thin film 2 is patterned into an island shape to form a channel layer 3. Next, as shown in FIG. 1C, a gate insulating film 4 is formed by forming a silicon nitride film on the entire surface to a thickness of about 500 nm. Next, as shown in FIG. 1D, for example, an aluminum thin film or the like is formed by sputtering or the like,
After that, by patterning using resist,
The gate electrode 5 is formed at a position above the channel layer 3.
【００１２】次に、図２−ａに示すように、ゲート電極
５周辺部のゲート絶縁膜４をエッチングした後、全面に
リンイオンを注入して、上層にゲート電極５が形成され
ていない部分のチャネル層３（非晶質シリコン）にソー
ス・ドレイン領域となるｎ型半導体を形成する。次に、
図２−ｂに示すように、一層目がクロム、タングステ
ン、モリブデン、タンタル、白金あるいはコバルトのい
ずれか、二層目がアルミニウム、三層目がクロムの三層
膜からなる金属薄膜６をスパッタ法により形成する。次
に、図２−ｃに示すように、３００゜Ｃでアニールを行
い、金属薄膜６と接合するチャネル層３（非晶質シリコ
ン）のソース・ドレイン領域の表面にシート抵抗が１ｋ
Ω／□以下のシリサイド７を形成する。なお、金属薄膜
６として上記の三層膜の代わりに、非晶質シリコンと４
００゜Ｃ以下の温度で反応してシート抵抗が１ｋΩ／□
以下の低抵抗な化合物あるいは固溶体を形成できる金属
で、かつ形成した低抵抗部分に対して選択的にエッチン
グが可能で、更にゲート電極５に対しても選択的にエッ
チングが可能であれば、他の多層膜あるいは単層膜でも
よい。最後に、図２−ｄに示すように、金属薄膜６をレ
ジストを用いてパターンエッチングし、ゲート電極５上
および周辺部の金属薄膜６を除去すると共に、その他の
部分の金属薄膜６によりソース配線を有するソース電極
８およびドレイン電極９を形成する。このとき、ゲート
電極５上の金属薄膜６は、ゲート電極５に対して選択的
にエッチングされる。Next, as shown in FIG. 2A, after the gate insulating film 4 around the gate electrode 5 is etched, phosphorus ions are implanted into the entire surface to form an upper layer where the gate electrode 5 is not formed. An n-type semiconductor serving as a source / drain region is formed in the channel layer 3 (amorphous silicon). next,
As shown in FIG. 2B, a metal thin film 6 composed of a three-layer film of a first layer of chromium, tungsten, molybdenum, tantalum, platinum or cobalt, a second layer of aluminum, and a third layer of chromium is sputtered. Is formed. Next, as shown in FIG. 2C, annealing is performed at 300 ° C., and a sheet resistance of 1 k is applied to the surface of the source / drain region of the channel layer 3 (amorphous silicon) joined to the metal thin film 6.
A silicide 7 of Ω / □ or less is formed. The metal thin film 6 is made of amorphous silicon and 4 instead of the above three-layer film.
The sheet resistance is 1kΩ / □ by reacting at a temperature below 00 ° C
If the following low-resistance compound or metal capable of forming a solid solution can be selectively etched on the formed low-resistance portion and also selectively etched on the gate electrode 5, Or a multi-layer film or a single-layer film. Finally, as shown in FIG. 2D, the metal thin film 6 is pattern-etched by using a resist to remove the metal thin film 6 on the gate electrode 5 and the peripheral portion, and the source wiring is formed by the other portions of the metal thin film 6. To form a source electrode 8 and a drain electrode 9 having. At this time, the metal thin film 6 on the gate electrode 5 is selectively etched with respect to the gate electrode 5.
【００１３】この発明によれば、各工程がガラス基板の
耐熱温度以下の温度で処理を行うことができると共に、
ゲート電極５がマスクとなって自己整合的に半導体素子
を形成し、かつゲート電極５がソース電極８およびドレ
イン電極９との重なり部分を有しないため、安価なガラ
ス基板上に寄生容量の小さい自己整合型薄膜トランジス
タを形成することができる。According to the present invention, each process can be performed at a temperature equal to or lower than the heat-resistant temperature of the glass substrate.
Since the gate electrode 5 serves as a mask to form a semiconductor element in a self-aligned manner, and the gate electrode 5 does not have an overlapping portion with the source electrode 8 and the drain electrode 9, the semiconductor element having a small parasitic capacitance is formed on a cheap glass substrate. A matching thin film transistor can be formed.
【００１４】実施の形態２．実施の形態１では、スパッ
タ法により形成した金属薄膜６と非晶質シリコンを反応
させて低抵抗なシリサイド７を形成したが、図３および
図４に示す工程により、金属イオン１１あるいは金属の
フッ化物イオン１２を非晶質シリコンに注入後アニール
することにより低抵抗領域１３を形成しても、実施の形
態１と同様の効果が得られる。図３および図４におい
て、１０はレジスト、１１は金属イオン、１２は金属フ
ッ化物イオン、１３は低抵抗領域である。なお、図１お
よび図２と同一部分については同符号を付し説明を省略
する。Embodiment 2 FIG. In the first embodiment, the low-resistance silicide 7 is formed by reacting the metal thin film 6 formed by the sputtering method and the amorphous silicon. However, the metal ions 11 or the metal fluoride 11 are formed by the steps shown in FIGS. Even if the low-resistance region 13 is formed by implanting the nitride ions 12 into amorphous silicon and annealing the same, the same effect as in the first embodiment can be obtained. 3 and 4, reference numeral 10 denotes a resist, 11 denotes a metal ion, 12 denotes a metal fluoride ion, and 13 denotes a low resistance region. 1 and 2 are denoted by the same reference numerals and description thereof is omitted.
【００１５】実施の形態１と同様に、ガラス基板１上に
非晶質シリコン２（図３−ａ）、パターニングされたチ
ャネル層３（図３−ｂ）、ゲート絶縁膜４（図３−
ｃ）、ゲート電極５（図３−ｄ）を順次形成する。次
に、図４−ａに示すように、レジスト１０を形成してゲ
ート電極５周辺部のゲート絶縁膜４をエッチングした
後、レジスト１０を剥離する前に、全面にリンイオンを
注入して、上層にゲート電極５が形成されていない部分
のチャネル層３にソース・ドレイン領域となるｎ型半導
体を形成する。続いて、図４ーｂに示すように、クロ
ム、タングステン、モリブデン、タンタル、白金あるい
はコバルトのいずれかの金属イオン１１、またはこれら
のフッ化物イオン１２を１０ｋｅＶ程度の比較的低加速
度で注入する。ここで、レジスト１０は低抵抗領域１３
となる部分以外が低抵抗化されるのを防止する。As in the first embodiment, an amorphous silicon layer 2 (FIG. 3A), a patterned channel layer 3 (FIG. 3B), and a gate insulating film 4 (FIG. 3B) are formed on a glass substrate 1.
c), a gate electrode 5 (FIG. 3-d) is sequentially formed. Next, as shown in FIG. 4A, after a resist 10 is formed and the gate insulating film 4 around the gate electrode 5 is etched, phosphorus ions are implanted into the entire surface before the resist 10 is stripped to form an upper layer. An n-type semiconductor serving as a source / drain region is formed in a portion of the channel layer 3 where the gate electrode 5 is not formed. Subsequently, as shown in FIG. 4B, a metal ion 11 of chromium, tungsten, molybdenum, tantalum, platinum or cobalt, or a fluoride ion 12 thereof is implanted at a relatively low acceleration of about 10 keV. Here, the resist 10 has a low resistance region 13.
It is possible to prevent the resistance of the portion other than the portion to be reduced from being lowered.
【００１６】次に、図４−ｃに示すように、レジスト１
０を剥離した後、３００゜Ｃでアニールを行い、チャネ
ル層３（非晶質シリコン）の表面に、注入したイオン１
１、１２との化合物あるいは固溶体によるシート抵抗が
１ｋΩ／□以下の低抵抗領域１３が形成される。最後
に、図４−ｄに示すように、一層目がクロム、二層目が
アルミニウム、三層目がクロムの三層膜をスパッタ法に
より形成した後、この三層膜をレジストを形成してパタ
ーンエッチングし、ゲート電極５上および周辺部の三層
膜を除去すると共に、その他の部分の三層膜によりソー
ス配線を有するソース電極８およびドレイン電極９を形
成する。このとき、ゲート電極５上の三層膜は、ゲート
電極５に対して選択的にエッチングされる。なお、上記
の三層膜の代わりに、ソース配線として十分に低抵抗な
金属で、かつゲート電極５に対して選択的にエッチング
が可能であれば、他の多層膜あるいは単層膜でもよい。Next, as shown in FIG.
0 is peeled off, annealing is performed at 300 ° C., and the implanted ions 1 are deposited on the surface of the channel layer 3 (amorphous silicon).
A low resistance region 13 having a sheet resistance of 1 kΩ / □ or less is formed by a compound or solid solution with the compounds 1 and 12. Finally, as shown in FIG. 4D, after forming a three-layer film of chromium for the first layer, aluminum for the second layer, and chromium for the third layer by a sputtering method, the three-layer film is formed by forming a resist. The pattern etching is performed to remove the three-layer film on the gate electrode 5 and the peripheral portion, and the source electrode 8 and the drain electrode 9 having the source wiring are formed by the other three-layer films. At this time, the three-layer film on the gate electrode 5 is selectively etched with respect to the gate electrode 5. Instead of the three-layer film, another multi-layer film or a single-layer film may be used as long as the source wiring is made of a metal having sufficiently low resistance and the gate electrode 5 can be selectively etched.
【００１７】実施の形態３．実施の形態１では、スパッ
タ法により形成した金属薄膜６と非晶質シリコンを反応
させて低抵抗なシリサイド７を形成したが、図５および
図６に示す工程のように、基板１を金属イオン１４を含
有する溶液に浸漬後アニールすることにより、金属イオ
ン１４と非晶質シリコンの化合物あるいは固溶体による
低抵抗領域１３を形成しても、実施の形態１と同様の効
果が得られる。図５および図６において、１０はレジス
ト、１４は溶液中の金属イオンである。なお、図１およ
び図２と同一部分については同符号を付し説明を省略す
る。Embodiment 3 In the first embodiment, the low-resistance silicide 7 is formed by reacting the metal thin film 6 formed by the sputtering method with the amorphous silicon. However, as shown in the steps shown in FIGS. The same effect as in the first embodiment can be obtained even if the low resistance region 13 is formed by immersing in a solution containing 14 and then annealing it by forming a compound or a solid solution of the metal ions 14 and amorphous silicon. 5 and 6, reference numeral 10 denotes a resist, and 14 denotes metal ions in a solution. 1 and 2 are denoted by the same reference numerals and description thereof is omitted.
【００１８】実施の形態１と同様に、ガラス基板１上に
非晶質シリコン２（図５−ａ）、パターニングされたチ
ャネル層３（図５−ｂ）、ゲート絶縁膜４（図５−
ｃ）、ゲート電極５（図５−ｄ）を順次形成する。次
に、図６−ａに示すように、レジスト１０を形成してゲ
ート電極５周辺部のゲート絶縁膜４をエッチングした
後、レジスト１０を剥離する前に、全面にリンイオンを
注入して、上層にゲート電極５が形成されていない部分
のチャネル層３にソース・ドレイン領域となるｎ型半導
体を形成する。続いて、図６−ｂに示すように、ゲート
電極５の腐食を防止するためにゲート電極５上にレジス
ト１０ａを形成後、このガラス基板１を銀あるいは白金
イオン１４を含有する溶液に浸漬する。ここで、レジス
ト１０は低抵抗領域１３となる部分以外が低抵抗化され
るのを防止する。As in the first embodiment, an amorphous silicon layer 2 (FIG. 5A), a patterned channel layer 3 (FIG. 5B), and a gate insulating film 4 (FIG. 5B) are formed on a glass substrate 1.
c), a gate electrode 5 (FIG. 5-d) is sequentially formed. Next, as shown in FIG. 6A, after the resist 10 is formed and the gate insulating film 4 around the gate electrode 5 is etched, phosphorus ions are implanted into the entire surface before the resist 10 is stripped, thereby forming an upper layer. An n-type semiconductor serving as a source / drain region is formed in a portion of the channel layer 3 where the gate electrode 5 is not formed. Subsequently, as shown in FIG. 6B, after a resist 10a is formed on the gate electrode 5 to prevent corrosion of the gate electrode 5, the glass substrate 1 is immersed in a solution containing silver or platinum ions 14. . Here, the resist 10 prevents a portion other than the portion serving as the low-resistance region 13 from being reduced in resistance.
【００１９】次に、図６−ｃに示すように、レジスト１
０および１０ａを剥離した後、３００゜Ｃでアニールを
行い、チャネル層３（非晶質シリコン）の表面に溶液中
のイオン１４との化合物あるいは固溶体を形成し、シー
ト抵抗が１ｋΩ／□以下の低抵抗領域１３を形成する。
最後に、図６−ｄに示すように、一層目がモリブデン、
二層目がアルミニウム、三層目がクロムの三層膜をスパ
ッタ法により形成した後、この三層膜をレジストを形成
してパターンエッチングし、ゲート電極５上および周辺
部の三層膜を除去すると共に、その他の部分の三層膜に
よりソース配線を有するソース電極８およびドレイン電
極９を形成する。このとき、ゲート電極５上の三層膜
は、ゲート電極５に対して選択的にエッチングされる。
なお、上記の三層膜の代わりに、ソース配線として十分
に低抵抗な金属で、かつゲート電極５に対して選択的に
エッチングが可能であれば、他の多層膜あるいは単層膜
でもよい。Next, as shown in FIG.
After exfoliating 0 and 10a, annealing is performed at 300 ° C. to form a compound or solid solution with ions 14 in the solution on the surface of the channel layer 3 (amorphous silicon), and the sheet resistance is 1 kΩ / □ or less. The low resistance region 13 is formed.
Finally, as shown in FIG. 6-d, the first layer is molybdenum,
After forming a three-layer film of aluminum as the second layer and chromium as the third layer by a sputtering method, a resist is formed on the three-layer film and pattern etching is performed to remove the three-layer film on the gate electrode 5 and the peripheral portion. At the same time, a source electrode 8 and a drain electrode 9 having a source wiring are formed from the other three-layer films. At this time, the three-layer film on the gate electrode 5 is selectively etched with respect to the gate electrode 5.
Instead of the three-layer film, another multi-layer film or a single-layer film may be used as long as the source wiring is made of a metal having sufficiently low resistance and the gate electrode 5 can be selectively etched.
【００２０】実施の形態４．実施の形態１、２および３
では、ゲート電極５にアルミ薄膜を用いたが、ソース電
極８およびドレイン電極９と選択的にエッチングが可能
な導電体、あるいはソース電極８およびドレイン電極９
と選択的にエッチングが可能な導電体あるいは絶縁膜を
表面に有する多層膜をゲート電極としても実施の形態１
と同様の効果が得られる。Embodiment 4 Embodiments 1, 2, and 3
In this embodiment, an aluminum thin film is used for the gate electrode 5, but a conductor that can be selectively etched with the source electrode 8 and the drain electrode 9, or a source electrode 8 and a drain electrode 9.
Embodiment 1 can also be used as a gate electrode with a multilayer film having a conductor or an insulating film on the surface which can be selectively etched.
The same effect can be obtained.
【００２１】実施の形態５．実施の形態４では、ゲート
電極としてソース電極およびドレイン電極に対して選択
的にエッチングが可能な導電体あるいは絶縁膜を表面に
有する多層膜を用いたが、図７および図８に示す工程の
ように、ゲート電極５を形成するためのエッチングレジ
ストとして形成したレジスト１５を、ソース電極８およ
びドレイン電極９形成時のエッチング工程におけるゲー
ト電極５の保護膜とすることにより、ゲート電極５の表
面層の材料をソース電極およびドレイン電極に対して選
択的にエッチングが可能な材料に限定することなく、実
施の形態１と同様の効果が得られる。図７および８にお
いて、１５はゲート電極５形成工程において形成したレ
ジストである。なお、図１および図２と同一部分につい
ては同符号を付し説明を省略する。Embodiment 5 In the fourth embodiment, a multilayer film having a conductor or an insulating film on the surface which can be selectively etched with respect to the source electrode and the drain electrode is used as the gate electrode. However, as shown in FIGS. Then, the resist 15 formed as an etching resist for forming the gate electrode 5 is used as a protective film for the gate electrode 5 in the etching step when the source electrode 8 and the drain electrode 9 are formed, so that the surface layer of the gate electrode 5 is formed. The same effects as in Embodiment 1 can be obtained without limiting the material to a material that can be selectively etched with respect to the source electrode and the drain electrode. 7 and 8, reference numeral 15 denotes a resist formed in the gate electrode 5 forming step. 1 and 2 are denoted by the same reference numerals and description thereof is omitted.
【００２２】実施の形態１と同様に、ガラス基板１上に
非晶質シリコン２（図７−ａ）、パターニングされたチ
ャネル層３（図７−ｂ）、ゲート絶縁膜４（図７−
ｃ）、ゲート電極５（図７−ｄ）を順次形成する。次
に、図７−ｅに示すように、ゲート電極５をパターン形
成するためのエッチングレジストとして形成したレジス
ト１５を剥離する前に、レジスト１５をマスクとしてゲ
ート絶縁膜４をエッチングする。続いて、全面にリンイ
オンを注入して、上層にゲート電極５が形成されていな
い部分のチャネル層３にソース・ドレイン領域となるｎ
型半導体を形成する。次に、図８ーａに示すように、一
層目がクロム、タングステン、モリブデン、タンタル、
白金あるいはコバルトのいずれか、二層目がアルミニウ
ム、三層目がクロムの三層膜からなる金属薄膜６をスパ
ッタ法により形成する。As in the first embodiment, an amorphous silicon layer 2 (FIG. 7A), a patterned channel layer 3 (FIG. 7B), and a gate insulating film 4 (FIG. 7B) are formed on a glass substrate 1.
c), a gate electrode 5 (FIG. 7-d) is sequentially formed. Next, as shown in FIG. 7E, the gate insulating film 4 is etched using the resist 15 as a mask before the resist 15 formed as an etching resist for patterning the gate electrode 5 is removed. Subsequently, phosphorus ions are implanted into the entire surface, and the channel layer 3 in a portion where the gate electrode 5 is not formed in the upper layer is formed as a source / drain region n.
A mold semiconductor is formed. Next, as shown in FIG. 8A, the first layer is made of chromium, tungsten, molybdenum, tantalum,
A metal thin film 6 composed of a three-layer film of either platinum or cobalt, the second layer being aluminum and the third layer being chromium is formed by sputtering.
【００２３】次に、図８−ｂに示すように、３００゜Ｃ
でアニールを行い、金属薄膜６と接合するソース・ドレ
イン領域となるチャネル層３（非晶質シリコン）の表面
にシート抵抗が１ｋΩ／□以下のシリサイド７を形成す
る。なお、上記の三層膜の代わりに、非晶質シリコンと
４００゜Ｃ以下の温度で反応してシート抵抗が１ｋΩ／
□以下の低抵抗な化合物あるいは固溶体を形成できる金
属で、かつ形成した低抵抗部分に対して選択的にエッチ
ングが可能であれば、他の多層膜あるいは単層膜でもよ
い。次に、図８−ｃに示すように、金属薄膜６をパター
ンエッチングして、ゲート電極５上および周辺部の金属
薄膜６を除去すると共に、ソース配線を有するソース電
極８およびドレイン電極９を形成する。そして最後にレ
ジスト１５を剥離する。このとき、金属薄膜６として、
１５０゜Ｃ以下の温度で成膜されると共に、非晶質シリ
コンと１５０゜Ｃ以下の温度で反応してシート抵抗が１
ｋΩ／□以下の低抵抗なシリサイド７を形成できる金属
を用いることにより、レジスト１５の熱による変質を防
止できるので、ソース配線を有するソース電極８および
ドレイン電極９形成時に用いたレジストと同時に剥離で
きる。Next, as shown in FIG.
To form a silicide 7 having a sheet resistance of 1 kΩ / □ or less on the surface of the channel layer 3 (amorphous silicon) serving as a source / drain region to be joined to the metal thin film 6. In addition, instead of the above three-layer film, it reacts with amorphous silicon at a temperature of 400 ° C. or less and has a sheet resistance of 1 kΩ /
Any other multi-layer film or single-layer film may be used as long as it is a metal which can form a low-resistance compound or a solid solution as described below and can selectively etch the formed low-resistance portion. Next, as shown in FIG. 8C, the metal thin film 6 is pattern-etched to remove the metal thin film 6 on the gate electrode 5 and the peripheral portion, and to form a source electrode 8 and a drain electrode 9 having a source wiring. I do. Finally, the resist 15 is removed. At this time, as the metal thin film 6,
The film is formed at a temperature of 150 ° C. or less, and reacts with amorphous silicon at a temperature of 150 ° C. or less to reduce the sheet resistance to 1
By using a metal capable of forming a low-resistance silicide 7 of kΩ / □ or less, deterioration of the resist 15 due to heat can be prevented. .
【００２４】実施の形態６．図９はこの発明による薄膜
トランジスタを搭載したＴＦＴ型液晶表示装置のＴＦＴ
基板の部分断面図である。図において、１６は透明導電
膜からなる画素電極である。なお、図１〜８と同一部分
については同符号を付し説明を省略する。実施の形態
１、２、３、４および５と同様の方法で形成された薄膜
トランジスタと、薄膜トランジスタのドレイン電極９と
電気的に接続した画素電極１６をガラス基板１上にマト
リクス状に形成する。本実施の形態によれば、ガラス基
板１上に寄生容量の少ない薄膜トランジスタを形成でき
るため、高開口率化による低消費電力の液晶表示装置を
得ることができる。Embodiment 6 FIG. FIG. 9 shows a TFT of a TFT type liquid crystal display device equipped with a thin film transistor according to the present invention.
It is a fragmentary sectional view of a substrate. In the figure, reference numeral 16 denotes a pixel electrode made of a transparent conductive film. The same parts as those in FIGS. 1 to 8 are denoted by the same reference numerals, and description thereof will be omitted. Thin film transistors formed in the same manner as in the first, second, third, fourth and fifth embodiments and pixel electrodes 16 electrically connected to the drain electrodes 9 of the thin film transistors are formed in a matrix on the glass substrate 1. According to the present embodiment, a thin film transistor with small parasitic capacitance can be formed over the glass substrate 1, so that a liquid crystal display device with low power consumption and high aperture ratio can be obtained.
【００２５】[0025]
【発明の効果】以上のように、この発明によれば、各工
程がガラス基板の耐熱温度以下の温度で処理を行うこと
ができ、かつゲート電極がソース電極およびドレイン電
極との重なり部分を有しないため、安価なガラス基板上
に寄生容量の小さい自己整合型薄膜トランジスタを形成
することができる。また、ガラス基板上に寄生容量の少
ない薄膜トランジスタを形成できるため、高開口率化に
よる低消費電力の液晶表示装置を得ることができる。As described above, according to the present invention, each process can be performed at a temperature equal to or lower than the allowable temperature limit of the glass substrate, and the gate electrode has an overlapping portion with the source electrode and the drain electrode. Therefore, a self-aligned thin film transistor with small parasitic capacitance can be formed over an inexpensive glass substrate. Further, since a thin film transistor with small parasitic capacitance can be formed over a glass substrate, a liquid crystal display device with low power consumption and high aperture ratio can be obtained.
【図１】 この発明の実施の形態１による薄膜トランジ
スタの製造工程を示す断面図である。FIG. 1 is a sectional view illustrating a manufacturing process of a thin film transistor according to Embodiment 1 of the present invention;
【図２】 この発明の実施の形態１による薄膜トランジ
スタの製造工程を示す断面図である。FIG. 2 is a sectional view illustrating a manufacturing process of the thin film transistor according to Embodiment 1 of the present invention;
【図３】 この発明の実施の形態２による薄膜トランジ
スタの製造工程を示す断面図である。FIG. 3 is a sectional view illustrating a manufacturing process of a thin film transistor according to Embodiment 2 of the present invention;
【図４】 この発明の実施の形態２による薄膜トランジ
スタの製造工程を示す断面図である。FIG. 4 is a sectional view illustrating a manufacturing process of a thin film transistor according to Embodiment 2 of the present invention;
【図５】 この発明の実施の形態３による薄膜トランジ
スタの製造工程を示す断面図である。FIG. 5 is a sectional view illustrating a manufacturing process of a thin film transistor according to Embodiment 3 of the present invention;
【図６】 この発明の実施の形態３による薄膜トランジ
スタの製造工程を示す断面図である。FIG. 6 is a sectional view illustrating a manufacturing process of a thin film transistor according to Embodiment 3 of the present invention;
【図７】 この発明の実施の形態５による薄膜トランジ
スタの製造工程を示す断面図である。FIG. 7 is a sectional view illustrating a manufacturing process of a thin film transistor according to Embodiment 5 of the present invention;
【図８】 この発明の実施の形態５による薄膜トランジ
スタの製造工程を示す断面図である。FIG. 8 is a sectional view illustrating a manufacturing process of a thin film transistor according to Embodiment 5 of the present invention;
【図９】 この発明の実施の形態６による液晶表示装置
のＴＦＴ基板を示す部分断面図である。FIG. 9 is a partial sectional view showing a TFT substrate of a liquid crystal display according to a sixth embodiment of the present invention.
【図１０】 従来のこの種薄膜トランジスタを示す断面
図である。FIG. 10 is a sectional view showing a conventional thin film transistor of this type.
【図１１】 コプレーナ型のトランジスタの製造方法を
示す工程図である。FIG. 11 is a process chart showing a method for manufacturing a coplanar transistor.
【図１２】 コプレーナ型のトランジスタの製造方法を
示す工程図である。FIG. 12 is a process chart showing a method for manufacturing a coplanar transistor.
１ ガラス基板、２ 非晶質シリコン薄膜、３ チャネ
ル層、４ ゲート絶縁膜、５ ゲート電極、６ 金属薄
膜、７ シリサイド、８ ソース電極、９ ドレイン電
極、１０ レジスト、１１ 金属イオン、１２ 金属フ
ッ化物イオン、１３ 低抵抗領域、１４ 金属イオン、
１５ レジスト、１６ 画素電極、１７ 半導体層、１
８ 第一の保護膜、１９ コンタクト層、２０ ｐ型シ
リコン基板、２１ フィールド酸化膜、２３ ゲート電
極、２４ ソース領域、２５ ドレイン、２６ ＳｉＯ
2 膜、２６ａ スペーサ、２７ タングステン層、２８
シリサイド層。Reference Signs List 1 glass substrate, 2 amorphous silicon thin film, 3 channel layer, 4 gate insulating film, 5 gate electrode, 6 metal thin film, 7 silicide, 8 source electrode, 9 drain electrode, 10 resist, 11 metal ion, 12 metal fluoride Ion, 13 low resistance region, 14 metal ion,
15 resist, 16 pixel electrode, 17 semiconductor layer, 1
8 First protective film, 19 contact layer, 20 p-type silicon substrate, 21 field oxide film, 23 gate electrode, 24 source region, 25 drain, 26 SiO
2 film, 26a spacer, 27 tungsten layer, 28
Silicide layer.
フロントページの続き (72)発明者 小林 和弘 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 沼野 良典 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 村井 博之 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 岩佐 俊典 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 中嶋 健 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 野口 和彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 児玉 諭 熊本県菊池郡西合志町御代志997番地 株 式会社アドバンスト・ディスプレイ内Continuing from the front page (72) Inventor Kazuhiro Kobayashi 2-3-2 Marunouchi, Chiyoda-ku, Tokyo Mitsubishi Electric Corporation (72) Inventor Yoshinori Numano 2-3-2 Marunouchi, Chiyoda-ku, Tokyo Mitsubishi Electric Co., Ltd. In-company (72) Inventor Hiroyuki Murai 2-3-2 Marunouchi, Chiyoda-ku, Tokyo Inside Mitsubishi Electric Corporation (72) Inventor Toshinori Iwasa 2-3-2 Marunouchi, Chiyoda-ku, Tokyo Mitsubishi Electric Corporation (72) Inventor Takeshi Ken Nakajima 2-3-2 Marunouchi, Chiyoda-ku, Tokyo Mitsubishi Electric Corporation (72) Inventor Kazuhiko Noguchi 2-3-2 Marunouchi, Chiyoda-ku, Tokyo Mitsubishi Electric Corporation (72 ) Inventor Satoshi Kodama 997 Miyoshi, Nishigoshi-cho, Kikuchi-gun, Kumamoto Prefecture, Japan Advanced Display Co., Ltd.
Claims (17)
領域およびドレイン領域を有する非結晶半導体薄膜パタ
ーン、 上記ソース領域およびドレイン領域以外の部分に同一形
状を有する絶縁膜を介して形成されたゲート電極、 上記ソース領域およびドレイン領域の表面層に形成され
た低抵抗部を備え、上記ソース領域およびドレイン領域
が上記ゲート電極と重なり部分を有しないことを特徴と
する薄膜トランジスタ。An amorphous semiconductor thin film pattern having a source region and a drain region formed by injecting impurities at both ends, and a gate formed through an insulating film having the same shape in a portion other than the source region and the drain region. A thin film transistor comprising: an electrode; a low-resistance portion formed in a surface layer of the source region and the drain region, wherein the source region and the drain region do not overlap with the gate electrode.
下であることを特徴とする請求項１記載の薄膜トランジ
スタ。2. The thin film transistor according to claim 1, wherein the low resistance portion has a sheet resistance of 1 kΩ / □ or less.
成する工程、 上記非結晶半導体薄膜パターン上に絶縁膜を介してゲー
ト電極を形成する工程、 上記ゲート電極周辺部の上記絶縁膜をエッチングする工
程、 上記非結晶半導体薄膜パターンの上記エッチング工程に
より露出した部分に不純物を注入してソース領域および
ドレイン領域を形成する工程、 全面に薄膜を形成後、アニールを行い上記薄膜と接合し
ているソース領域およびドレイン領域表面に低抵抗部を
形成する工程、 上記低抵抗部以外の上記薄膜をエッチングする工程を含
むことを特徴とする薄膜トランジスタの製造方法。A step of forming an amorphous semiconductor thin film pattern on the substrate; a step of forming a gate electrode on the amorphous semiconductor thin film pattern via an insulating film; and etching the insulating film around the gate electrode. Forming a source region and a drain region by injecting impurities into a portion of the amorphous semiconductor thin film pattern exposed by the etching process, forming a thin film over the entire surface, annealing the source, and bonding the source to the thin film Forming a low-resistance portion on the surface of the region and the drain region; and etching the thin film other than the low-resistance portion.
ことを特徴とする請求項３記載の薄膜トランジスタの製
造方法。4. The method according to claim 3, wherein all the steps are performed at a temperature of 400 ° C. or less.
よびドレイン領域は、ゲート電極をマスクとして自己整
合的に形成されることを特徴とする請求項３または請求
項４記載の薄膜トランジスタの製造方法。5. The method of manufacturing a thin film transistor according to claim 3, wherein the source region and the drain region having the low resistance portion in the surface layer are formed in a self-aligned manner using the gate electrode as a mask. Method.
抗部に対して選択的にエッチングできることを特徴とす
る請求項３〜５のいずれか一項記載の薄膜トランジスタ
の製造方法。6. The method for manufacturing a thin film transistor according to claim 3, wherein the thin film can be selectively etched with respect to a low resistance portion formed by annealing.
ッチングできることを特徴とする請求項３〜６のいずれ
か一項記載の薄膜トランジスタの製造方法。7. The method according to claim 3, wherein the thin film can be selectively etched with respect to the gate electrode.
ングが可能な導電体、あるいは選択エッチングが可能な
導電体または絶縁膜を表面層に有する多層膜であること
を特徴とする請求項３〜７のいずれか一項記載の薄膜ト
ランジスタの製造方法。8. The gate electrode is a conductor capable of selectively etching a thin film, or a multilayer film having a conductor or an insulating film capable of selective etching on a surface layer. 8. The method for manufacturing a thin film transistor according to claim 7.
電極形成工程において形成した上記ゲート電極上のレジ
ストを、上記ゲート電極の保護膜として薄膜をエッチン
グすることを特徴とする請求項３〜６のいずれか一項記
載の薄膜トランジスタの製造方法。9. The method according to claim 3, wherein in the step of etching the thin film, the resist on the gate electrode formed in the gate electrode forming step is used to etch the thin film as a protective film for the gate electrode. A method for manufacturing a thin film transistor according to claim 1.
されると共に、１５０゜Ｃ以下の温度でアニールするこ
とにより、上記薄膜と接合しているソース領域およびド
レイン領域表面に低抵抗部が形成されることを特徴とす
る請求項９記載の薄膜トランジスタの製造方法。10. The thin film is formed at a temperature of 150 ° C. or less, and is annealed at a temperature of 150 ° C. or less, so that a low-resistance portion is formed on a surface of a source region and a drain region joined to the thin film. The method for manufacturing a thin film transistor according to claim 9, wherein the thin film transistor is formed.
よびドレイン領域と反応してシート抵抗が１ｋΩ／□以
下の低抵抗部が形成されると共に、ソース配線となりう
る低抵抗な膜であることを特徴とする請求項３〜１０の
いずれか一項記載の薄膜トランジスタの製造方法。11. The thin film is characterized in that it reacts with a source region and a drain region by annealing to form a low-resistance portion having a sheet resistance of 1 kΩ / □ or less, and is a low-resistance film that can be a source wiring. The method for manufacturing a thin film transistor according to claim 3.
ス領域およびドレイン領域と反応してシート抵抗が１ｋ
Ω／□以下の低抵抗部を形成できる膜を有すると共に、
その上層にソース配線となりうる低抵抗な膜を有する多
層膜であることを特徴とする請求項３〜１１のいずれか
一項記載の薄膜トランジスタの製造方法。12. The thin film has a sheet resistance of 1 k at the lowermost layer by reacting with a source region and a drain region by annealing.
With a film capable of forming a low resistance part of Ω / □ or less,
12. The method of manufacturing a thin film transistor according to claim 3, wherein the thin film is a multilayer film having a low-resistance film that can serve as a source wiring thereon.
ン領域の表面層に金属イオンあるいは金属を含むイオン
を注入後アニールして形成したことを特徴とする請求項
３〜５のいずれか一項記載の薄膜トランジスタの製造方
法。13. The method according to claim 3, wherein the low resistance portion is formed by implanting metal ions or ions containing a metal into a surface layer of the source region and the drain region and then annealing the implanted metal ions. Method for manufacturing thin film transistor.
ン領域を形成した基板を金属イオンを含む溶液に浸漬後
アニールして形成したことを特徴とする請求項３〜５の
いずれか一項記載の薄膜トランジスタの製造方法。14. The method according to claim 3, wherein the low resistance portion is formed by immersing the substrate on which the source region and the drain region are formed in a solution containing metal ions and then annealing the solution. A method for manufacturing a thin film transistor.
る工程では、ゲート電極をレジストで被覆して行うこと
を特徴とする請求項１４記載の薄膜トランジスタの製造
方法。15. The method according to claim 14, wherein the step of immersing the substrate in a solution containing metal ions is performed by covering the gate electrode with a resist.
の注入、または金属イオンを含む溶液への浸漬工程は、
ゲート電極周辺部の絶縁膜エッチング工程時に形成した
レジストパターンを付けた状態で行うことを特徴とする
請求項１３〜１５のいずれか一項記載の薄膜トランジス
タの製造方法。16. The step of implanting metal ions or ions containing a metal, or immersing in a solution containing metal ions,
The method of manufacturing a thin film transistor according to any one of claims 13 to 15, wherein the method is performed in a state where a resist pattern formed during an insulating film etching step around a gate electrode is attached.
ドレイン領域を有する非結晶半導体薄膜パターン、 上記ソース領域およびドレイン領域以外の部分に同一形
状を有する絶縁膜を介して形成されたゲート電極、 上記ソース領域およびドレイン領域の表面層に形成され
た低抵抗部、 上記低抵抗部と電気的に接続されると共に、上記ゲート
電極と重なり部分を有しないソース配線を有するソース
電極およびドレイン電極、 上記ドレイン電極と電気的に接続された透明導電膜より
なる画素電極、 上記ガラス基板と共に液晶材料を挟持する対向電極を有
する対向基板を備えたことを特徴とする液晶表示装置。17. A glass substrate, an amorphous semiconductor thin film pattern having a source region and a drain region at both ends formed on the glass substrate, and an insulating film having the same shape in a portion other than the source and drain regions. A formed gate electrode; a low-resistance portion formed in a surface layer of the source region and the drain region; a source having a source wiring electrically connected to the low-resistance portion and having no overlapping portion with the gate electrode; A liquid crystal display device comprising: an electrode and a drain electrode; a pixel electrode formed of a transparent conductive film electrically connected to the drain electrode; and a counter substrate having a counter electrode sandwiching a liquid crystal material with the glass substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19820596A JPH1041516A (en) | 1996-07-26 | 1996-07-26 | Thin film transistor its manufacturing method and liquid crystal display device mounting the transistor |
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|---|---|---|---|
| JP19820596A JPH1041516A (en) | 1996-07-26 | 1996-07-26 | Thin film transistor its manufacturing method and liquid crystal display device mounting the transistor |
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| JP19820596A Pending JPH1041516A (en) | 1996-07-26 | 1996-07-26 | Thin film transistor its manufacturing method and liquid crystal display device mounting the transistor |
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| JP (1) | JPH1041516A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008311633A (en) * | 2007-05-11 | 2008-12-25 | Semiconductor Energy Lab Co Ltd | Manufacturing method of semiconductor device, and electronic device |
| CN103730364A (en) * | 2012-10-15 | 2014-04-16 | 群康科技(深圳)有限公司 | Low-temperature polycrystalline silicon thin film transistor, manufacturing method thereof and display device |
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1996
- 1996-07-26 JP JP19820596A patent/JPH1041516A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008311633A (en) * | 2007-05-11 | 2008-12-25 | Semiconductor Energy Lab Co Ltd | Manufacturing method of semiconductor device, and electronic device |
| CN103730364A (en) * | 2012-10-15 | 2014-04-16 | 群康科技(深圳)有限公司 | Low-temperature polycrystalline silicon thin film transistor, manufacturing method thereof and display device |
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