JPS6236800A - Ic memory device - Google Patents
Ic memory deviceInfo
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- JPS6236800A JPS6236800A JP60175421A JP17542185A JPS6236800A JP S6236800 A JPS6236800 A JP S6236800A JP 60175421 A JP60175421 A JP 60175421A JP 17542185 A JP17542185 A JP 17542185A JP S6236800 A JPS6236800 A JP S6236800A
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- gate
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ICメモリ装置に関し、特にデータの書込み
/消去機能を制限することができる電気的に書込み/消
去可能な読出し専用メモリ装置(E 1ectric
E rasable P rogramabl
e ReadOnly Memory、以下EE
PROMと呼ぶ)に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to an IC memory device, and in particular to an electrically programmable/erasable read-only memory device (E 1 electric
Erasable Programmable
e ReadOnly Memory, hereinafter referred to as EE
(referred to as PROM).
従来、ICを用いたカード型の読出し専用メモリは1例
えば特開昭58−133699号公報に記載されている
技術のように、メモリセル全体を同時に書込み不可能と
する構成になっている。すなわち、磁気記録されたカー
ドでは、記録されたデータを消したり、書き換えたりす
ることができたので、上記の先願技術では、カードに書
き込まれたデータが書き換えられないように、カードに
埋込まれたICメモリにデータを書込んだ後、書込みゲ
ートラインのヒユーズを切断して書込まれたデータの書
き換えを防止している。Conventionally, a card-type read-only memory using an IC has a structure that makes it impossible to write to all memory cells at the same time, as in the technology described in Japanese Patent Laid-Open No. 58-133699, for example. In other words, with magnetically recorded cards, the recorded data could be erased or rewritten, so in the above-mentioned prior art, the data embedded in the card was used to prevent the data written on the card from being rewritten. After writing data into the IC memory, the fuse of the write gate line is cut to prevent the written data from being rewritten.
しかし、このように全体を同時に書込み不可能にする方
法では、半導体技術が進歩してカード内に大容量のIC
メモリを埋込むことが可能になった場合に、特定アドレ
スのみを任意に書込み不可能領域として、その他の領域
を書込み可能にすることにより、ICメモリの応用範囲
を大きく拡大する等の方法がとれず、融通性が抑制され
てしまう。However, with this method of making it impossible to write to the entire card at the same time, advances in semiconductor technology have made it difficult to use large-capacity ICs inside the card.
If it becomes possible to embed memory, a method would be to greatly expand the range of applications of IC memory by arbitrarily making only specific addresses a non-writable area and making other areas writable. Therefore, flexibility is suppressed.
本発明の目的は、このような従来の問題を改善し、選択
的に書込み/消去ができるようにして、汎用性、融通性
に富み、カードの適用分野を拡大することができるIC
メモリ装置を提供することにある。An object of the present invention is to improve such conventional problems, to provide an IC that can selectively write/erase data, and is versatile, flexible, and capable of expanding the field of application of cards.
An object of the present invention is to provide a memory device.
上記目的を達成するため、本発明のICメモリ装置は、
電気的に書込みおよび消去が可能なメモリセル・マトリ
クスを有する読出専用メモリ装置において、該メモリセ
ル・マトリクスのブロックごとに、ヒユーズ等の恒久破
壊素子と該破壊素子を破壊する手段を備え、特定アドレ
スを入力したときのみ、上記破壊手段を動作させて、書
込みおよび消去を不可能にすることに特徴がある。In order to achieve the above object, the IC memory device of the present invention includes:
In a read-only memory device having a memory cell matrix that can be electrically written and erased, each block of the memory cell matrix is provided with a permanently destructive element such as a fuse and a means for destroying the destructive element, and a specific address is provided. The feature is that only when input is input, the destruction means is operated to make writing and erasing impossible.
以下、本発明の実施例を、図面により詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第1図は1本発明の一実施例を示すEEFROMの内0
部ブロック図であって、ブローティングゲート形MO8
FET (Metal 0xided Sem1
c。FIG. 1 shows an EEFROM according to an embodiment of the present invention.
FIG. 3 is a block diagram of a blotting gate type MO8.
FET (Metal Oxided Sem1
c.
nducjer−Field Effect Tr
ansistor)をメモリセルとして使用した場合を
示している。第1図において、1はマトリクス状に配列
されたメモリセルユニットである。マトリクスの縦列を
X、横行をYとすると、2がX側デコーダであり、3が
Y側デコーダである。4は、外部とのデータの授受を行
う双方向データバッファである。C8信号は、デコーダ
2,3およびデータバッファ4を能動状態とする制御入
力信号である。OE倍信号、データバッファ4を出力動
作させるための制御入力信号である。また、5はブロー
ティングゲート形MO3−FETのメモリセルであって
、Xデコーダ出力線にソース、Yデコーダ出力線にゲー
ト、抵抗6を介した電′g線にドレインをそれぞれ接続
している。6は、プルアップ抵抗、7はmsaに接続さ
れたセンスアンプ、8,12,14,15゜16はAN
Dゲート、9〜11はインバータ、13はORゲート、
117〜21,23はMOS−FET、22はポリシリ
コン等の材料で構成されたヒユーズ素子である。フロー
ティングゲート形MO3−FETメモリセル5では、フ
ローティングゲートに電荷を蓄えている時がデータnl
n、fl荷のない時がデータ″Onとして動作する。l
R腺内の回路28は書込み/消去制御回路であり、デー
タバッファ4のビット数分だけ存在するが、ここでは1
ビット分のみを詳細に示し、他は省略している。鎖線内
の回路29は、読出し動作を行わせるための制御回路で
あり、EEFROM内に1つの回路だけ設けられており
、その出力はYデコーダ出力とメモリセルユニットのフ
ローティングゲート形MO3−FETの共通のゲート入
力との間に設けられるMOS−FET19のゲートに接
続される。さらに、鎖線内の回路30は、書込み/消去
およびヒユーズ切断の制御回路であり、Yデコーダの出
力線数分だけ存在する。この回路30の中で、MOS−
FET20,23、ヒユーズ22、ANDゲート14,
16、ORゲート13がヒユーズ切断に動作する回路で
ある。nducjer-Field Effect Tr
This shows the case where a memory cell (Ansistor) is used as a memory cell. In FIG. 1, 1 is a memory cell unit arranged in a matrix. If the columns of the matrix are X and the rows are Y, then 2 is the X-side decoder and 3 is the Y-side decoder. 4 is a bidirectional data buffer for exchanging data with the outside. The C8 signal is a control input signal that activates decoders 2, 3 and data buffer 4. The OE multiplication signal is a control input signal for causing the data buffer 4 to perform an output operation. Reference numeral 5 designates a memory cell of a bloating gate type MO3-FET, which has its source connected to the X decoder output line, its gate connected to the Y decoder output line, and its drain connected to the voltage line via a resistor 6. 6 is a pull-up resistor, 7 is a sense amplifier connected to msa, 8, 12, 14, 15° 16 is AN
D gate, 9 to 11 are inverters, 13 is OR gate,
117 to 21 and 23 are MOS-FETs, and 22 is a fuse element made of a material such as polysilicon. In the floating gate MO3-FET memory cell 5, the data nl is when the floating gate stores charge.
n, fl When there is no load, it operates as data "On."
The circuit 28 in the R gland is a write/erase control circuit, and there are as many bits as there are in the data buffer 4, but in this case, there are only 1 circuits.
Only the bits are shown in detail, and the rest are omitted. The circuit 29 inside the chain line is a control circuit for performing a read operation, and only one circuit is provided in the EEFROM, and its output is common to the Y decoder output and the floating gate type MO3-FET of the memory cell unit. The gate of the MOS-FET 19 is connected to the gate input of the MOS-FET 19. Further, circuits 30 enclosed in chain lines are write/erase and fuse cutting control circuits, and there are as many circuits as there are output lines of the Y decoder. In this circuit 30, MOS-
FET20, 23, fuse 22, AND gate 14,
16, OR gate 13 is a circuit that operates to cut the fuse.
このように、とのEEPROMでは、書込み/消去は入
力されるアドレス信号によりメモリセルのブロックが選
択されて、書込み/消去制御回路28により行われる。In this way, in the EEPROM, a block of memory cells is selected by the input address signal, and writing/erasing is performed by the writing/erasing control circuit 28.
また、このメモリセルのブロック単位に書込み/消去お
よびヒユーズ切断制御回路30が設けられ、ヒユーズ等
の恒久破壊素子を切断することにより、対応するメモリ
ブロックの書込み/消去を不可能にして、読出し専用に
する。In addition, a write/erase and fuse cutting control circuit 30 is provided for each block of memory cells, and by cutting a permanently destructive element such as a fuse, writing/erasing of the corresponding memory block becomes impossible and the circuit is read-only. Make it.
先ず、データを消去する場合、メモリセル5のドレイン
Dに対し、書込み/消去時のみ使用する高電圧Vppを
書込み/消去制御回路28のMOS−FET18を介し
て印加すると同時に、メモリセル5のゲートGに対し、
書込み/消去およびヒユーズ切断制御回路30内のMO
S−FET2工およびヒユーズ22を介してアース電位
(Ov)を印加して、ブローティングゲートの電荷をデ
ィスチャージすることにより、データを消去する。First, when erasing data, a high voltage Vpp, which is used only during writing/erasing, is applied to the drain D of the memory cell 5 via the MOS-FET 18 of the writing/erasing control circuit 28, and at the same time, the gate of the memory cell 5 is applied to the drain D of the memory cell 5. For G,
MO in write/erase and fuse cut control circuit 30
Data is erased by applying a ground potential (Ov) through the S-FET 2 and the fuse 22 to discharge the charges on the bloating gate.
すなわち、メモリセル5のドレインDには、消去動作を
行うためのERASE信号が与えられることにより、制
御回路28内のMOS−FETI 8が導通し、続いて
高電圧VPPを印加することにより、上記MO8−FE
T 18を介してドレインDに高電圧が加わる0次に、
メモリセル5のゲートには、ANDゲート15でERA
SE信号と選択されたYデコーダ3の出力との論理積が
とられ、ゲート15が開くことによりMOS−FET2
1が導通するため、ヒユーズ22を介してOv電位が印
加される。これによって、負に荷電されていたフローテ
ィングゲートが、ゲートGのOvとドレインDの高電圧
VPPに放電されて、電荷がなくなるため、Xデコーダ
2およびYデコーダ3で選択されたメモリセル5のデー
タは消去される。That is, an ERASE signal for performing an erase operation is applied to the drain D of the memory cell 5, so that the MOS-FETI 8 in the control circuit 28 becomes conductive, and by subsequently applying the high voltage VPP, the above-mentioned MO8-FE
The 0th order where a high voltage is applied to the drain D through T18,
The gate of memory cell 5 is connected to ERA by AND gate 15.
The SE signal and the output of the selected Y decoder 3 are ANDed, and the gate 15 is opened to open the MOS-FET 2.
1 is conductive, the Ov potential is applied via the fuse 22. As a result, the negatively charged floating gate is discharged to the Ov of the gate G and the high voltage VPP of the drain D, and the charge disappears, so that the data of the memory cell 5 selected by the X decoder 2 and the Y decoder 3 is will be deleted.
次に、データの書込みを行う場合、メモリセル5のドレ
インDにOv電位を印加し、ゲートGに高電圧VPPを
印加することにより行う。ドレインDには、バッファ4
への入力データがII 1 sのときのみ、ANDゲー
ト8にWRITE信号とセンスアンプ7から出力された
データが入力されて、出力が1″となり、MOS−FE
T 17を導通させる二ζにより、Ov電位を印加する
。一方、ゲートGには、ORゲート13を介して入力さ
れたWRITE信号によりANDゲート14が開かれる
ことによって1選択されたYデコーダ3の出力がMOS
−FET20を導通し、入力された高電圧Vppがその
MOS−FET20とヒユーズ22を経由して印加され
る。ドレインDにov電位、ゲートGに高電圧VPPが
印加されることにより、境界面近くに高いエネルギを持
った電子と正孔が発生し、障壁は正孔に比べて電子に対
する方が小さいので、電子が酸化膜の障壁を飛び越えて
フローティングゲートに注入される。この結果、フロー
ティングゲートは負に荷電され、データII 11.が
書込まれたことになる。バッファ4に入力された書込み
データがit O、、の場合には、ANDゲート8が開
かず、MOS−FET17を導通しないため、メモリセ
ル5のドレインDには0VtI1位が印加されない、従
って、ブローティングゲートには電子が注入されず、電
荷は蓄積されないため、データ゛′0”が書込まれる。Next, when writing data, an Ov potential is applied to the drain D of the memory cell 5, and a high voltage VPP is applied to the gate G. Drain D has buffer 4
Only when the input data to the MOS-FE is II 1 s, the WRITE signal and the data output from the sense amplifier 7 are input to the AND gate 8, the output becomes 1'', and the MOS-FE
An Ov potential is applied with two ζ making T 17 conductive. On the other hand, the output of the Y decoder 3 selected as one by opening the AND gate 14 by the WRITE signal inputted through the OR gate 13 is input to the gate G.
-FET 20 is made conductive, and the input high voltage Vpp is applied via the MOS-FET 20 and fuse 22. By applying an ov potential to the drain D and a high voltage VPP to the gate G, high-energy electrons and holes are generated near the interface, and the barrier is smaller for electrons than for holes, so Electrons jump over the oxide barrier and are injected into the floating gate. As a result, the floating gate becomes negatively charged and the data II 11. has been written. When the write data input to the buffer 4 is it O, , the AND gate 8 does not open and the MOS-FET 17 does not become conductive, so 0VtI1 is not applied to the drain D of the memory cell 5. Therefore, the blowout occurs. Since no electrons are injected into the timing gate and no charge is accumulated, data "'0" is written.
次に、データの読取り時の動作を説明する。読取り時に
は、読取り制御回路29において、WRITE信号、E
RASE信号オヨびPROG信号がいずれも′0”であ
るため、インバータ9,10゜11を介してANDゲー
ト12に“1′・が入力されるため、ANDゲート12
が開き、その出方信号によ!JMO3−FETI 9を
導通する。これによって、Yデコーダ3の出力がメモリ
セル5のゲートGに印加される。もし、メモリセル5の
ブローティングゲートに電荷が蓄積されていれば、ゲー
トGに入力された電位とこの電荷の負電位が相殺され、
メモリセル5は導通されないため、ドレインDがプルア
ップ抵抗6により電位Vccにバイアスされて、その電
位がセンスアンプ7およびバッファ4を経由して出力さ
れる。この場合、読取りデータは、91″である。Next, the operation when reading data will be explained. At the time of reading, the read control circuit 29 outputs the WRITE signal, E
Since both the RASE signal and the PROG signal are '0', '1' is input to the AND gate 12 via the inverters 9 and 10°11, so the AND gate 12
opens, and depending on the signal! Make JMO3-FETI 9 conductive. As a result, the output of the Y decoder 3 is applied to the gate G of the memory cell 5. If a charge is accumulated in the bloating gate of the memory cell 5, the potential input to the gate G and the negative potential of this charge cancel each other out.
Since memory cell 5 is not conductive, drain D is biased to potential Vcc by pull-up resistor 6, and that potential is output via sense amplifier 7 and buffer 4. In this case, the read data is 91''.
次に、フローティングゲートに電荷の蓄積がない場合に
は、Yデコーダ3がらの出力がメモリセル5のゲートに
印加されると、低電位に接続されたソースSと、高電位
Vccに接続されたドレインDとの間で導通し、ソース
Sに接続されたXデコーダ2の低電位がドレインDを介
して、センスアンプ7からバッファ4を通り出力される
。この場合の読取りデータは、′0#である。Next, when there is no charge accumulation in the floating gate, when the output from the Y decoder 3 is applied to the gate of the memory cell 5, the source S connected to the low potential and the high potential Vcc are connected. The low potential of the X decoder 2, which is electrically connected to the drain D and connected to the source S, is output from the sense amplifier 7 through the buffer 4 via the drain D. The read data in this case is '0#.
このように、メモリセル5のデータを消去するときには
、MOS−FET21のソースに接続されたOv電位を
ヒユーズ22を介してセル5のゲートGに印加し、また
メモリセル5にデータを書込むときには、MOS−FE
T20のドレインに接続された高電位VPPをヒユーズ
22を介してセル5のゲートGに印加する。従って、書
込み/消去動作時には、必ずヒユーズ22を経由して信
号を伝達するため、このヒユーズを切断すれば、書込み
/消去動作は不可能となる。これに対して、読取り動作
においては、Yデコーダ3の出力を直接にセル5のゲー
トGに印加するため、ヒユーズ22の有無に関係なく読
取り動作が行われる。In this way, when erasing data in the memory cell 5, the Ov potential connected to the source of the MOS-FET 21 is applied to the gate G of the cell 5 via the fuse 22, and when writing data into the memory cell 5, , MOS-FE
A high potential VPP connected to the drain of T20 is applied to the gate G of the cell 5 via the fuse 22. Therefore, during a write/erase operation, a signal is always transmitted via the fuse 22, so if this fuse is cut, the write/erase operation becomes impossible. On the other hand, in a read operation, since the output of the Y decoder 3 is directly applied to the gate G of the cell 5, the read operation is performed regardless of the presence or absence of the fuse 22.
本実施例においては、特定のアドレスに対してのみヒユ
ーズ22を切断するようにして、特定領域のみを書込み
/消去不可能にするのである。In this embodiment, the fuse 22 is cut only for a specific address, thereby making writing/erasing impossible only in the specific area.
ヒユーズ22を切断する場合には、ANDゲ−ト14お
よび16において、Yデコーダ3の出力とヒユーズ切断
を行う制御信号PROG入力の論理積をとり、MOS−
FET20および23を導通して強制的にヒユーズ22
に電流を流し、切断する。すなわち、MOS−FET2
0を導通してヒユーズ22の一端に高電位VPPを印加
するとともに、MOS−FET23を導通してヒユーズ
22の他端にOv電位を印加することにより、Vpp→
FET20→ヒユーズ22→FET23→Ovの経路で
強制的に電流を流し、ヒユーズ22を切断する。When cutting the fuse 22, AND gates 14 and 16 perform a logical product of the output of the Y decoder 3 and the input of the control signal PROG for cutting the fuse.
Conducting FETs 20 and 23 to force fuse 22
Apply current to and disconnect. That is, MOS-FET2
0 is made conductive and a high potential VPP is applied to one end of the fuse 22, and at the same time, by making the MOS-FET 23 conductive and applying an Ov potential to the other end of the fuse 22, Vpp→
A current is forced to flow through the path of FET 20 → fuse 22 → FET 23 → Ov, and fuse 22 is cut off.
なお、本実施例においては、Yデコーダ3の出力側にヒ
ユーズ22を設置しているため、書込み/消去動作を不
可能とするブロックは、Yデコーダ3の出力に接続され
たメモリセル5が単位となる。つまり、同一のYデコー
ダ出力線に接続されたメモリセル群が、書込み/消去の
ブロック単位として領域化される。In this embodiment, since the fuse 22 is installed on the output side of the Y decoder 3, the memory cell 5 connected to the output of the Y decoder 3 is the unit of the block that makes write/erase operations impossible. becomes. In other words, a group of memory cells connected to the same Y decoder output line are divided into areas as a write/erase block unit.
また、本実施例では、ヒユーズ22を用いているが、こ
の他にアバランシェ破壊形のMOS−FETを用いても
実現することができ、さらに恒久的に破壊される素子で
あれば、同等の機能を簡単に実現することが可能である
。In addition, although the fuse 22 is used in this embodiment, it can also be realized by using an avalanche destruction type MOS-FET, and if it is an element that can be destroyed permanently, the same function can be achieved. can be easily realized.
また、第1図の構成のICメモリを、マイクロコンピュ
ータ等の他の素子とともに同一チップ上に搭載し、1チ
ツプ・マイクロコンピュータのような複合機能素子とし
て機能させることも可能である。Furthermore, it is also possible to mount the IC memory having the configuration shown in FIG. 1 on the same chip together with other elements such as a microcomputer so that the IC memory functions as a multi-function element such as a one-chip microcomputer.
第2図は1本発明のICメモリを適用したICカードの
構成図である。FIG. 2 is a block diagram of an IC card to which the IC memory of the present invention is applied.
本発明は、第2図に示すようなICカードに適用した場
合に有効である。The present invention is effective when applied to an IC card as shown in FIG.
24はICカードの母材である樹脂、25は入出力端子
、26はマイクロコンピュータ、27は本発明によるE
EPROMである。入出力端子25には、I10端子、
リセット端子(R8T)、クロック端子(CLK)、!
源端子(Vcc)、クランド端子(GND)、高電圧端
子(Vpp)がある、これらの外部からの入力信号は、
一旦マイクロコンピュータ26に入力されるものと、並
列にEEFROM27にも供給される電源関係のものと
に分かれる。マイクロコンピュータ26からEEPRO
M27に対しては、アクセスすべきアドレス、IF込み
/読出しのためのデータ、デコーダ2,3とデータバッ
ファ4を能動状態にする制御入力信号C8、データバッ
ファ4を出力動作させるための制御入力信号OE、書込
みのためのライト信号WRITE、消去のためのイレー
ズ信号ERASE、書込み/消去動作を不可能にするた
めのプログラム信号PROGがある。EEPR○M27
のメモリマトリクスにおいて、Yデコーダ出力に対応し
てそれぞれ設けられた書込み/消去制御およびヒユーズ
切断回路30のうちの任意のものに対して、ヒユーズを
切断することにより、Yデコーダ出力に対応した特定ア
ドレスが入力したときのみ、書込み/消去が不可能で、
読出し専用となり、その他のアドレスが入力したときに
は、読出しは勿論のこと、書込みおよび消去も可能とな
る。24 is a resin that is the base material of the IC card, 25 is an input/output terminal, 26 is a microcomputer, and 27 is an E according to the present invention.
It is an EPROM. The input/output terminal 25 includes an I10 terminal,
Reset terminal (R8T), clock terminal (CLK), !
These external input signals have a source terminal (Vcc), a ground terminal (GND), and a high voltage terminal (Vpp).
These are divided into those that are once input to the microcomputer 26 and those related to power that are also supplied to the EEFROM 27 in parallel. Microcomputer 26 to EEPRO
For M27, an address to be accessed, data for IF loading/reading, a control input signal C8 for activating decoders 2 and 3 and data buffer 4, and a control input signal for outputting data buffer 4. There are a write signal WRITE for writing, an erase signal ERASE for erasing, and a program signal PROG for disabling write/erase operations. EEPR○M27
In the memory matrix, a specific address corresponding to the Y decoder output can be set by cutting a fuse in any one of the write/erase control and fuse cutting circuits 30 provided corresponding to the Y decoder output. Writing/erasing is not possible only when input.
It is read-only, and when another address is input, not only reading but also writing and erasing are possible.
ICカードの用途には多種のものがあるが、例えば、キ
ャッシュカード等の用途においては、EEPROMに記
憶する内容のうち、暗証番号やマイクロコンピュータの
制御プログラムのように。There are many uses for IC cards, but for example, in applications such as cash cards, among the contents stored in the EEPROM, such as a personal identification number and a control program for a microcomputer.
絶対に書き替えられてはならない内容と、書き替えられ
ても後でまた修正可能か、あるいは書き替えられても悪
用できないような内容のものとに大別できる。従来のE
EPROMでは、構造的にすべてのデータが書き替えら
れる可能性があった。Content can be broadly divided into content that must never be rewritten, and content that can be modified later or cannot be misused even if it is rewritten. Conventional E
EPROM has the possibility of all data being rewritten due to its structure.
メモリマトリクス中に書き替え不可能なデータを配置す
るためには、その箇所にだけ異なる素子、。In order to place non-rewritable data in the memory matrix, a different element is used only at that location.
例えばPROM (Programable Rea
d OnlyMe+*ory)を並列に使用する必要
がある。一方。For example, PROM (Programmable Rea
dOnlyMe+*ory) must be used in parallel. on the other hand.
ICカードは強度的には非常に弱く、内蔵されるICチ
ップ数が極力少ない方が信頼性は向上するため、マイク
ロコンピュータの他に複数個のチップを内蔵させること
は困難であった1本実施例においては、第2図に示すよ
うに、ICカードにマイクロコンピュータ26の他に1
チツプのEEPROM27を内蔵すればよく、かつ書込
み/消去不可能エリアを任意に設定できるので、融通性
に富み、ICカードの適用分野を拡大させることができ
る。IC cards are very weak in terms of strength, and the reliability is improved if the number of built-in IC chips is as small as possible, so it was difficult to incorporate multiple chips in addition to the microcomputer. In the example, as shown in FIG.
It is sufficient to incorporate a chip EEPROM 27, and the write/erasable area can be arbitrarily set, so it is highly flexible and can expand the range of applications of the IC card.
以上説明したように、本発明によれば、EEPROM内
に書込み/消去不可能なエリアを選択的に設けることが
できるので、ICカードに内蔵すれば悪用防止等に極め
て有効である。As explained above, according to the present invention, it is possible to selectively provide a non-writable/non-erasable area in the EEPROM, so if it is built into an IC card, it is extremely effective in preventing misuse.
第1図は本発明の一実施例を示すICメモリ装置の内部
ブロック図、第2図は本発明のICメモリを内蔵したI
Cカードの構造図である。
1:メモリセルユニット、2:Xデコーダ、3:Yデコ
ーダ、4:データバッファ、5:フローティングゲート
形MO3−FET、7 :センスアンプ、17〜21,
23:MOS−FET、22:ヒユーズ、28:書込み
/消去制御回路、29:読出し制御回路、30:書込み
/消去およびヒユーズ切断回路。
特許出願人 株式会社日立製作所
、−FIG. 1 is an internal block diagram of an IC memory device showing one embodiment of the present invention, and FIG. 2 is an internal block diagram of an IC memory device incorporating the IC memory of the present invention.
It is a structural diagram of a C card. 1: Memory cell unit, 2: X decoder, 3: Y decoder, 4: Data buffer, 5: Floating gate type MO3-FET, 7: Sense amplifier, 17 to 21,
23: MOS-FET, 22: Fuse, 28: Write/erase control circuit, 29: Read control circuit, 30: Write/erase and fuse cutting circuit. Patent applicant: Hitachi, Ltd., -
Claims (1)
マトリクスを有する読出専用メモリ装置において、該メ
モリセル・マトリクスのブロックごとに、ヒューズ等の
恒久破壊素子と該破壊素子を破壊する手段を備え、特定
アドレスを入力したときのみ、上記破壊手段を動作させ
て、書込みおよび消去を不可能にすることを特徴とする
ICメモリ装置。(1) Memory cells that can be electrically programmed and erased
In a read-only memory device having a matrix, each block of the memory cell matrix is provided with a permanently destructive element such as a fuse and means for destroying the destructive element, and the destructive means is operated only when a specific address is input. An IC memory device characterized in that writing and erasing are impossible.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17542185A JPH0734313B2 (en) | 1985-08-09 | 1985-08-09 | IC memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17542185A JPH0734313B2 (en) | 1985-08-09 | 1985-08-09 | IC memory device |
Publications (2)
Publication Number | Publication Date |
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JPS6236800A true JPS6236800A (en) | 1987-02-17 |
JPH0734313B2 JPH0734313B2 (en) | 1995-04-12 |
Family
ID=15995801
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17542185A Expired - Lifetime JPH0734313B2 (en) | 1985-08-09 | 1985-08-09 | IC memory device |
Country Status (1)
Country | Link |
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JP (1) | JPH0734313B2 (en) |
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Also Published As
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JPH0734313B2 (en) | 1995-04-12 |
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