JPH0223595A - Method for writing in nonvolatile semiconductor memory - Google Patents
Method for writing in nonvolatile semiconductor memoryInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電気的に書込み可能な不揮発性半導体記憶装置
の書込み方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a writing method for an electrically writable nonvolatile semiconductor memory device.
第３図は１９ｇ７年ＩＥＥＥ！インターナショナル ソ
リッドステート サーキッツコンフェレンス（Ｉｎｔｅ
ｒｎａｔｉｏｎａ！ ５ｏｌｉｄ ５ｔａｔｅ Ｃ１ｒ
ｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ）ダイジェスト （
７６真〜７７頁）に示された従来の不揮発性半導体装置
におけるメモリセルの等価回路と消去、書込みに際して
各端子に付与すべき電圧値を示した動作説明図、第４図
は第３図に示す不揮発性半導体装置に用いられているメ
モリトランジスタの断面構造図であり、図中ＱＳ−Ｑ、
はいずれも浮遊（フローティング）ゲートを有するメモ
リトランジスタを示している。各メモリトランジスタＱ
、〜Ｑ８は実質的に同じであり、第４図に示す如く表面
に所要の間隔を隔ててドレイン（拡散）領域２１、ソー
ス（拡散）領域２２を形成した半導体基板２３上に酸化
膜２４を介在させて制御ゲ−ト２５．浮遊ゲート２６を
形成し、制御ゲート２５には制御ゲート電極２６を、ド
レイン領域２１にはドレイン電極２８を、ソース領域２
２にはソース電極２９を夫々接続せしめである。Figure 3 shows 19g7 IEEE! International Solid State Circuits Conference (Inte
rnationa! 5olid 5tate C1r
cuits Conference) Digest (
Figure 4 is an operation explanatory diagram showing the equivalent circuit of a memory cell in a conventional nonvolatile semiconductor device and the voltage values to be applied to each terminal during erasing and writing, as shown in pages 76 to 77. 2 is a cross-sectional structural diagram of a memory transistor used in the nonvolatile semiconductor device shown in FIG.
Both show memory transistors with floating gates. Each memory transistor Q
, ~Q8 are substantially the same, and as shown in FIG. Interposed control gate 25. A floating gate 26 is formed, a control gate electrode 26 is formed in the control gate 25, a drain electrode 28 is formed in the drain region 21, and a drain electrode 28 is formed in the source region 2.
2 are connected to source electrodes 29, respectively.
制御ゲート２５はドレイン領域２１とソース領域２２と
の間であって一端部をドレイン領域２２上に臨ませ、他
端部をソース領域２２近傍に位置させた状態で配設され
、また浮遊ゲート２６はドレイン領域２１とソース領域
２２との間のドレイン領域２１寄りであって一端部をド
レイン領域２１上に臨ませて配設され、制御ゲート２５
とドレイン領域２１との間に所定の高電圧を印加するこ
とにより、浮遊ゲート２６に対しドレイン領域２１から
トンネル現象によって電荷（電子）を注入蓄積し、又は
これからドレイン領域２１にトンネル現象によって電荷
（電子）を引出し得るようになっている。The control gate 25 is disposed between the drain region 21 and the source region 22, with one end facing above the drain region 22 and the other end located near the source region 22, and the floating gate 26 is disposed near the drain region 21 between the drain region 21 and the source region 22 with one end facing above the drain region 21, and the control gate 25
By applying a predetermined high voltage between the drain region 21 and the drain region 21, charges (electrons) are injected and accumulated from the drain region 21 to the floating gate 26 by a tunneling phenomenon, or charges (electrons) are transferred to the drain region 21 by a tunneling phenomenon. electrons) can be withdrawn.
このように構成された各トランジスタＱ、〜Ｑ８は第１
図に示す如（マトリックス状に配置され、行方向に配置
されたトランジスタＱｓ 、Ｑ？のゲート電極、トラン
ジスタＱ、、Ｑ、のゲート電極は夫々ワードｌＩＥ？、
１９に接続され、またトランジスタＱ、、Ｑ、のソース
電極、トランジスタＱ６゜Ｑ、ｌのソース電極は夫々ソ
ース線１７に接続され、更に列方向に配置されたトラン
ジスタＱＳ、Ｑ６、トランジスタＱ７ 、 Ｑ＊のド
レイン電極は夫々ビット線１５．１６に夫々接続されて
いる。Each of the transistors Q, ~Q8 configured in this way is
As shown in the figure (the gate electrodes of the transistors Qs, Q? arranged in a matrix and arranged in the row direction, the gate electrodes of the transistors Q, , Q, are connected to the word IIE?, respectively).
19, and the source electrodes of the transistors Q, , Q, and the source electrodes of the transistors Q6, Q, and l are connected to the source line 17, respectively, and the transistors QS, Q6, and transistors Q7, Q arranged in the column direction are connected to the source line 17, respectively. The drain electrodes marked * are connected to bit lines 15 and 16, respectively.
このような従来の不揮発性半導体装置に対する書込み方
法は先ず全てのメモリセル、即ちメモリトランジスタＱ
、〜Ｑ、に対し消去、換言すれば各浮遊ゲートに電子を
注入蓄積した論理“１“の状態とし、次に選択されたメ
モリセルに対しプログラム、換言すれば当該メモリトラ
ンジスタの浮遊ゲートに蓄積されている電荷を放出させ
た論理“０”の状態とすることにより行われる。In the conventional writing method for such a non-volatile semiconductor device, first all memory cells, that is, memory transistor Q
, ~Q, is erased, in other words, electrons are injected into each floating gate and accumulated to create a logic "1" state, and then the selected memory cell is programmed, in other words, electrons are accumulated in the floating gate of the memory transistor. This is done by setting the current charge to a logic "0" state, which causes the charge to be discharged.
次に選択されたメモリトランジスタＱ７に対し書込みを
行う場合について具体的に説明する。Next, a case in which writing is performed to the selected memory transistor Q7 will be specifically explained.
（消去動作）
第３図に示す如（先ず全てのビット線１５．１６に高電
圧Ｖ ｐＨを付与し、また全てのワード線１８．１９に
ＯＶを付与することにより行う。(Erase operation) As shown in FIG. 3, the erase operation is performed by first applying a high voltage V pH to all bit lines 15 and 16 and applying OV to all word lines 18 and 19.
これによって第４図に示す浮遊ゲート２６とドレイン領
域２１との間に高電界が生じ、浮遊ゲート２１に蓄積さ
れている電荷、即ち電子が薄い酸化膜２４ａを通じトン
ネル現象によってドレイン領域２１に引き抜かれる。As a result, a high electric field is generated between the floating gate 26 and the drain region 21 shown in FIG. 4, and the charges accumulated in the floating gate 21, that is, electrons, are drawn out to the drain region 21 by tunneling through the thin oxide film 24a. .
各メモリトランジスタＱ、〜Ｑ、の浮遊ゲート２６は、
電子の空乏状態となり、制御ゲート２５側からみたメモ
リトランジスタＱ、〜Ｑ、の閾値電圧は消去動作前に比
べて低くなり、この状態を消去状態と呼び論理“ｌ”と
する。The floating gate 26 of each memory transistor Q, ~Q, is
The state becomes an electron depletion state, and the threshold voltages of the memory transistors Q, .about.Q, viewed from the control gate 25 side become lower than before the erase operation, and this state is called an erase state and is set to logic "1".
（プログラム動作）
書込みを行うべきメモリトランジスタＱ？のドレイン領
域に繋がるビット線、即ち選択されたビット線１６に高
電圧Ｖ ｐＨを、また非選択のビット線１５にＯｖを、
更にメモリトランジスタＱ７の制御ゲートに繋がるワー
ド線、即ち選択されたワード線１８に高電圧■□２を、
また非選択のワード線１９にＯｖを、共通ソース線１７
にＯＶを夫々与える。(Program operation) Which memory transistor Q should be written? A high voltage V pH is applied to the bit line connected to the drain region of the selected bit line 16, and Ov is applied to the unselected bit line 15.
Furthermore, a high voltage ■□2 is applied to the word line connected to the control gate of the memory transistor Q7, that is, the selected word line 18.
In addition, Ov is applied to the unselected word line 19, and the common source line 17 is
Give OV to each.
これによってメモリトランジスタＱ、の制御ゲートとド
レイン領域とには夫々ビット線１６、ワード線１８を通
じて共に高電圧Ｖ□２が印加されることとなり、メモリ
トランジスタＱ、において、第４図に示すドレイン領域
２１の近傍で高エネルギ電子（ホットエレクＩ・ロン）
が発生し、これが制御ゲート２５に印加された高電圧■
、２２によって加速され、浮遊ゲート２６に注入される
。As a result, a high voltage V□2 is applied to both the control gate and the drain region of the memory transistor Q through the bit line 16 and the word line 18, respectively, and the drain region of the memory transistor Q as shown in FIG. High energy electrons near 21 (Hot Elec I/Ron)
occurs, and this causes the high voltage ■
, 22 and injected into the floating gate 26.
浮遊ゲート２６の周囲は酸化膜に囲われており、電子は
蓄積状態となり、この状態を制御ゲート２５側からみる
とメモリトランジスタＱ７の闇値電圧はプログラム動作
前に比べて高くなる。この状態をプログラム状態と呼び
論理“０”とする。The floating gate 26 is surrounded by an oxide film, and electrons are in an accumulated state. When this state is viewed from the control gate 25 side, the dark value voltage of the memory transistor Q7 becomes higher than before the programming operation. This state is called a program state and is set to logic "0".
このような電気的に消去、プログラムが可能な不揮発性
半導体記憶装置（ＥεＦＲＯＭ）はＥＦＲＯＭの如く消
去に紫外線等を用いる必要がなく、ボードに実装したま
まの電気的消去が可能であり、またメモリセルを１個の
トランジスタで構成出来るためチップ面積の縮小化が図
れる等利点がある。Such electrically erasable and programmable nonvolatile semiconductor memory devices (EεFROM) do not require the use of ultraviolet rays or the like for erasing unlike EFROM, and can be electrically erased while mounted on the board. Since the cell can be configured with one transistor, there are advantages such as reduction in chip area.
ところで上述した如き従来方法にあっては消去動作は全
メモリセルについて一括して行われることとなるため、
ページ単位の書換えが出来ないという問題があった。However, in the conventional method as described above, the erasing operation is performed for all memory cells at once.
There was a problem in that page-by-page rewriting was not possible.
本発明はかかる事情に鑑みなされたものであって、その
目的とするところはページ単位の書換え、所謂ベージモ
ード書込みが行える不揮発性半導体記憶装置の書込み方
法を提供するにある。The present invention has been made in view of the above circumstances, and its purpose is to provide a writing method for a nonvolatile semiconductor memory device that allows page-by-page rewriting, so-called page mode writing.
本発明に係る不揮発性半導体記憶装置の書込み方法は、
消去に際しては選択された信号線に制御ゲートが繋がる
メモリトランジスタにのみその制御ゲートとドレインと
の間に所定の電圧を印加し、またプログラムに際しては
前記選択された信号線に湘Ｈ卸ゲートが繋がるメモリト
ランジスタのうち、選択されたメモリトランジスタには
その制？ＩＩ＋ゲートとドレイン領域とに消去の際とは
逆の所定電圧を印加し、他のメモリトランジスタの制御
ゲートとドレイン領域とにはこれよりも低い書込み阻止
電圧を印加する。A writing method for a nonvolatile semiconductor memory device according to the present invention includes:
When erasing, a predetermined voltage is applied between the control gate and drain of only the memory transistor whose control gate is connected to the selected signal line, and when programming, the HS gate is connected to the selected signal line. Is there a restriction on selected memory transistors among memory transistors? A predetermined voltage opposite to that during erasing is applied to the II+ gate and drain region, and a lower write blocking voltage is applied to the control gate and drain region of the other memory transistors.
本発明はこれによってワード線毎にこれに繋がるメモリ
トランジスタに対し消去、プログラムを行うベージモー
ド書込みが可能となる。This enables the present invention to perform page mode writing in which memory transistors connected to each word line are erased and programmed.
以下本発明をその実施例を示す図面に基づき具体的に説
明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be specifically described below based on drawings showing embodiments thereof.
第１図は本発明方法に用いる不揮発性半導体記憶装置に
おけるメモリセルの等価回路と消去１プログラム動作時
の各端子に対する電圧値とを示す説明図、第２図はメモ
リトランジスタの断面構造図であり、Ｑ、〜Ｑ４はメモ
１ルトランジスタ、１゜２はビット線、３，４はワード
線、５，６はソース線を示している。FIG. 1 is an explanatory diagram showing an equivalent circuit of a memory cell in a nonvolatile semiconductor memory device used in the method of the present invention and voltage values for each terminal during erase 1 program operation, and FIG. 2 is a cross-sectional structural diagram of a memory transistor. , Q, -Q4 are memory transistors, 1.degree.2 is a bit line, 3 and 4 are word lines, and 5 and 6 are source lines.
メモリトランジスタＱ、〜Ｑ４はいずれも実質的に同じ
であり、第２図に示す如く所要の間隔を隔ててドレイン
（拡散）領域１１、ソース（拡散）領域１２を形成した
半導体基板１３０表面に酸化層１４を介して制御ゲート
１５、浮遊ゲート１６を設け、制御ゲート１５には制御
ゲート電極１７を、またドレイン領域１１にはドレイン
電極１８を、更にソース領域１２にはソース電極１９を
夫々接続しである。The memory transistors Q and -Q4 are all substantially the same, and as shown in FIG. A control gate 15 and a floating gate 16 are provided through the layer 14, and a control gate electrode 17 is connected to the control gate 15, a drain electrode 18 is connected to the drain region 11, and a source electrode 19 is connected to the source region 12. It is.
ＩＪ 御ゲート１５はドレイン領域１１とソース領域１
２との間にあって一端部はドレイン領域１１上に臨ませ
て、また他端部はソース領域１２の近傍に臨ませて配設
しである。また浮遊ゲート１６はドレイン領域１１とソ
ース領域１２との間のドレイン領域１１側寄りであって
、一端部をドレイン領域１１上に臨ませて配設しである
。浮遊ゲート１６はドレイン領域１１と対向する部分の
一部にドレイン領域ｌｌ側に突出してドレイン領域１１
との間に薄い酸化膜１４ａを隔ててこれと対向する突出
部を備えている。IJ control gate 15 has drain region 11 and source region 1
2, with one end facing above the drain region 11 and the other end facing near the source region 12. Furthermore, the floating gate 16 is disposed closer to the drain region 11 side between the drain region 11 and the source region 12, with one end facing above the drain region 11. The floating gate 16 protrudes toward the drain region 11 side in a part of the portion facing the drain region 11.
A protruding portion is provided opposite to the thin oxide film 14a with a thin oxide film 14a interposed therebetween.
このようなメモリトランジスタＱ、〜Ｑ４は第１図に示
す如くマトリックス状に配設され（第１図には行１列方
向に各２個設けた場合を示す）、メモリトランジスタＱ
＋ 、Ｑａ 、メモリトランジスタＱ２ 、Ｑａは夫々
行方向に、またメモリトランジスタＱ、、Ｑ、 、メモ
リトランジスタＱ３Ｑ、は夫々列方向に並んで位置して
いる。These memory transistors Q, ~Q4 are arranged in a matrix as shown in Fig. 1 (Fig. 1 shows the case where two each are provided in the row and column direction),
The memory transistors Q2, Qa, and Qa are arranged in the row direction, and the memory transistors Q, Q, and Q3Q are arranged in the column direction.
行方向に配置されているメモリトランジスタＱＱ、のゲ
ート電極、メモリトランジスタＱ２．Ｑ。The gate electrodes of memory transistors QQ, arranged in the row direction, and the gate electrodes of memory transistors Q2. Q.
のゲート電極は夫々ワード！１１３．４に、また列方向
に配置されているメモリトランジスタＱ＋ 、Ｑｚ、メ
モリトランジスタＱｓ 、Ｑａのドレイン電極は夫々ビ
ット線１．２に、更にメモリトランジスタＱｌ ｌ ｑ
ｚ 、メモリトランジスタＱ３ 、Ｑ４のソース電極は
夫々ソース綿５，６に接続されている。The gate electrodes are each word! 113.4, and the drain electrodes of the memory transistors Q+, Qz, memory transistors Qs, and Qa arranged in the column direction are connected to the bit line 1.2, respectively, and the memory transistors Ql l q
z, the source electrodes of memory transistors Q3 and Q4 are connected to source wires 5 and 6, respectively.
而してこのような不揮発性半導体記憶装置に対する書込
みは１ペ一ジ分のデータを内部ラッチに書込む外部書込
みサイクルと、ラッチに書込まれたデータに応じて実際
にメモリセルに書込む内部書込みサイクルとに分けられ
、更にこの内部書込みサイクルは消去サイクルとプログ
ラムサイクルとに分けられる。消去サイクルでは先ずプ
ログラムを行う１ペ一ジ分についてのメモリセルを全て
消去、即ち論理“１”を書き込み、次にプログラムサイ
クルでラッチのデータに応じてプログラム、即ち論理“
Ｏ”を書込む。Writing to such a non-volatile semiconductor memory device involves an external write cycle in which data for one page is written into an internal latch, and an internal cycle in which data is actually written into memory cells according to the data written to the latch. This internal write cycle is further divided into an erase cycle and a program cycle. In the erase cycle, all memory cells for one page to be programmed are first erased, that is, logic "1" is written, and then in the program cycle, they are programmed according to the data in the latch, that is, logic "1" is written.
Write “O”.
以下ベージモード書込みの内部サイクルについて具体的
に説明する。The internal cycle of page mode writing will be specifically explained below.
（消去動作）
ベージモード書込みを行うべきページに対応する選択さ
れたワード線３に高電圧ＶＦＰを、また非選択のワード
線４にＯｖを、全ビット線１，２にＯＶを夫々与え、ソ
ース線５，６はフローティングにすることにより行う。(Erase operation) High voltage VFP is applied to the selected word line 3 corresponding to the page to be written in page mode, Ov is applied to the unselected word line 4, and OV is applied to all bit lines 1 and 2, and the source This is done by making the lines 5 and 6 floating.
これによってワード！１１３に夫々制御ゲートが繋がる
メモリトランジスタＱ、、Ｑ、における制御ゲートとド
レイン領域との間には高電圧が印加され、浮遊ゲートと
ドレイン領域とに高電界が生じ、ドレイン領域から浮遊
ゲートに向けて第２図に示す薄い酸化膜１４屯を経てト
ンネル現象により電子が注入され、浮遊ゲートは電子が
蓄積された状態となる。Word by this! A high voltage is applied between the control gate and the drain region of the memory transistors Q, , Q, whose control gates are respectively connected to 113, a high electric field is generated between the floating gate and the drain region, and the electric field is directed from the drain region to the floating gate. Then, electrons are injected by tunneling through the thin oxide film 14 shown in FIG. 2, and the floating gate becomes in a state where electrons are accumulated.
この状態では制御ゲートよりみてメモリトランジスタＱ
、、Ｑ３の閾値電圧は消去動作前よりも高くなり、消去
、即ち論理“１”が書込まれた状態となる。In this state, as seen from the control gate, the memory transistor Q
,, the threshold voltage of Q3 becomes higher than before the erase operation, resulting in an erased state, that is, a state in which logic "1" is written.
なお、ワード線４に制御ゲートが繋がるメモリトランジ
スタＱ！ 、Ｑａにおいては、ワード線４、ビット線１
，２にいずれもＯＶが与えられている結果、制御ゲート
とドレイン領域との間には電位差がなく、夫々の閾値電
圧に変化はなく、消去が行われることはない。Note that the memory transistor Q! whose control gate is connected to the word line 4! , Qa, word line 4, bit line 1
.
（プログラム動作）
ワードｖＡ３に制御ゲートが繋がるメモリトランジスタ
Ｑ、、Ｑ３のうちトランジスタＱ、にのみ論理°Ｏ”を
書込む場合について示すと、先ず選択されたワード線３
にＯＶ１非選択のワード！５Ｉ４にＶｗ＋ （＝２／３
ＶＰＰ）を印加し、選択されたビット線２に高電圧Ｖ
ＰＰ、非選択のビット線１にＶｌｌｌ（＝１／３ ＶＰ
Ｐ）を、更にソース線５．６をフローティングにするこ
とによって行う。(Program operation) In the case of writing logic °O'' only to the transistor Q among the memory transistors Q, Q3 whose control gates are connected to the word vA3, first the selected word line 3 is written.
OV1 non-selected word! 5I4 to Vw+ (=2/3
VPP) is applied to the selected bit line 2, and a high voltage V is applied to the selected bit line 2.
PP, Vllll (=1/3 VP
P) is further performed by making the source line 5.6 floating.
これによってメモリトランジスタＱ３の制御ゲートには
０■、ドレイン領域に高電圧■１が印加され、浮遊ゲー
トとドレイン領域との間に高電界が生じ、浮遊ゲートか
ら薄い酸化膜１４ａを通してドレイン領域にトンネル現
象により電子が抜き取られ、浮遊ゲートは電子の空乏状
態となる。As a result, a high voltage of 0 is applied to the control gate of the memory transistor Q3 and a high voltage of 1 is applied to the drain region, a high electric field is generated between the floating gate and the drain region, and a tunnel is created from the floating gate to the drain region through the thin oxide film 14a. This phenomenon causes electrons to be extracted, leaving the floating gate in an electron-depleted state.
この状態では制御ゲートからみるとメモリトランジスタ
Ｑ３の闇値電圧はプログラム動作前より低くなり、プロ
グラム状態、即ら論理“０”が書込まれた状態となる。In this state, when viewed from the control gate, the dark value voltage of the memory transistor Q3 becomes lower than before the programming operation, resulting in a programmed state, that is, a state in which logic "0" is written.
他のメモリトランジスタＱ！ 、Ｑａにおいてはワード
線４を通じてゲート電極に電圧ＶＷＩが、またビット′
４１Ａ１．２を通じてドレイン領域にいずれも電圧■□
、■７．の電圧が印加されるため、一方メモリトランジ
スタＱ、においてはワード線３を通じてゲート電極には
ＯＶ、またビット線１にはＶｌｌｌが印加されるため、
いずれも制御ゲートとドレイン領域との間には電圧差１
／３ｖ□が印加されるに留まることとなる。Other memory transistor Q! , Qa, the voltage VWI is applied to the gate electrode through the word line 4, and the bit '
Both voltages are applied to the drain region through 41A1.2
, ■7. On the other hand, in the memory transistor Q, OV is applied to the gate electrode through the word line 3, and Vlll is applied to the bit line 1.
In both cases, there is a voltage difference of 1 between the control gate and the drain region.
/3v□ remains applied.
通常メモリトランジスタにおける制御ゲートとドレイン
領域との間のトンネル電流は電界の強さに強く依存して
おり、電界がＩ ＭＶ／ｍｍ ４少するとトンネル電流
密度は約１桁減少するから、前述の電圧差が１／３ Ｖ
ｐｐのメモリトランジスタＱ、、Ｑ、。Normally, the tunnel current between the control gate and the drain region in a memory transistor strongly depends on the strength of the electric field, and if the electric field decreases to I MV/mm4, the tunnel current density decreases by about one order of magnitude, so the above-mentioned voltage The difference is 1/3 V
pp memory transistors Q,,Q,.
Ｑ４では殆どトンネル電流は流れず、闇値電圧の変化も
無視することが出来、結局メモリトランジスタＱ、にの
みプログラムが行われることとなる。Almost no tunnel current flows in Q4, and changes in the dark value voltage can be ignored, so that only the memory transistor Q is programmed.
以上の如く本発明方法にあっては、ページモード書込み
が容易に可能となる優れた効果を奏するものである。As described above, the method of the present invention has an excellent effect in that page mode writing can be easily performed.
第１図は本発明方法に用いる半導体記憶装置におけるメ
モリセルの等価回路及び消去、プログラム動作時の各端
子に対する電圧値を示す説明図、第２図は本発明方法に
用いるメモリトランジスタの断面構造図、第３図は従来
方法に用いる半導体記憶装置におけるメモリセルの等価
回路及び消去。
プログラム動作時の各端子に対する電圧値を示す説明図
、第４図は同じ〈従来の不揮発性半導体記憶装置に用い
るメモリトランジスタの断面構造図である。
Ｑ、−Ｑ４・・・メモリトランジスタ
１．２・・・ビット線 ３．４・・・ワード線５．６・
・・ソース線
なお、図中、同一符号は同一、又は相当部分を示す。FIG. 1 is an explanatory diagram showing an equivalent circuit of a memory cell in a semiconductor memory device used in the method of the present invention and voltage values for each terminal during erase and program operations, and FIG. 2 is a cross-sectional structural diagram of a memory transistor used in the method of the present invention. , and FIG. 3 shows an equivalent circuit and erasure of a memory cell in a semiconductor memory device used in a conventional method. FIG. 4, which is an explanatory diagram showing voltage values for each terminal during a program operation, is a cross-sectional structural diagram of a memory transistor used in a conventional nonvolatile semiconductor memory device. Q, -Q4...Memory transistor 1.2...Bit line 3.4...Word line 5.6...
... Source line In the figures, the same reference numerals indicate the same or equivalent parts.
Claims (1)
えた複数のメモリトランジスタをマトリックス状に配置
した不揮発性半導体記憶装置の書込み方法において、 消去に際しては選択された信号線に制御ゲ ートが繋がるメモリトランジスタにのみその制御ゲート
とドレインとの間に所定の電圧を印加し、またプログラ
ムに際しては前記選択された信号線に制御ゲートが繋が
るメモリトランジスタのうち、選択されたメモリトラン
ジスタにはその制御ゲートとドレイン領域とに消去の際
とは逆の所定電圧を印加し、他のメモリトランジスタの
制御ゲートとドレイン領域とにはこれよりも低い書込み
阻止電圧を印加することを特徴とする不揮発性半導体記
憶装置の書込み方法。[Claims] 1. In a writing method for a non-volatile semiconductor memory device in which a plurality of memory transistors each having a floating gate capable of electrically injecting and discharging charge are arranged in a matrix, the following steps are taken when erasing: A predetermined voltage is applied between the control gate and drain of only the memory transistors whose control gates are connected to the signal line, and when programming, the memory transistors selected from among the memory transistors whose control gates are connected to the selected signal line are A predetermined voltage opposite to that for erasing is applied to the control gate and drain region of the memory transistor, and a write blocking voltage lower than this is applied to the control gate and drain region of other memory transistors. A writing method for a non-volatile semiconductor memory device characterized by:
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| JP17401288A JP2732070B2 (en) | 1988-07-12 | 1988-07-12 | Writing method for nonvolatile semiconductor memory device |
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Cited By (7)
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|---|---|---|---|---|
| JPH0484216A (en) * | 1990-07-26 | 1992-03-17 | Toshiba Corp | Data erasing method for semiconductor disk device |
| WO1992005560A1 (en) * | 1990-09-25 | 1992-04-02 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| JPH04255996A (en) * | 1991-02-08 | 1992-09-10 | Mitsubishi Electric Corp | Nonvolatile semiconductor storage device |
| JPH05182481A (en) * | 1991-10-30 | 1993-07-23 | Mitsubishi Electric Corp | Semiconductor memory writing and erasing electrically |
| WO2002067320A1 (en) * | 2001-02-22 | 2002-08-29 | Sharp Kabushiki Kaisha | Semiconductor storage device and semiconductor integrated circuit |
| JP2007503678A (en) * | 2003-05-13 | 2007-02-22 | イノヴァティーヴ シリコン， インコーポレーテッド | Semiconductor memory device and method of operating the device |
| CN100390960C (en) * | 2001-12-31 | 2008-05-28 | 台湾茂矽电子股份有限公司 | Non-volatile memory structure and method for manufacturing same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6199997A (en) * | 1984-10-23 | 1986-05-19 | エツセジーエツセ ミクロエレツトロニカ | Writing for merged type non-volatile memory matrix |
-
1988
- 1988-07-12 JP JP17401288A patent/JP2732070B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6199997A (en) * | 1984-10-23 | 1986-05-19 | エツセジーエツセ ミクロエレツトロニカ | Writing for merged type non-volatile memory matrix |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0484216A (en) * | 1990-07-26 | 1992-03-17 | Toshiba Corp | Data erasing method for semiconductor disk device |
| WO1992005560A1 (en) * | 1990-09-25 | 1992-04-02 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| JPH04255996A (en) * | 1991-02-08 | 1992-09-10 | Mitsubishi Electric Corp | Nonvolatile semiconductor storage device |
| JPH05182481A (en) * | 1991-10-30 | 1993-07-23 | Mitsubishi Electric Corp | Semiconductor memory writing and erasing electrically |
| WO2002067320A1 (en) * | 2001-02-22 | 2002-08-29 | Sharp Kabushiki Kaisha | Semiconductor storage device and semiconductor integrated circuit |
| US7352024B2 (en) | 2001-02-22 | 2008-04-01 | Sharp Kabushiki Kaisha | Semiconductor storage device and semiconductor integrated circuit |
| CN100390960C (en) * | 2001-12-31 | 2008-05-28 | 台湾茂矽电子股份有限公司 | Non-volatile memory structure and method for manufacturing same |
| JP2007503678A (en) * | 2003-05-13 | 2007-02-22 | イノヴァティーヴ シリコン， インコーポレーテッド | Semiconductor memory device and method of operating the device |
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| Publication number | Publication date |
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| JP2732070B2 (en) | 1998-03-25 |
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