JPS6236408B2 - - Google Patents
Info
- Publication number
- JPS6236408B2 JPS6236408B2 JP54027120A JP2712079A JPS6236408B2 JP S6236408 B2 JPS6236408 B2 JP S6236408B2 JP 54027120 A JP54027120 A JP 54027120A JP 2712079 A JP2712079 A JP 2712079A JP S6236408 B2 JPS6236408 B2 JP S6236408B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- switch
- zero
- integrator
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010354 integration Effects 0.000 claims description 6
- 230000001629 suppression Effects 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 claims description 4
- 238000011017 operating method Methods 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/52—Input signal integrated with linear return to datum
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、アナログ信号をデイジタル変換する
二重積分型のアナログ・デイジタル変換器（以下
AD変換器という）に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a double integral type analog-to-digital converter (hereinafter referred to as
This is related to AD converters (AD converters).
従来の一般的なこの種の回路を第１図に示し、
説明すると、図において、INTは積分器で、帰還
路にコンデンサＣを有する増幅器AMPより構成
されたものである。CMPは比較器で、積分器
INTの出力電圧を零電圧と比較し２値信号を出力
するものである。S1は入力切換スイツチで、アナ
ログの入力電圧Ex、負の基準電圧−Ｅref及び正
の基準電圧＋Ｅrefの中のいずれか一つを選択
し、抵抗Ｒを介して積分器INTに印加するもので
ある。また、S2はリセツトスイツチで、コントロ
ーラCONTによつてオン・オフ駆動され、積分器
INTのコンデンサＣを放電し積分器INTを初期設
定するものである。COUはカウンタで、負の基
準電圧−Ｅref又は正の基準電圧＋Ｅrefに関連し
た電流が積分されている間その時間を計数するも
のである。 A conventional general circuit of this type is shown in Figure 1.
To explain, in the figure, INT is an integrator, which is composed of an amplifier AMP having a capacitor C in the feedback path. CMP is a comparator and an integrator
It compares the output voltage of INT with zero voltage and outputs a binary signal. S1 is an input selector switch that selects one of the analog input voltage Ex, negative reference voltage -E ref , and positive reference voltage +E ref , and applies it to the integrator INT via the resistor R. It is something. Also, S2 is a reset switch, which is driven on and off by the controller CONT, and the integrator
This discharges the INT capacitor C and initializes the integrator INT. COU is a counter that counts the time during which the current associated with the negative reference voltage -E ref or the positive reference voltage +E ref is integrated.
このような構成において、積分器INTは初期設
定後、コントローラCONTの制御によつて、スイ
ツチS1において選択された入力信号Exに対応す
る電流を所定の時間Ｔの間積分する。続いて、入
力信号Exと逆極性の関係にある基準電圧つまり
−Ｅref又は＋Ｅrefに関連した電流を積分する。
これと同時に、カウンタCOUにおいては基準ク
ロツクCLKのパルス数の計数を開始する。そし
て、積分器INTの出力が零になると比較器CMP
の出力が反転し、これによつてカウンタCOUは
計数を停止し、また比較器CMPの出力の反転に
基づいてコントローラCONTがリセツトスイツチ
S2を駆動する結果積分器INTはリセツト状態とな
る。この場合、カウンタCOUの計数値である時
間τはτ＝Ｔ・Ex／Ｅrefで表わされ、入力信号
Exに対応したデイジタル値である。 In such a configuration, after initial setting, the integrator INT integrates the current corresponding to the input signal Ex selected by the switch S1 for a predetermined time T under the control of the controller CONT. Subsequently, the current associated with the reference voltage, −E ref or +E ref , which has a polarity opposite to that of the input signal Ex, is integrated.
At the same time, the counter COU starts counting the number of pulses of the reference clock CLK. Then, when the output of the integrator INT becomes zero, the comparator CMP
The output of CMP is inverted, which causes the counter COU to stop counting, and based on the inversion of the output of the comparator CMP, the controller CONT activates the reset switch.
As a result of driving S2 , the integrator INT is reset. In this case, the time τ, which is the count value of the counter COU, is expressed as τ=T・Ex/E ref , and the input signal
This is a digital value corresponding to Ex.
このようにして、アナログの入力信号Exをデ
イジタル値に変換することができるけれども、こ
のような二重積分型AD変換器においては、高精
度の正負の基準電圧を必要とすること、積分器及
び比較器のオフセツト電圧が零点変動に直接影響
すること及びリセツトスイツチS2のオン及びオフ
時の抵抗分が零点、リニアリテイーなどに影響す
るのでこのリセツトスイツチに制約があることな
どの欠点があつた。 Although the analog input signal Ex can be converted into a digital value in this way, such a double integration type AD converter requires highly accurate positive and negative reference voltages, an integrator and There are drawbacks to this reset switch, such as the fact that the offset voltage of the comparator directly affects the zero point fluctuation, and the resistance when the reset switch S2 is on and off affects the zero point, linearity, etc.
本発明の目的は、このような欠点を除去し、高
精度の正及び負の基準電圧を必要とすることなく
１つの基準電圧を用いてアナログ信号をデイジタ
ル変換する二重積分型AD変換器を提供しようと
するものである。 It is an object of the present invention to eliminate such drawbacks and to provide a double-integrating AD converter that converts an analog signal to digital using a single reference voltage without the need for highly accurate positive and negative reference voltages. This is what we are trying to provide.
本発明の他の目的は、積分器及び比較器におけ
る零点のずれが出力のデイジタル値に影響しない
ように自動的に零点補正のできる二重積分型AD
変換器を提供しようとするものである。 Another object of the present invention is to provide a double-integration type AD capable of automatically correcting the zero point so that the deviation of the zero point in the integrator and comparator does not affect the output digital value.
The purpose is to provide a converter.
以下実施例につき本発明を詳細に説明する。第
２図は本発明に係る二重積分型AD変換器の一実
施例を示す構成説明図である。第２図において、
第１図と同等部分には同一符号を付し、その説明
を省略する。S21，S22はそれぞれ第１及び第２の
スイツチである。第２のスイツチS22の接点ａに
は第１のスイツチS21及び抵抗R1を介して入力電
圧Exが与えられると共に抵抗R2を介してゼロサ
プレス電圧＋Esが与えられている。また、スイ
ツチS22のｂ接点には抵抗R3を介して負の基準電
圧−Erが与えられている。第２のスイツチS22の
共通接点ｃは積分器INTの入力端に接続されてい
る。なお、第１及び第２のスイツチS21，S22はコ
ントローラCONTによつて駆動される。UDCは
アツプ・ダウン・カウンタのようなカウンタで、
コントローラCONTの制御下にあつて比較器
CMPの比較結果に基づき基準クロツクCLKのパ
ルス数を加算又は減算するものである。なお、比
較器CMPは積分器INTの出力が零より小さい時
“Ｈ”レベル、零以上の時“Ｌ”レベル信号を出
力するものである。 The present invention will be explained in detail with reference to Examples below. FIG. 2 is a configuration explanatory diagram showing an embodiment of a double-integration type AD converter according to the present invention. In Figure 2,
Components equivalent to those in FIG. 1 are designated by the same reference numerals, and their explanations will be omitted. S 21 and S 22 are first and second switches, respectively. The input voltage Ex is applied to the contact a of the second switch S22 through the first switch S21 and the resistor R1 , and the zero suppression voltage +Es is applied through the resistor R2 . Further, a negative reference voltage -Er is applied to the b contact of the switch S22 via a resistor R3 . The common contact c of the second switch S22 is connected to the input of the integrator INT. Note that the first and second switches S 21 and S 22 are driven by the controller CONT. UDC is a counter like an up-down counter,
Comparator under control of controller CONT
The number of pulses of the reference clock CLK is added or subtracted based on the CMP comparison result. The comparator CMP outputs an "H" level signal when the output of the integrator INT is less than zero, and outputs an "L" level signal when the output is greater than zero.
このような構成における本発明のAD変換器の
動作を次に説明する。説明を簡潔にするために第
３図を参照して状態別に順を追つて説明する。 The operation of the AD converter of the present invention in such a configuration will be described next. In order to simplify the explanation, each state will be explained one by one with reference to FIG.
(1) 状態
第１の初期設定の状態である。すなわち、コ
ントローラCONTの駆動によりスイツチS21を
零電位に接続すると共に、スイツチS22の接片
ｌを接点ａに接続し、ゼロサプレス電圧＋Es
に対応した電流Es／R2を積分器INTに与え
る。積分器INTの出力Ｖが負電圧になつた後、
すなわち比較器CMPの出力が“Ｈ”となつた
後次の状態に移行する。(1) State This is the state of the first initial setting. That is, by driving the controller CONT, the switch S 21 is connected to zero potential, and the contact l of the switch S 22 is connected to the contact a, so that the zero suppress voltage + Es
A current Es/R 2 corresponding to is given to the integrator INT. After the output V of the integrator INT becomes a negative voltage,
That is, after the output of the comparator CMP becomes "H", a transition is made to the next state.
(2) 状態
第２の初期設定の状態である。すなわち、ス
イツチS22の接片ｌを接点ｂに接続し、負の基
準電圧−Erに関連した電流−Er／R3を積分器
INTに与え、積分器INTの出力電圧Ｖが零にな
るまで電流−Er／R3の積分を続行する。(2) State This is the state of the second initial setting. That is, contact l of switch S 22 is connected to contact b, and the current -Er/R 3 associated with the negative reference voltage -Er is connected to the integrator.
INT and continues integrating the current -Er/ R3 until the output voltage V of the integrator INT becomes zero.
(3) 状態
積分器INTの出力電圧Ｖが第３図のハに示す
ように零になると、スイツチS22の接片ｌを接
点ａに切換え接続し、ゼロサプレス電圧＋Es
に関連した電流＋Es／R2を所定の一定時間Ｔ
の間積分する。(3) Condition When the output voltage V of the integrator INT becomes zero as shown in Figure 3 C, contact l of switch S 22 is switched to contact a and the zero suppress voltage + Es
+Es/R 2 for a predetermined period of time T
Integrate between.
(4) 状態
次いで、スイツチS22の接片ｌを接点ｂに接
続し、第３図のハに示すように積分器INTの出
力Ｖが零になるまで基準電圧−Erに関連した
電流−Er／R3を積分する。この場合の積分時
間をτ１とする。なお、このときアツプ・ダウ
ン・カウンタUDCは第３図のホに示すように
計数を行ない、基準クロツクCLKのパルス数
を零より減算する。なお、積分器INTの出力Ｖ
が零になつたとき、比較器CMPの出力の反転
によつてカウンタUDCは計数動作を停止し、
τ１時間に計数したパルス数P1を計数値−P1と
して保持する。(4) Condition Next, contact l of switch S 22 is connected to contact b, and the current -Er related to the reference voltage -Er is applied until the output V of the integrator INT becomes zero, as shown in Fig. 3C. Integrate /R 3 . Let the integration time in this case be τ 1 . At this time, the up-down counter UDC performs counting as shown in FIG. 3, and subtracts the number of pulses of the reference clock CLK from zero. Note that the output V of the integrator INT
When becomes zero, the counter UDC stops counting due to the inversion of the output of the comparator CMP,
τ The number of pulses P 1 counted in one hour is held as the count value −P 1 .
(5) 状態
スイツチS22の接片ｌを接点ａに切換え接続
すると共にスイツチS21を入力電圧Ex側に接続
して、入力電圧Ex及びゼロサプレス電圧＋Es
にそれぞれ対応した電流の和（Ex／R1＋Es／
R2）を所定の時間Ｔだけ積分する。(5) Condition Switch contact l of switch S 22 to contact a and connect switch S 21 to input voltage Ex side, input voltage Ex and zero suppress voltage + Es
(Ex/R 1 + Es/
R 2 ) for a predetermined time T.
(6) 状態
スイツチS21を零電位側に接続すると共にス
イツチS22の接片ｌを接点ｂに接続し、基準電
圧−Erに関連した電流−Er／R3を積分する。
この場合、カウンタUDCは基準クロツクCLK
のパルスを前記計数値−P1に加算計数する。す
なわち、積分器INTの出力Ｖが零になるまでの
時間τ２中に計数したパルス数をP2とすると、
カウンタUDCの加算値は積分時間（τ２−τ
１）に対応した（P2−P1）なるデイジタル値で
ある。(6) State Switch S 21 is connected to the zero potential side, contact l of switch S 22 is connected to contact b, and the current -Er/R 3 related to the reference voltage -Er is integrated.
In this case, the counter UDC is the reference clock CLK.
The pulses are added and counted to the count value -P1 . That is, if the number of pulses counted during the time τ 2 until the output V of the integrator INT becomes zero is P 2 , then
The addition value of the counter UDC is the integration time (τ 2 − τ
1 ) is a digital value of (P 2 −P 1 ) corresponding to
(7) 状態
スイツチS21，S22の状態は前記状態におけ
る場合と同じである。なお、この状態はAD変
換完了の状態であつて変換動作には関与しな
い。再びデイジタル変換を行わせる場合には、
コントローラCONTを起動し状態に復帰させ
る。(7) State The states of switches S 21 and S 22 are the same as in the above state. Note that this state is a state in which AD conversion has been completed and is not involved in the conversion operation. If you want to perform digital conversion again,
Start the controller CONT and return to the state.
以上のような動作においては、第３図からも明
らかなように、状態と、並びに状態とに
おいて積分器INT入力の和はそれぞれ零であるか
ら、次の関係が成立する。 In the above operation, as is clear from FIG. 3, the sum of the integrator INT inputs is zero in each state and in each state, so the following relationship holds true.
Ｅｓ／Ｒ２・Ｔ−Ｅｒ／Ｒ３・τ１＝０ (1)
（Ｅｓ／Ｒ２＋Ｅｘ／Ｒ１）Ｔ−Ｅｒ／Ｒ３・τ
２＝０(2)
(1)、(2)式より次式を得る。 Es/R 2・T-Er/R 3・τ 1 =0 (1) (Es/R 2 +Ex/R 1 )T-Er/R 3・τ
2 = 0(2) From equations (1) and (2), the following equation is obtained.
τ２−τ１＝Ｒ３／Ｒ１・Ｅｘ／Ｅｒ・Ｔ
積分時間（τ２−τ１）はカウンタUDCの計
数値（P2−P1）と比例関係にあるので、上式は次
のようになる。 τ 2 − τ 1 = R 3 /R 1・Ex/Er・T Since the integration time (τ 2 − τ 1 ) is proportional to the count value (P 2 −P 1 ) of the counter UDC, the above equation becomes become that way.
P2−P1∝Ｒ３／Ｒ１・Ｅｘ／Ｅｒ・Ｔ (3)
(3)式において、R1，R3，Er，Ｔはそれぞれ一
定値であるので、計数値（P2−P1）は入力電圧Ex
に対応する値である。このようにして、アナログ
の入力信号Exをデイジタル変換することができ
る。 P 2 −P 1 ∝R 3 /R 1・Ex/Er・T (3) In equation (3), R 1 , R 3 , Er, and T are each constant values, so the count value (P 2 −P 1 ) is the input voltage Ex
is the value corresponding to . In this way, the analog input signal Ex can be converted into digital.
なお、このときゼロサプレス電圧Esは少なく
とも１回のAD変換動作期間中安定であればよ
く、このゼロサプレス電圧Esは(3)式より明らか
なように計数値（P2−P1）に関与しないようにな
つている。更に、(3)式より明らかなように、AD
変換精度は抵抗比R3／R1と基準電圧−Erとのそ
れぞれの精度によつて決るので容易に高精度とす
ることができる。 Note that at this time, the zero suppress voltage Es only needs to be stable during at least one AD conversion operation period, and as is clear from equation (3), the zero suppress voltage Es should be set so that it does not affect the count value (P 2 - P 1 ). It's getting old. Furthermore, as is clear from equation (3), AD
Since the conversion accuracy is determined by the accuracy of the resistance ratio R 3 /R 1 and the reference voltage −Er, high accuracy can be achieved easily.
また、入力信号が負極性の場合は、積分器INT
の出力が状態、において第３図のハに示す点
線Ａのように変化することを除いては、前述した
正極性の入力信号の場合の動作と同じである。な
お、カウンタUDCの計数値は常に片極性の値で
あるが、入力信号の極性をも包含した計数値を得
るためには、例えばカウンタUDCの桁数を多く
し、状態での計数パルス数P1をカウンタのフル
スケール値Ｆの半分にすることによつて達成する
ことができる。すなわち、第４図に示すように、
カウンタの計数値（P2−P1）がフルスケールの半
分より上位の数であるときは負の入力信号の場合
に相当し、フルスケールの半分より下位の数であ
るときは正の入力信号の場合に相当する。更に、
カウンタとして２進数カウンタを用いれば、その
最上位ビツトは負の入力信号に対しては“１”、
正の入力信号に対しては“０”になり、極めて容
易に極性を判別することができる。 Also, if the input signal is negative polarity, the integrator INT
The operation is the same as in the case of a positive input signal described above, except that the output of the input signal changes as indicated by the dotted line A shown in FIG. Note that the count value of the counter UDC is always a unipolar value, but in order to obtain a count value that includes the polarity of the input signal, for example, increase the number of digits of the counter UDC and increase the number of count pulses P in the state. This can be achieved by making 1 half the full scale value F of the counter. That is, as shown in Figure 4,
When the counter count value (P 2 − P 1 ) is a number above half the full scale, it corresponds to a negative input signal, and when it is a number below half the full scale, it corresponds to a positive input signal. This corresponds to the case of Furthermore,
If a binary counter is used as a counter, its most significant bit will be “1” for a negative input signal;
It becomes "0" for a positive input signal, and the polarity can be determined extremely easily.
また、積分器INTのオフセツト電圧、電流は、
Es／R2及び−Er／R3の項にそれぞれ加えられる
ので変換における零誤差にはならない。更に、比
較器CMPのオフセツト電圧は状態で検出され
るため誤差とはならず、また比較器CMPにおい
ては常に同一方向から同一微係数で変化する信号
に対する比較結果を用いるため、比較器CMPの
ヒステリシスあるいはスリユーレートの悪化など
は変換精度に影響しない。 Also, the offset voltage and current of the integrator INT are
Since it is added to the terms Es/R 2 and -Er/R 3 respectively, it does not result in zero error in the conversion. Furthermore, since the offset voltage of the comparator CMP is detected based on the state, it does not constitute an error, and since the comparator CMP always uses the comparison results for signals that change from the same direction with the same differential coefficient, the hysteresis of the comparator CMP Alternatively, deterioration of the slew rate does not affect conversion accuracy.
なお、実施例においては、ゼロサプレス電圧
Esを正極性、基準電圧−Erを負極性としたが、
両者の極性をそれぞれ逆にしてEs＜０、−Er＞０
としても前述と同様の作用効果を得ることができ
る。 In addition, in the example, zero suppress voltage
Es was set as positive polarity, and reference voltage −Er was set as negative polarity.
By reversing the polarity of both, Es<0, −Er>0
However, the same effects as described above can be obtained.
更に、入力抵抗R1に増幅器を前置してもよ
い。増幅器を前置することによつて入力抵抗の増
大及びフルスケール入力値の変更等が容易とな
る。そしてこの場合増幅器のオフセツト電圧は自
動的に補正され変換精度に影響することはない。 Furthermore, an amplifier may be placed in front of the input resistor R1 . By installing an amplifier in front, it becomes easy to increase the input resistance and change the full-scale input value. In this case, the offset voltage of the amplifier is automatically corrected and does not affect conversion accuracy.
第５図は本発明の原理を利用した応用例を示す
もので、ゼロサプレス電圧Esも基準電圧と同様
に高精度で安定な電圧である場合に適用して好適
な実施例である。第５図において、スイツチS22
を除き、スイツチS51を抵抗R3に前置したこと以
外は本実施例は第２図のものとほぼ同様である。
スイツチS51は基準電圧−Er又は零電位を択一的
に選択するようになつている。本実施例において
も第２図のものと同様に動作が行なわれるが、カ
ウンタUDCの計数値（P2−P1）は次の関係にあ
る。 FIG. 5 shows an application example using the principle of the present invention, and this embodiment is suitable for application when the zero suppress voltage Es is also a highly accurate and stable voltage like the reference voltage. In Figure 5, switch S 22
This embodiment is substantially similar to that of FIG. 2, except that switch S 51 is placed in front of resistor R 3 .
The switch S51 is configured to selectively select the reference voltage -Er or zero potential. In this embodiment, the same operation as in FIG. 2 is performed, but the count value (P 2 -P 1 ) of the counter UDC has the following relationship.
以上説明したように、本発明の二重積分型AD
変換器によれば、安定な高精度の基準電圧は１つ
でよく、またゼロサプレス電圧としては少なくと
も１回のAD変換期間中安定であればよいので安
価な電圧発生器を使用することができ、したがつ
て変換器全体としての価格の低下を図ることがで
きる。また、積分器INTを強制的にリセツトする
スイツチを必要とすることなく、また、積分器の
オフセツト電圧、オフセツト電流を実質的にデイ
ジタル変換値に影響しないように自動的に補正す
ることができる。更に、比較器CMPのヒステリ
シスあるいはスリユーレートの悪化なども変換精
度に影響しないようにすることができる。 As explained above, the double integral type AD of the present invention
According to the converter, only one stable, high-precision reference voltage is required, and the zero suppression voltage only needs to be stable during at least one AD conversion period, so an inexpensive voltage generator can be used. Therefore, the price of the converter as a whole can be reduced. Furthermore, there is no need for a switch to forcibly reset the integrator INT, and the offset voltage and offset current of the integrator can be automatically corrected so as not to substantially affect the digital conversion value. Furthermore, it is possible to prevent hysteresis of the comparator CMP or deterioration of the slew rate from affecting conversion accuracy.
第１図は従来の二重積分型AD変換器の構成
図、第２図は本発明に係る二重積分型AD変換器
の一実施例を示す構成説明図、第３図は第２図変
換器の各部の動作波形図、第４図はカウンタの計
数値を図示する説明図、第５図は本発明の原理を
応用した場合の一具体例を示す構成説明図であ
る。
S21……第１のスイツチ、S22……第２のスイツ
チ、INT……積分器、Ｃ……コンデンサ、AMP
……増幅器、CMT……比較器、CONT……コン
トローラ、UDC……アツプ・ダウン・カウン
タ。
Figure 1 is a configuration diagram of a conventional double integral type AD converter, Figure 2 is a configuration explanatory diagram showing an embodiment of a double integral type AD converter according to the present invention, and Figure 3 is a diagram showing the configuration of a conventional double integral type AD converter. FIG. 4 is an explanatory diagram showing the count value of the counter, and FIG. 5 is an explanatory diagram of the configuration of a specific example of applying the principle of the present invention. S 21 ...First switch, S 22 ...Second switch, INT...Integrator, C...Capacitor, AMP
...Amplifier, CMT...Comparator, CONT...Controller, UDC...Up/down counter.
Claims (1)
圧Exか又は零電圧のいずれか一方の電圧に対応
した入力電流とゼロサプレス電圧Esに対応した
電流とを加算した加算電流か、あるいは基準電圧
−Erに対応した基準電流のいずれか一方の電流
を択一的に選択する第２のスイツチS22を有して
なるスイツチ手段と、 増幅器の帰還路にコンデンサを有し前記スイツ
チ手段より送出される電流を積分する積分器と、 該積分器の積分電圧を零電位と大小比較する比
較器と、 該比較器の比較結果に基づき前記第１のスイツ
チS21および第２のスイツチ22を所定の順序で駆
動するコントローラと、 該コントローラの制御下にあつて前記比較器の
比較結果に基づき前記基準電流の積分時間に関連
した計数値を得るカウンタと を具備し、下記の動作手順により、カウンタから
入力電圧Exに対応したデイジタル値を得ること
ができるように構成したことを特徴とする二重積
分型AD変換器。 (1) 積分器の出力電圧が零の状態において第１の
スイツチS21により零電圧を選択すると共に第
２のスイツチS22でゼロサプレス電圧Esに対応
した電流を選択し、一定時間Ｔの間積分する。 (2) 第２のスイツチS22により基準電圧−Erに関
連した電流を選択し積分器に供給して、積分器
の出力が零になるまで積分する。この期間τ１
に、前記カウンタでは基準クロツクを計数して
初期値よりダウン・カウントする。 (3) 第１のスイツチS21により入力電圧Exを選択
し、第２のスイツチS22によりこの入力電圧Ex
に対応した電流とゼロサプレス電圧Esに対応
した電流とを積分器に導き、一定時間Ｔの間積
分する。 (4) 前記(2)と同じ動作を行う。この期間τ２に、
前記カウンタは前記ダウン・カウント値を初期
値として基準クロツクのパルスを計数し加算す
る。[Claims] 1. An additional current obtained by adding the input current corresponding to either the input voltage Ex or the zero voltage selected by the first switch S21 and the current corresponding to the zero suppression voltage Es. , or a second switch S22 for selectively selecting one of the reference currents corresponding to the reference voltage -Er; and a second switch S22 having a capacitor in the feedback path of the amplifier. an integrator that integrates the current sent out from the means; a comparator that compares the integrated voltage of the integrator with a zero potential; and, based on the comparison result of the comparator, the first switch S21 and the second switch 22 in a predetermined order, and a counter that is under the control of the controller and obtains a count value related to the integration time of the reference current based on the comparison result of the comparator, and the following operating procedure is provided. A double integration type AD converter characterized in that it is configured such that a digital value corresponding to an input voltage Ex can be obtained from a counter. (1) When the output voltage of the integrator is zero, the first switch S21 selects zero voltage, the second switch S22 selects the current corresponding to the zero suppress voltage Es, and integrates for a certain time T. do. (2) The second switch S22 selects the current associated with the reference voltage -Er, supplies it to the integrator, and integrates it until the output of the integrator becomes zero. This period τ 1
First, the counter counts the reference clock and counts down from the initial value. (3) The first switch S 21 selects the input voltage Ex, and the second switch S 22 selects the input voltage Ex.
The current corresponding to the zero suppression voltage Es and the current corresponding to the zero suppression voltage Es are led to an integrator and integrated for a certain period of time T. (4) Perform the same operation as in (2) above. In this period τ 2 ,
The counter counts and adds up the pulses of the reference clock using the down count value as an initial value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2712079A JPS55120223A (en) | 1979-03-08 | 1979-03-08 | Double integration type ad converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2712079A JPS55120223A (en) | 1979-03-08 | 1979-03-08 | Double integration type ad converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55120223A JPS55120223A (en) | 1980-09-16 |
| JPS6236408B2 true JPS6236408B2 (en) | 1987-08-06 |
Family
ID=12212193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2712079A Granted JPS55120223A (en) | 1979-03-08 | 1979-03-08 | Double integration type ad converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55120223A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57184325A (en) * | 1981-05-09 | 1982-11-13 | Ogasawara Keiki Seisakusho:Kk | Resistance-digital converting method |
| JPS60143026A (en) * | 1983-12-29 | 1985-07-29 | Tokyo Sokki Kenkyusho:Kk | A-d converter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53118961A (en) * | 1977-03-26 | 1978-10-17 | Omron Tateisi Electronics Co | Analog-to-digital convertor |
-
1979
- 1979-03-08 JP JP2712079A patent/JPS55120223A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53118961A (en) * | 1977-03-26 | 1978-10-17 | Omron Tateisi Electronics Co | Analog-to-digital convertor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55120223A (en) | 1980-09-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4082998A (en) | Dual slope integration circuit | |
| US4485372A (en) | Two-stage a-to-d converter | |
| US4983969A (en) | Successive approximation analog to digital converter | |
| US5184128A (en) | Integrating A/D converter with means for reducing rollover error | |
| JPH01265619A (en) | Analog/digital converter with compensated integral linear error and its operation | |
| JPS6159569B2 (en) | ||
| US4034364A (en) | Analog-digital converter | |
| US4031533A (en) | Differential floating dual slope converter | |
| JP2509426B2 (en) | Delta-Sigma-Analog / Digital Converter | |
| JPH04345321A (en) | Dual slope integrating a/d converter | |
| US4694277A (en) | A/D converter | |
| JPS6236408B2 (en) | ||
| US5614902A (en) | Ratiometric analog to digital converter with automatic offset | |
| JPH0583135A (en) | Double integral type a/d converter | |
| JP2792891B2 (en) | A / D converter | |
| JPH0252527A (en) | Single lobe type a/d converter | |
| JPS6126736B2 (en) | ||
| JPS6041311A (en) | Amplifier device with automatic correcting function | |
| JPS6241464Y2 (en) | ||
| JPH04200017A (en) | Double integral type a/d converter | |
| JPH0215128Y2 (en) | ||
| JPS6412125B2 (en) | ||
| JPH025051B2 (en) | ||
| JPS58105382A (en) | Integration circuit | |
| JP3025923B2 (en) | Semiconductor integrated circuit device |