JPS6234397A - Dynamic memory device - Google Patents

Abstract

PURPOSE:To improve the reliability of a device by providing capacity between the first and the second polysilicon, increasing the capacity between a cell plate and ground or power source by the capacity and stabilizing the potential of the cell plate. CONSTITUTION:An access MOS transistor TR20 consists of a bit line electrode 1, a work line electrode 2, a memory cell plate electrode 3, a diffusion layer 4, 5 and an oxide film 6 on the substrate 8 of a dynamic memory device, and a MOS capacity 9 consists of the plate electrode 3, the oxide film 6 and a storage node 7 on the substrate. The plate electrode 3 is formed with the first polysilicon layer and on the plate electrode 3, the second layer polysilicon 14 is formed through an oxide film 13. With grounding the polysilicon 14, a decoupling capacitor 15 of cell plate potential is constituted. On the plate electrode 3, voltage recorded to the half with resistors 11 and 12 is impressed, voltage being the half of writing voltage to the memory cell, and the potential of the plate electrode 3 is stabilized.

Description

【発明の詳細な説明】 関し、特にメモリセルプレートと基板の電位に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION The invention relates in particular to memory cell plate and substrate potentials.

〔従来の技術〕[Conventional technology]

従来より、ダイナミックＭＯ３ＲＡＭには、高集積可能
な１トランジスタ・１トランジスタ・１キャパシタ型の
メモリセルが多用されている。第３図にこの形式の代表
的なセルの断面図を示す。Conventionally, dynamic MO3RAMs have frequently used one-transistor/one-transistor/one-capacitor type memory cells that can be highly integrated. FIG. 3 shows a cross-sectional view of a typical cell of this type.

図中、１はビット線電極、２はワード線電極、３はセル
プレート電極、４，５は拡散層、６は酸化膜、７はスト
レージノード、８は基板である。そしてこのビット線電
極ｌ、ワード線電極２、拡散層４，５、酸化膜６でアク
セス用ＭＯ３）ランジスク２０が、セルプレート電極３
、酸化膜６、ストレージノード７でＭＯ３容量９が構成
されている。In the figure, 1 is a bit line electrode, 2 is a word line electrode, 3 is a cell plate electrode, 4 and 5 are diffusion layers, 6 is an oxide film, 7 is a storage node, and 8 is a substrate. The bit line electrode 1, the word line electrode 2, the diffusion layers 4 and 5, and the oxide film 6 form the access MO3) run disk 20, which is connected to the cell plate electrode 3.
, an oxide film 6, and a storage node 7 constitute an MO3 capacitor 9.

この等価回路を第４図に示す、第４図において、９はＭ
Ｏ３容量、１０は基板８とストレージノード７との間の
接合容量である。通常セルプレート電極３は電源電圧■
ＣＣ１又はグランドに接続される。さてダイナミックＲ
ＡＭの大容量化に伴ってセル面積が減少するために容ｆ
ｉｔ９．ｌｏは減少するが、このＭ積容量を確保するた
めに、酸化膜６を薄くしてＭＯ３容ｉｔ９を増加させる
方法がとられている、しかるにこの場合、酸化膜にかか
る電界が増すために、酸化膜の故障率が増加するとＧ）
う信頼性上の問題が生じてくる。この対策として、セル
プレート電極における電圧を書き込み電圧の半分にする
という方法があり、こうすることによって酸化膜にかか
る最大電界を半減させて信頼性を確保することができる
。This equivalent circuit is shown in Figure 4. In Figure 4, 9 is M
The O3 capacitance, 10, is the junction capacitance between the substrate 8 and the storage node 7. Normally, the cell plate electrode 3 is at the power supply voltage ■
Connected to CC1 or ground. Now Dynamic R
As the capacity of AM increases, the cell area decreases, resulting in
it9. lo decreases, but in order to ensure this M product capacity, a method is used to increase the MO3 capacity by thinning the oxide film 6. However, in this case, since the electric field applied to the oxide film increases, G) When the failure rate of the oxide film increases
Reliability problems arise. As a countermeasure to this problem, there is a method of reducing the voltage at the cell plate electrode to half the write voltage, and by doing so, the maximum electric field applied to the oxide film can be halved and reliability can be ensured.

電源電圧が５■単一のダイナミックＲＡＭの場合、上記
の書き込み電圧の半分の電圧を実現する手段として、第
５図に示されるような抵抗１１゜１２分割や、第６図に
示されるようなＭＯＳ）ランラスタ２３分割があるが、
いずれもダイナミックＲＡＭのスタンドバイ電流の制限
や、トランジスタサイズの制限から、出力抵抗は必然的
に高くなる。In the case of a dynamic RAM with a single power supply voltage of 5 µm, as a means to achieve half the write voltage mentioned above, divide the resistor by 11°12 as shown in Figure 5, or divide the resistor into 12° as shown in Figure 6. MOS) There are 23 run raster divisions,
In either case, the output resistance inevitably becomes high due to the standby current limit of the dynamic RAM and the transistor size limit.

また、通常のダイナミックＲＡＭでは、負のスパイク電
圧、負の入力電圧に起因した周辺回路からメモリセルへ
の電子の注入を防ぐために、拡散層に対する逆バイアス
電圧を基板に与えているが、この基板電圧をチップ内部
で発生する機構を備えたダイナミックＲＡＭが、近年主
流となっている。Furthermore, in normal dynamic RAM, a reverse bias voltage is applied to the diffusion layer to the substrate in order to prevent injection of electrons from peripheral circuits into the memory cell due to negative spike voltages and negative input voltages. Dynamic RAMs, which are equipped with a mechanism for generating voltage inside a chip, have become mainstream in recent years.

しかるに、この種のダイナミックＲＡＭでは、セルプレ
ートがグランドや電源に対して電気的に高抵抗になって
いる場合、メモリセル情報を損失してしまう欠点がある
。以下、この欠点について説明する。However, this type of dynamic RAM has the disadvantage that memory cell information is lost if the cell plate has high electrical resistance with respect to the ground or power source. This drawback will be explained below.

通常基板電圧は、第７図に示すチャージポンプ回路で発
生するようにしている０図中、１４はＭＯＳ）ランジス
タ、１５は容量、１６は発振器、ＶＢＢは基板電圧を示
している。この回路で作られる電圧ＶＢＢは、外部電源
で与えられる電圧とは異なり、電気的にフローティング
であり、従って容量結合等により変動を受は易い、第８
図にダ（ナミックＲＡＭ動作中の基板電位の代表的波形
を示す６図中、ｅｘｔ、ＲＡｓは外Ｂ　ＲＡ　Ｓ信号、
ＷＬはワード線信号、ＳＥはセンス信号、ＶＢＢは基板
電圧を示している。外部ＲＡＳ信号ｅｘｔ、ＲＡＳ立下
がりの後、ワード線信号ＷＬが立ち上がりメモリセルの
情報がビット線に伝わる。この後センス信号ＳＥが立ち
上がり、ビット線をセンスする。この時通常のダイナミ
ックＲＡＭでは、全ビット線が一度にセンスされるため
、それに付随する大きな接合容ｉｌ（第３図中の拡散層
４一基板８間の接合容１１）の電荷が放電され１．その
容量結合で基板電位ＶＢＢは負電位の方向に変動を受け
る。Normally, the substrate voltage is generated by the charge pump circuit shown in FIG. 7. In the figure, 14 is a MOS transistor, 15 is a capacitor, 16 is an oscillator, and VBB is the substrate voltage. The voltage VBB generated by this circuit is electrically floating, unlike the voltage applied by an external power supply, and is therefore susceptible to fluctuations due to capacitive coupling, etc.
Figure 6 shows typical waveforms of the substrate potential during dynamic RAM operation.
WL indicates a word line signal, SE a sense signal, and VBB a substrate voltage. After the external RAS signal ext and RAS fall, the word line signal WL rises and the information of the memory cell is transmitted to the bit line. After this, the sense signal SE rises and senses the bit line. At this time, in a normal dynamic RAM, all the bit lines are sensed at once, so the charge in the large junction capacitance il (junction capacitance 11 between the diffusion layer 4 and the substrate 8 in FIG. 3) is discharged. ．． Due to the capacitive coupling, the substrate potential VBB undergoes fluctuation in the direction of negative potential.

次に外部ＲＡＳ信号ｅｘｔ、ＲＡＳが立ち上がると、ワ
ード線信号ＷＬが立下がった後火のメモリサイクルに備
えてビット線が全てプリチャージされる。この時、基板
電位は、やはりビット線のＮ＋拡散領域と基板間の接合
容量の結合により、正電位の方向に変動を受ける。Next, when the external RAS signals ext and RAS rise, all the bit lines are precharged in preparation for the next memory cycle after the word line signal WL falls. At this time, the substrate potential also fluctuates toward a positive potential due to the coupling of the junction capacitance between the N+ diffusion region of the bit line and the substrate.

こうした基板電位の変動がメモリセルに与える影響を第
９図に示す０図中、ＳＮはストレージノード、ＷＬはワ
ード線、ＢＬはビット線を示す。FIG. 9 shows the influence of such fluctuations in substrate potential on memory cells. In FIG. 9, SN represents a storage node, WL represents a word line, and BL represents a bit line.

また電子のポテンシャル準位を上向きに表示している。The electron potential level is also shown upwards.

まず変動前の状態について説明する。図中りは低レベル
の電位が書込まれた場合、Ｈは高レベルの電位が書込ま
れた場合であり、いずれもその線で示される準位まで電
子が詰まっている状態を表す、従ってり、Ｈ状態の差が
メモリセルの蓄積電荷量に相当する。ここでワードライ
ンＷＬが高レベル（ＶＣＣレベル）になるとワードライ
ンＷＬ信号が印加されるトランスファゲートのポテンシ
ャルはワードラインＷＬの高レベル（Ｖ　ＣＣ）よりＭ
ＯＳ）ランジスタのしきい値電圧ＶＴＩ（だけ低いＶＣ
Ｃ−ＶＴＨのレベルになり、情報がハイの時はこのレベ
ルがメモリセルに書き込まれる。そして、該ワードライ
ンＷＬが低レベルになるとワードラインＷＬの信号が印
加されるトランスファゲートのポテンシャルはグランド
レベルより上記しきい値電圧ＶＴＩＩだけ高くなり、ス
トレージノードとビット線とが遮断される。First, the state before the change will be explained. The lower part of the figure shows the case when a low-level potential is written, and the H shows the case when a high-level potential is written, and both represent a state in which electrons are packed up to the level indicated by the line. The difference in H state corresponds to the amount of charge stored in the memory cell. Here, when the word line WL becomes a high level (VCC level), the potential of the transfer gate to which the word line WL signal is applied is M higher than the high level (V CC) of the word line WL.
OS) transistor threshold voltage VTI (as low as VC
It becomes the level of C-VTH, and when the information is high, this level is written into the memory cell. Then, when the word line WL becomes low level, the potential of the transfer gate to which the signal of the word line WL is applied becomes higher than the ground level by the threshold voltage VTII, and the storage node and the bit line are cut off.

さて、ビット線がセンスされて低又は高レベルの情報が
、ストレージノードに伝達され、ワード線が閉じて情報
がメモリセルに蓄積された後に電位が正電位に変動する
ため、ストレージノードの電位も、第４図に示した接合
容量とＭｏ５ｇ１ｔで基板の変動電圧を容量分割しただ
け、正電位へ変動する。この状態は第９図の変動後で示
す様に、低、高レベル共にポテンシャル示下がることに
なる。そして次のサイクルでメモ１ノセルの↑青報を読
み出ず時、ワード線のポテンシャルはや番より■ＣＣ−
ＶＴＩ＋レベルまでしか下がらなしまため、変ａｔ　ｈ
　（７）続出し電荷量は図中のハツチングで示す様に減
少する。この減少は、基板電位の変動が大きし１程大き
くなる。Now, the bit line is sensed and low or high level information is transmitted to the storage node, and after the word line is closed and the information is stored in the memory cell, the potential changes to positive potential, so the potential of the storage node also changes. , the potential changes to a positive level by the amount that the fluctuation voltage of the substrate is divided by the capacitance between the junction capacitance shown in FIG. 4 and Mo5g1t. In this state, as shown after the fluctuation in FIG. 9, both the low and high level potentials decrease. Then, in the next cycle, when the ↑ blue report of the memo 1 cell is not read, the potential of the word line is higher than ■CC-
Because it only drops to the VTI+ level, it changes at h
(7) The amount of continuous charge decreases as shown by hatching in the figure. This decrease increases by about 1 because the fluctuation of the substrate potential is large.

ところで、基板電位の変動の大きさは、容量結合を生じ
る接合容量と、基板自体のグランド間や電源間の浮遊容
量に依存する。即ち、その浮遊容量が大きい程、基板電
位の変動は小さくなる。そして基板自体の浮遊容量はグ
ランド線、電源線の拡散層との接合容量、ビット線の接
合容量を介したグランド間の容量、ストレージノードの
接合容９を介したグランド間の容量の総和であり、その
中で大容量メモリでは、ストレージノードの接合容量を
介した容量が占める割合が、約半分と大きい。Incidentally, the magnitude of the fluctuation in the substrate potential depends on the junction capacitance that causes capacitive coupling and the stray capacitance between grounds and power supplies of the substrate itself. That is, the larger the stray capacitance, the smaller the fluctuation in the substrate potential. The stray capacitance of the board itself is the sum of the junction capacitance between the ground line and the diffusion layer of the power supply line, the capacitance between grounds via the junction capacitance of the bit line, and the capacitance between grounds via the junction capacitance 9 of the storage node. Among these, for large-capacity memory, the capacity via the storage node's junction capacity accounts for about half of the total capacity.

第４図のメモリセル等価回路で示す様に、基板とストレ
ージノードの接合容量ｌＯを介したグランド間のメモリ
セル１個当りの容量は、接合容量１０とＭＯ３８’ｆｆ
１９との直列和であるが、通常接合容量１０はＭＯ３容
量９の２割程度であるので、基板とＧＮＤ間の容量は接
合容量１０にほぼ等しくなる。しかし前述の様に書き込
み電圧の約半分をセルプレートに印加するような場合、
セルプレートが、グランドに対して電気的に高抵抗にな
るので、実効的にグランドに対するＭＯ３＄１９の大き
さが小さくなり、ＭＯ３容量９が無視できなくなる。そ
の結果、基板とストレージノードの接合容量１０を介し
たグランド間のメモリセル１個当りの容量は、接合容量
ＩＯよりも大きく減少する。これにより、基板自体の浮
遊容量は減少し、ビア１−線の充放電による基板電位の
変動は大きくなり、通常のグランド又は電源電圧をセル
プレートに印加した場合の２〜３倍の変動を起こす場合
もある。As shown in the memory cell equivalent circuit in Fig. 4, the capacitance per memory cell between the substrate and the ground via the junction capacitance lO of the storage node is the junction capacitance 10 and MO38'ff.
Since the junction capacitance 10 is usually about 20% of the MO3 capacitance 9, the capacitance between the substrate and GND is approximately equal to the junction capacitance 10. However, as mentioned above, when applying about half of the write voltage to the cell plate,
Since the cell plate has a high electrical resistance with respect to the ground, the magnitude of the MO3 $19 with respect to the ground is effectively reduced, and the MO3 capacitance 9 can no longer be ignored. As a result, the capacitance per memory cell between the substrate and the ground via the junction capacitance 10 of the storage node decreases more than the junction capacitance IO. As a result, the stray capacitance of the substrate itself decreases, and the fluctuation of the substrate potential due to charging and discharging of the via 1-line increases, causing a fluctuation that is 2 to 3 times as much as when normal ground or power supply voltage is applied to the cell plate. In some cases.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

以上の原因で、基板電位発生回路を内蔵し、書き込み電
圧の半分の電圧をセルプレーｌ−に印加するものの場合
は、蓄積電荷量が損失し、ダイナミックＲＡＭの動作マ
ージンが減少してしまう恐れがあった。Due to the above reasons, if a device has a built-in substrate potential generation circuit and applies half the write voltage to the cell plate L-, there is a risk that the amount of stored charge will be lost and the operating margin of the dynamic RAM will decrease. Ta.

この発明は、上記のような問題点を解消するためになさ
れたもので、Ｍ積電荷量をｔｎ失することなく、セルプ
レートに書き込み電圧の半分の電圧を印加でき、ゲート
酸化膜にかかる電界を半減し、その信頼性を飛躍的に向
上できるダイナミックメモリ装置を提供することを目的
としている。This invention was made to solve the above-mentioned problems, and it is possible to apply half the write voltage to the cell plate without losing the M product charge, and to reduce the electric field applied to the gate oxide film. The purpose of the present invention is to provide a dynamic memory device that can reduce the storage capacity by half and dramatically improve its reliability.

〔問題点を解決するだめの手段〕[Failure to solve the problem]

この発明に係るダイナミックメモリ装置は、第１層ポリ
シリコンで作られたセルプレートの上部に、絶縁膜を積
んだ後、セルプレートと同形の電極を第２ｒｆｌポリシ
リコンで形成し、これを接地あるいは電源電圧に接続す
ることによりセルプレート間にデカップル容量を設けた
ものである。In the dynamic memory device according to the present invention, after an insulating film is stacked on top of a cell plate made of first layer polysilicon, an electrode having the same shape as the cell plate is formed from second rfl polysilicon, and this is grounded or A decoupling capacitance is provided between the cell plates by connecting to the power supply voltage.

〔作用〕[Effect]

この発明においては、第１層ポリシリコンと第２屡ポリ
シリコンの間に容量が設けられており、該容量がセルプ
レー［・とグランドあるいは電源間の容量を増すから、
セルプレートの電位が安定に保たれると共に、セルプレ
ートがグランドあるいは電源に対して高抵抗になること
に基く基板の浮遊容量の減少が防止される。In this invention, a capacitance is provided between the first layer polysilicon and the second layer polysilicon, and this capacitance increases the capacitance between the cell layer and the ground or power supply.
The potential of the cell plate is kept stable, and the stray capacitance of the substrate is prevented from decreasing due to the high resistance of the cell plate to the ground or power supply.

〔実施例〕〔Example〕

以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例によるダイナミックメモリ装置を
示し、図において、１〜８は第３図と同様のもので、セ
ルプレート３に書き込み電圧の半分の電圧を与えるため
に、第５図に示したものと同様の抵抗１１．１２分割を
用いている。An embodiment of the present invention will be described below with reference to the drawings. 1st
The figure shows a dynamic memory device according to an embodiment of the present invention. In the figure, 1 to 8 are similar to those in FIG. 3, and in order to apply half the write voltage to the cell plate 3, A resistor 11.12 division similar to that shown is used.

また１３は第１層ポリシリコンで作ったセルプレート３
の上に積んだ酸化膜、１４は第２層ポリシリコンで作ら
れたデカップル容量の電極であり、これは接地されてい
る。In addition, 13 is a cell plate 3 made of the first layer polysilicon.
The oxide film 14 stacked on top is a decoupling capacitance electrode made of second layer polysilicon, which is grounded.

また第２図に、第１図の等価回路を示す０図中、１５は
第１図中のセルプレー１−３．　酸化Ｍ’Ａ　１３゜電
極１４で形成されたデカップル容量である。この様に第
１層ポリシリコンと第２層ポリシリコンによって容量を
作れば、メモリセルアレイ全体ニわたって、はぼセルプ
レート全体と等しい面積を持つ大きなデカップル容量を
形成することができる。In addition, in FIG. 2, 15 in FIG. 0 shows the equivalent circuit of FIG. 1, cell play 1-3. This is the decoupling capacitance formed by the oxidized M'A 13° electrode 14. By creating a capacitance using the first polysilicon layer and the second polysilicon layer in this manner, a large decoupled capacitance having an area approximately equal to the entire cell plate can be formed over the entire memory cell array.

次に作用効果について説明する。本実施例では以上のよ
うに構成されたデカップル容量１５を有しており、該容
量１５を設けたことにより、基板８の電位が変動しても
、セルプレート電極３の電位は殆ど変動しない。また逆
にデカップル容量１５によって、セルプレート３がグラ
ンドや電源に対して高抵抗になることに起因するＭ　Ｏ
Ｓ　＄ｔｆｔ　９の実効的減少という欠点を除去できる
ので、基板８の電位変動を小さく抑えることが可能であ
る。Next, the effects will be explained. This embodiment has the decoupling capacitor 15 configured as described above, and by providing the capacitor 15, even if the potential of the substrate 8 changes, the potential of the cell plate electrode 3 hardly changes. Conversely, the decoupling capacitance 15 causes the cell plate 3 to have high resistance to the ground and power supply
Since the disadvantage of an effective reduction in S $tft 9 can be eliminated, it is possible to suppress potential fluctuations of the substrate 8 to a small level.

従って本実施例ではセルプレートに書込み電圧の半分の
電圧を印加して信頼性を確保するようにした場合に、該
半分の電圧としたことによる蓄積電荷量の減少、基板電
位の大きな変動を抑えることが可能となる。Therefore, in this embodiment, when applying a voltage that is half the write voltage to the cell plate to ensure reliability, reducing the amount of accumulated charge and suppressing large fluctuations in the substrate potential due to applying the half voltage. becomes possible.

なお、前記実施例では、５Ｖｆｆｉ−電源で基板電池し
た場合について説明したが、該対向電極は電源電圧に接
続してもよく、上記実施例と同様の効果を奏する。In the above embodiment, the case where the substrate battery is used with a 5Vffi-power source has been described, but the counter electrode may be connected to the power supply voltage, and the same effect as in the above embodiment can be obtained.

〔発明の効果〕〔Effect of the invention〕

以上の様に、この発明によれば、セルプレート上に絶縁
膜を介して第２のポリシリコン層を形成し、該ポリシリ
コン層を接地するかあるいは電源電圧に接続することに
よりデカップル容量を形成するようにしたので、大きな
デカップル容量で、セルプレート、ひいては基板の電位
変動を小さくイナミフクメモリ装置を得ることが可能と
なる効果がある。As described above, according to the present invention, the second polysilicon layer is formed on the cell plate via the insulating film, and the decoupled capacitance is formed by grounding the polysilicon layer or connecting it to the power supply voltage. This has the effect of making it possible to obtain an Inamifuku memory device with a large decoupling capacitance and with small potential fluctuations of the cell plate and, by extension, the substrate.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例によるグイナミノクメモリ装
置の構成を示す図、 第２図は第１図の等価回路図、 第３図は従来のダイナミックＭＯＳメモリの代表的な構
成のものの断面図、 第４図は、第３図の等価回路図、 第５図および第６図は書き込み電圧の半分の電圧を得る
ための抵抗分割およびＭＯＳ）ランジスタ分割の従来例
を示す図、 第７図は基板電圧をチップ内部で発生する時に従来より
使われているチャージポンプ回路の実施例を示す図、 第８図はダイナミックＲＡＭ動作中の基板電位の変動を
説明する波形図、 第９図は、基板電位の変動があった時に、蓄積図におい
て、１３は酸化膜、１４は第２層ポリシリコン、３はセ
ルプレート塩ｉ、１１．１２は）氏抗、２３はＭＯＳ）
ランジスタである。FIG. 1 is a diagram showing the configuration of a Guinaminok memory device according to an embodiment of the present invention, FIG. 2 is an equivalent circuit diagram of FIG. 1, and FIG. 3 is a diagram showing a typical configuration of a conventional dynamic MOS memory. 4 is an equivalent circuit diagram of FIG. 3, FIGS. 5 and 6 are diagrams showing conventional examples of resistor division and MOS) transistor division to obtain half the write voltage, and FIG. The figure shows an example of a charge pump circuit conventionally used to generate substrate voltage inside a chip. Figure 8 is a waveform diagram illustrating fluctuations in substrate potential during dynamic RAM operation. Figure 9 is , when there is a fluctuation in the substrate potential, in the accumulation diagram, 13 is the oxide film, 14 is the second layer polysilicon, 3 is the cell plate salt i, 11.12 is the resistance, 23 is the MOS)
It is a rangister.

Claims (2)

【特許請求の範囲】[Claims] （１）１トランジスタ・１キャパシタ型のメモリセルを
有するダイナミックメモリ装置において、第１のポリシ
リコン層でメモリセルプレートを形成し、該セルプレー
ト上に絶縁膜を介して第２のポリシリコン層を形成し、
該第２のポリシリコン層を接地するかあるいは電源電圧
に接続し、セルプレート電位のデカップルコンデンサを
構成してなることを特徴とするダイナミックメモリ装置
。(1) In a dynamic memory device having one transistor/one capacitor type memory cell, a memory cell plate is formed of a first polysilicon layer, and a second polysilicon layer is formed on the cell plate with an insulating film interposed therebetween. form,
A dynamic memory device characterized in that the second polysilicon layer is grounded or connected to a power supply voltage to constitute a decoupling capacitor for a cell plate potential. （２）上記セルプレートにメモリセルへの書き込み電圧
の半分の電圧を与えることを特徴とする特許請求の範囲
第１項記載のダイナミックメモリ装置。(2) The dynamic memory device according to claim 1, characterized in that a voltage that is half the write voltage to the memory cell is applied to the cell plate.