JPS6233397A - Semiconductor device - Google Patents

Abstract

PURPOSE:To obtain a high voltage generating circuit capable of corresponding to the thickness of a film of oxide film by inspecting whether a stable writing is obtained or not after a voltage Vpp is impressed and by automatically raising Vref by one step when the inspected result is NO. CONSTITUTION:When a clock 1(30) goes to H level, a raised Vpp is impressed correspondingly to a raised Vref 33 and at the same time, a capacitor C1 is charged again by a power source voltage. When it is judged to be unsatisfactory as a result of this writing inspection, further, a clock 2(31) is outputted and an electric charge of the capacitor C1 and a capacitor C2 is distributed to a parallel circuit of the capacitor C1 and the capacitor C2. As a result of this, a voltage of a node point N2 is raised further, a peak value (h) of the Vpp is also raised and a writing is performed again. When it is judged that the writing is fully performed, a reset pulse 32 is outputted in place of the clock 2(31) and the voltage of the node point N2 goes to a voltage Vs. Thereby, even if the thickness of the film of oxide film is not uniform, an effective writing can be constantly performed and a reliability is improved.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＥＥＰＲＯＭへの書込みを行う電圧発生回路
を備えた半導体装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device equipped with a voltage generating circuit for writing into an EEPROM.

〔従来の技術〕[Conventional technology]

第３図はＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ
　−５ｔａｔｅＣｉｒｃｕｉｔｓ　、　Ｖｏｌ　、　Ｓ
Ｏ−１８、Ａ　５　、　ｐ　５３２（１９８３）に示さ
れた書込み電圧（以下Ｖｌ）Ｐと略記する。普通のスタ
ティックＲＡＭに与えられる電圧よりも高い電圧である
）発生回路のブロック図である。図において＋１）はタ
イマ、（２）はトランジスタ、（３）は基準電圧回路、
（５）は時定数回路、＋７）、（１１）はそれぞれコン
デンサ、（８）は発振器、＋ｃｉ）、　＜　ｔｏ　＞は
それぞれトランジスタ、（１２）はコンパレータ、（１
３）はチャージポンプ式電圧発生回路（以下チャージポ
ンプと略記する）％（１４）は分圧器、（１５）はドラ
イバである。Figure 3 is from IEEE Journal of 5olid
-5tate Circuits, Vol, S
The write voltage (hereinafter referred to as Vl) shown in O-18, A5, p 532 (1983) is abbreviated as P. FIG. 2 is a block diagram of a generator circuit (which is a higher voltage than that applied to ordinary static RAM). In the figure, +1) is a timer, (2) is a transistor, (3) is a reference voltage circuit,
(5) is a time constant circuit, +7) and (11) are capacitors, (8) is an oscillator, +ci) and <to> are transistors, (12) is a comparator, (1
3) is a charge pump type voltage generation circuit (hereinafter abbreviated as charge pump), % (14) is a voltage divider, and (15) is a driver.

チャージポンプ（１３）は複数のコンデンサを並列に充
電してこれを直列に接続して放電する回路であル、並列
、直列の接続切換えとコンデンサの充電とはドライバ（
１５）　ＪＣよって駆動される０分圧器（４）はｖｐｐ
の１／にの電圧を出力し、これがノードＡの電圧（Ｖｒ
ｅｆ　（ｔ）で表す）と等しくなるようｔコンパレータ
（１２）を介してドライバ（１５）がフィードバック制
御される。ところで、ＥＥＦＲＯＭに対する書込み又は
消去が良好に行われるためにはＶＰＰのピーク値ばかり
でなく　Ｖｐｐの立上夕波形も適当な値でなければなら
ない。ＶＰＰの立上夕波形を所定のものとする為にはノ
ードＡの電圧波形’Ｖｒｅｆ　［ｔ）の立上〕波形を所
定のものとする必要がある。The charge pump (13) is a circuit that charges multiple capacitors in parallel and connects them in series to discharge them. Switching between parallel and series connections and charging the capacitors is done by the driver (
15) The 0 voltage divider (4) driven by JC is vpp
This outputs a voltage of 1/ of the node A voltage (Vr
The driver (15) is feedback-controlled via the t comparator (12) so as to be equal to ef (represented by ef (t)). Incidentally, in order for writing or erasing to be performed satisfactorily in the EEFROM, not only the peak value of VPP but also the rising and falling waveforms of Vpp must be appropriate values. In order to make the rising and falling waveforms of VPP predetermined, it is necessary to make the voltage waveform 'Vref [t) rising] waveform of the node A predetermined.

時定数回路（５）はこのために設けられている。タイマ
（１）の出力が′Ｗレベルである間はトランジスタ（２
）がオン状態になっていて、ノードＡの電圧Ｖｒｅｆ　
（ｔ）は接地電位になっている。タイマ（１）の出力が
Ｗで示すパルス幅の間ＩＬＩレベルになると、ψｒｅｆ
　（ｔ）は時定数回路（５）によりて定められる時定数
で基準電圧回路（３）の電圧Ｖｒｅｆ　　まで立上る。A time constant circuit (5) is provided for this purpose. While the output of timer (1) is at 'W level, transistor (2)
) is in the on state, and the voltage at node A is Vref
(t) is at ground potential. When the output of timer (1) reaches the ILI level during the pulse width indicated by W, ψref
(t) rises to the voltage Vref of the reference voltage circuit (3) with a time constant determined by the time constant circuit (5).

その結果、ｖｐｐは波形（１３−ａ）　　で示す波形に
なる。As a result, vpp has the waveform shown in waveform (13-a).

ＶＰＰの立上シの時定数τはＥＫＦＲＯＭとして用いる
メモリトランジスタのトンネル酸化１！（後述）に高電
界がかからないようにする為であって？　＝　６００μ
ｓｅｃ程度である。The time constant τ of the rise of VPP is 1! of the tunnel oxidation of the memory transistor used as EKFROM. Is this to prevent high electric fields from being applied to (described later)? = 600μ
It is about sec.

第４図はＥＥＰＲＯＭに用いられるメモリトランジスタ
を示す断面図であって、図において（１６）は制御ゲー
ト、（１７）　＃：を浮遊ゲート、（１Ｂ）はドレイン
、（１９）はソース、（２０）は基板、（２１）はトン
ネル酸化膜、（２２）はポリ−ポリ間酸化膜である。浮
遊ゲート（１７）Ｋｆｉ荷を蓄積しておくとこの電荷を
人工的に消去しない限シ、浮遊ゲート（１７）の電荷は
半永久的に消滅しないのでこれを不揮発性記憶として用
いることができる。浮遊ゲ−）　（１７）に電荷が存在
するか否かによってそのメモリトランジスタのしきい値
電圧ｖｔｈが変化するので、この変化を論理「１」又は
ｒＯＪの記憶に対応させるのである。FIG. 4 is a cross-sectional view showing a memory transistor used in an EEPROM, in which (16) is a control gate, (17) is a floating gate, (1B) is a drain, (19) is a source, and (20) is a floating gate. ) is a substrate, (21) is a tunnel oxide film, and (22) is a poly-poly oxide film. If the floating gate (17) Kfi charge is accumulated, the charge on the floating gate (17) will not disappear semi-permanently unless this charge is artificially erased, so it can be used as a non-volatile memory. Since the threshold voltage vth of the memory transistor changes depending on whether or not there is charge in the floating gate (17), this change is made to correspond to the storage of logic "1" or rOJ.

消去をする（論理「０」を書込む）ためには、ドレイン
（１８）、ソース（１９）、基板（２０）を接地し、制
御ゲー）　（１６）にｖｐｐｔ−印加する。トンネル酸
化膜（２１）を通じてトンネル電流が流れ、浮遊ゲー）
　（１７）に電子が注入され、しきい値電圧ｖｔｈが高
くなる。To erase (write a logic "0"), the drain (18), source (19) and substrate (20) are grounded and vppt- is applied to the control gate (16). A tunnel current flows through the tunnel oxide film (21), causing a floating gate)
Electrons are injected into (17), and the threshold voltage vth increases.

プログラムする（論理「１」を書込む）ためには制御ゲ
ート（１６）、基板（２０）を接地し、ソース（１９）
をフローティングにした状態でドレイン（１８）にＶＰ
ｐｔ−印加する。浮遊ゲート（１７）から電子が取シの
ぞかれｖｔｈは低くなる。To program (write logic "1"), the control gate (16), the substrate (20) are grounded, and the source (19)
VP to the drain (18) with floating
pt-apply. Electrons are removed from the floating gate (17) and vth becomes low.

トンネル酸化膜（２１）に印加される電界は、制御ゲー
ト（１６）、浮遊ゲート（１７）間容量、浮遊ゲート（
１７）、ドレイン（１８）間容量の容量比によって決定
される。すなわち、ポリ−ポリ間酸化膜（２２）膜厚、
トンネル酸化膜（２１）膜厚が変化すると、消去時、制
御ゲート（１６）の電圧ｖｐｐｔ”同一にしても、トン
ネル酸化膜（２１）に印加される電界Ｅは変化し、′区
圧ｖｐｐの印加によるｖｔｈの変化量Δｖｔｈが変化す
る。第７図はΔｖｔｈの変化状態を示す図で、横軸はＶ
ｐＰパルス幅ｗ（ｍｓｅｃ）　（第５図波形（１３−ａ
　）参照）、縦軸Ｂ　ΔＶｔｈ　（Ｖ）　を示す。The electric field applied to the tunnel oxide film (21) is caused by the capacitance between the control gate (16) and the floating gate (17), and the floating gate (
17) is determined by the capacitance ratio of the capacitance between the drain (18). That is, the thickness of the poly-poly oxide film (22),
When the thickness of the tunnel oxide film (21) changes, the electric field E applied to the tunnel oxide film (21) changes even if the voltage vppt of the control gate (16) remains the same during erasing, and the voltage vpp of the control gate (16) changes. The amount of change Δvth in vth due to application changes. Fig. 7 is a diagram showing the state of change in Δvth, and the horizontal axis is V
pP pulse width w (msec) (Figure 5 waveform (13-a
), and the vertical axis B ΔVth (V) is shown.

第７図は消去時に関連した図であるが、プログラム時に
関連しても第７図から類推することができる。第７図ｆ
ａｔはポリ−ポリ間酸化膜（２２）を８００１としてト
ンネル酸化膜（２１）を８０λ〜１００ＡＫ変化させた
場合の結果を示し、第７図（ｂｌはトンネル酸化膜（２
１）を９ＯＡと一定にして、ポリ−ポリ間た場合の結果
を示す。ｖｐｐのパルス幅を２　ｍ５ｅｃとした場合第
７図ｆａ）　テはΔＶｔｈは１．９　Ｖ　〜４．５　Ｖ
と大幅に変化し、第７図（ｂ）の場合もこれに準する大
幅の変化があることがわかる。Although FIG. 7 is a diagram related to erasing, it can also be inferred from FIG. 7 that it is related to programming. Figure 7f
at shows the results when the poly-poly oxide film (22) is 8001 and the tunnel oxide film (21) is varied from 80λ to 100AK;
1) is kept constant at 9OA and the results are shown when poly-poly is used. When the pulse width of vpp is 2 m5ec, ΔVth is 1.9 V to 4.5 V in Fig. 7 fa)
It can be seen that there is a similar large change in the case of FIG. 7(b).

製造技術から考えて膜厚のばらつきをなくすることは困
難であり、膜厚にばらつきがあった場合、同一のΔｖｔ
ｈ　ｔ−得ようとするならばｖｐｐのピーク値ｈ（第１
図波形（１３−ａ）参照）゛を変えなければならぬ。一
方ΔＶｔｈ　ｔ−一定にすることはメモリトランジスタ
の信頼性、安定な読出し、データの不変性を保証するた
めに重要である。Ｖｐｐのピーク値りが低すぎる場合は
確実な書込みが出来ず、ｈが高すぎる場合はメモリトラ
ンジスタを破壊する危険性がある。しかも、膜厚によっ
て適当なｈの値が異なり、その膜厚は測定が容易でない
ので、どのような値のｖｐｐを加えるべきかを決定する
ことは困難である。Considering manufacturing technology, it is difficult to eliminate variations in film thickness, and if there is variation in film thickness, the same Δvt
If you want to obtain h t-, the peak value h of vpp (first
(see waveform (13-a)) must be changed. On the other hand, it is important to keep ΔVth t-constant in order to guarantee reliability of the memory transistor, stable reading, and data constancy. If the peak value of Vpp is too low, reliable writing cannot be performed, and if h is too high, there is a risk of destroying the memory transistor. Furthermore, since the appropriate value of h varies depending on the film thickness and the film thickness is not easy to measure, it is difficult to determine what value of vpp should be added.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

以上のような情況の下で、従来の装置ではＥＥＰＲＯＭ
のチップ毎に基準電圧回路（３）の電圧Ｖｒｅｆ。Under the above circumstances, in conventional equipment, EEPROM
The voltage Vref of the reference voltage circuit (3) for each chip.

値をプログラム制御によって、小さい値から順次増加し
てゆき、安定な書込みができる最小、の電圧Ｖｒｅｆ　
　の値に設定することにした。しかしながらこのような
方法ではテスト時間も長くなシ、かつプログラム制御の
為の回路も必要圧なってくるという問題点があった。The value is gradually increased from the smallest value by program control, and the minimum voltage Vref that allows stable writing is set.
I decided to set it to the value of However, this method has problems in that the test time is long and a circuit for program control is also required.

この発明は上記のような問題点を解決するためになされ
たもので、酸化膜の膜厚のばらつきに対応できる高圧発
生回路を有する半導体素子を得ることを目的としている
。The present invention was made to solve the above-mentioned problems, and an object of the present invention is to obtain a semiconductor element having a high voltage generation circuit that can cope with variations in the thickness of an oxide film.

〔問題点を解決するための手段〕[Means for solving problems]

この発明では電圧ｖｐｐの印加後、安定な書込みができ
たかどうかを検査し、この検査結果がＮＯであった場合
、Ｖｒｅｆ　　’ｋ　１ステツプだけ自動的に上昇して
ゆくことにした。In this invention, after applying the voltage vpp, it is checked whether stable writing has been performed, and if the test result is NO, Vref'k is automatically increased by one step.

〔作用〕[Effect]

この発明によると常に必要な最小のｈの値を有するＶＰ
Ｐによって書込みが行われたことになる。According to this invention, the VP that always has the minimum required h value
This means that writing was performed by P.

〔実施例〕〔Example〕

以下この発明の実施例を図面について説明する。 Embodiments of the present invention will be described below with reference to the drawings.

第１図はこの発明の一実施例を示す接続図で、この発明
の装置では第３図の基準電圧回路（３）は第１図の回路
で構成される。FIG. 1 is a connection diagram showing one embodiment of the present invention. In the apparatus of the present invention, the reference voltage circuit (3) in FIG. 3 is constructed with the circuit shown in FIG. 1.

第１図において、Ｃ１は第１のコンデンサ、Ｃ２−は第
２のコンデンサ％　（２３）　、　（２４）　、　（２
５）はそれぞれエンハンス型ＭＯ８トランジスタで、仮
に第１．第２．及び第３のスイッチングトランジスタと
いう。また、定電圧源（２６）の出力電圧ヲｖ８とする
と、Ｖｒｅｆの最低値がｖ８となる。Ｖｃｃは電ｅ　ｃ 原電圧で、ｖｃｃ＞ｖ８に設定され、たとえばｖ８−ｒ
に設定さ五る。トランジスタ（２３）　、　（２４）　
、　（２５）のゲートはそれぞれクロック１．クロック
２．リセットパルスにより制御さ孔る。なお、Ｎｌ、Ｎ
２は各ノード点を表す。In Figure 1, C1 is the first capacitor, C2- is the second capacitor% (23), (24), (2
5) are enhanced type MO8 transistors, and temporarily the first. Second. and a third switching transistor. Further, assuming that the output voltage of the constant voltage source (26) is v8, the lowest value of Vref is v8. Vcc is the original voltage of electric current, and is set to vcc>v8, for example, v8-r
Set to five. Transistor (23), (24)
, (25) are each clocked at 1. Clock 2. Hole controlled by reset pulse. In addition, Nl, N
2 represents each node point.

第２図は第１図の各部の電圧波形を示す波形図であって
、（３０）はクロック１．（３１）はクロック２　、　
（３２）はリセットパルス、（３３）はＮ２点の電圧、
（３４）はＶｐｐ　（第１図波形（１３−ａ）に対応）
である。クロック１　（３０）はタイマ（１）か、ら出
力されトランジスタ（２）のゲートに加えられるクロッ
クと反対論理のクロックで、トランジスタ（２３）のゲ
ートに加えられノード点Ｎ１をトランジスタ（２３）を
介し゛電源電圧Ｖｃｃに接続する。クロック２　（３１
）とリセットパルス（３２）とはクロック１（３０）が
ＩＬルベルにある期間中に１Ｈルベルになり、書込みが
成功したときはリセットパルス（３２）が、書込みが不
成功に終ったときはクロック２（３１）が発せられる。FIG. 2 is a waveform diagram showing voltage waveforms at various parts in FIG. 1, and (30) is a clock 1. (31) is clock 2,
(32) is the reset pulse, (33) is the voltage at point N2,
(34) is Vpp (corresponds to waveform (13-a) in Figure 1)
It is. Clock 1 (30) is a clock that is output from the timer (1) and has the opposite logic to the clock that is applied to the gate of the transistor (2), and is applied to the gate of the transistor (23) and connects the node N1 to the transistor (23) It is connected to the power supply voltage Vcc through the terminal. Clock 2 (31
) and reset pulse (32) are 1H level during the period when clock 1 (30) is at IL level, and when writing is successful, reset pulse (32) is generated, and when writing is unsuccessful, clock is activated. 2 (31) is issued.

リセットパルス（３２）　ｔｉ　）ランジスタ（２５）
のゲートに加えられノード点Ｎ２を電圧Ｖｓ　Ｋクラン
プする。すなわち、書込みが成功すれば、Ｖｒｅｉ（３
３）はその最低値Ｖｓになる。これに対応してＶＰＰの
ピーク値も最低である。Reset pulse (32) ti ) transistor (25)
is applied to the gate of node N2 to clamp the voltage VsK. In other words, if the write is successful, Vrei(3
3) becomes its lowest value Vs. Correspondingly, the peak value of VPP is also the lowest.

クロック１（ａｏ）のｌ　Ｈｌレベルの期間はＶＰＰの
印加期間であるが、クロック１（３０）がＩ　Ｌ　ｌレ
ベルになると、直前のｖｐｐ印加期間においてメモリセ
ルにデータが確実に書込まれたかどうかを検査するサイ
クルに入る。書込みが不十分、すなわちＶｐＩ）の印加
による乙Ｖｔｈが十分でなかった場合クロック２　（３
１）が発せられトランジスタ（２４）をオン状態に制御
し、コンデンサＣ１の電荷をコンデンサＣ１とＣ２の並
列回路に分配する。電源電圧をＶｃｃ、コンデンサＣ１
、Ｃ２の容量をそれぞれＣ１゜Ｃ２とすれば、コンデン
サＣ１に充電されている電荷Ｑ。はＶｃ　ｃＣ□コンデ
ンサＣ２に充電されている電荷Ｑ□はＶｓＣ２であジ、
この電荷の和がコンデン。The period of lHl level of clock 1 (ao) is the VPP application period, but when clock 1 (30) reaches ILl level, it is determined whether data was reliably written to the memory cell during the previous vpp application period. It enters a cycle of checking. If writing is insufficient, that is, Vth is not sufficient due to the application of VpI), clock 2 (3
1) is generated and controls the transistor (24) to be in the ON state, and the charge of the capacitor C1 is distributed to the parallel circuit of the capacitors C1 and C2. Power supply voltage Vcc, capacitor C1
, C2 are respectively C1°C2, then the electric charge Q charged in the capacitor C1 is. is Vc cC□The charge Q□ charged in capacitor C2 is VsC2,
The sum of these charges is capacitor.

すＣ１、Ｃ２の並列回路に分配されるので、第１回の充
電によるノード点Ｎ２の電圧−ｖＩＦｉ（ＶｃｃＣ□＋
　ＶｓＣ２）／（ＣＩ　十Ｃ２）とな５　、Ｃ□／（Ｃ
，＋Ｃ２）＝−とすると　Ｖ□＝　（Ｖｃｃ−Ｖｓ）／
ｎ　＋　Ｖｓ　ト’ｌ　り（Ｖｃｃ　−Ｖｓ）／ｎだけ
上昇しこの上昇した値に保持される。Since the voltage at node N2 due to the first charging is distributed to the parallel circuit of C1 and C2, -vIFi(VccC□+
VsC2)/(CI 10C2)tona5, C□/(C
, +C2)=-, then V□= (Vcc-Vs)/
It increases by n + Vs (Vcc - Vs)/n and is held at this increased value.

この状態で、クロック１（３０）がｌ　）ｌ　ｌレベル
になると、上昇したＶｒｅｆ　（３３）　　に対応して
上昇したＶｐＰが印加されると同時にコンデンサＣ１は
再び電源電圧によって充電される。この書込みも検査の
結果不充分と判定された時は更にクロック２（３１）　
ｄ（出力され、コンデンサＣＩとコンデンサＣ２の電荷
をコンデンサＣ１と０２の並列回路に分配する。この結
果ノード点Ｎ２の電圧は更に上昇し、従ってＶＰＰのピ
ーク値りも上昇して再び書込みが行われる。書込みが十
分なされたと判定されるとクロック２　（、３１）のか
わりにリセットパルス（３２）が出力されてノード点Ｎ
２の電圧は電圧ｖ８となる。In this state, when the clock 1 (30) reaches the l 2 ) l l level, an increased VpP corresponding to the increased Vref (33) is applied, and at the same time, the capacitor C1 is charged again by the power supply voltage. If this writing is also determined to be insufficient as a result of the inspection, the clock 2 (31)
d (is output, and the charges in capacitors CI and C2 are distributed to the parallel circuit of capacitors C1 and 02. As a result, the voltage at node N2 further increases, and therefore the peak value of VPP also increases, and writing is performed again. When it is determined that the writing is sufficient, a reset pulse (32) is output instead of clock 2 (, 31) and the node point N
2 becomes voltage v8.

〔発明の効果〕〔Effect of the invention〕

以上のようにこの発明によれば、ＥＥＰＲＯＭへの書込
みが不十分であった時の再誓込み時に１前のＶＰＰよす
も高いピーク値のＶＰＰ　ｔ−発生するように構成した
ので、酸化膜の膜厚がばらついていても、常に確実な書
込みが可能で信頼性が向上するという効果がある。As described above, according to the present invention, when the writing to the EEPROM is insufficient, the VPP t- is generated with a higher peak value than the previous VPP at the time of recommitment, so that the oxide film Even if the film thickness varies, reliable writing is always possible and reliability is improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の一実施例を示す接続図、第２図は第
１図の各部の電圧波形を示す波形図、第３図ＩＩｉＥＥ
ＰＲＯＭの書込み電圧発生回路を示すブロック図、第４
図はＥＥＰＲＯＭ　に用いられるメモリトランジスタを
示す断面図、第５図は第４図のメモリトランジスタの酸
化膜の厚さとしきい値電圧の変化量との関係を示す図。 Ｃ１は第１のコンデンサ、Ｃ２は第２のコンデンサ、（
１）はタイマ、（２）はトランジスタ、（３）は基準電
圧回路、（５）は時定数回路、（１３）はチャージポン
プ、（２３）は第１のスイッチングトランジスタ、（２
４）は第２のスイッチングトランジスタ、（２５）は第
３のスイッチングトランジスタ、（２６）Ｈ定電圧源、
（３０）はクロック１、（３１）はクロック２、（３２
）はリセットパルス。 尚、各図中同一符号は同−又は相当部分を示す。Fig. 1 is a connection diagram showing one embodiment of the present invention, Fig. 2 is a waveform diagram showing voltage waveforms at various parts in Fig. 1, and Fig. 3 is IIiEE.
Block diagram showing the PROM write voltage generation circuit, No. 4
5 is a cross-sectional view showing a memory transistor used in an EEPROM, and FIG. 5 is a diagram showing the relationship between the thickness of the oxide film and the amount of change in threshold voltage of the memory transistor shown in FIG. 4. C1 is the first capacitor, C2 is the second capacitor, (
1) is a timer, (2) is a transistor, (3) is a reference voltage circuit, (5) is a time constant circuit, (13) is a charge pump, (23) is a first switching transistor, (2) is a
4) is the second switching transistor, (25) is the third switching transistor, (26) H constant voltage source,
(30) is clock 1, (31) is clock 2, (32
) is the reset pulse. Note that the same reference numerals in each figure indicate the same or corresponding parts.

Claims (2)

【特許請求の範囲】[Claims] （１）基準電圧回路、この基準電圧回路の基準電圧を入
力し、タイマの出力により制御されるパルス幅と上記基
準電圧により決定されるピーク値と所定の時定数による
立上り波形とを有する基準パルス電圧を生成する手段、
チャージポンプ式電圧発生回路の出力電圧の各瞬間値が
上記基準パルス電圧の各瞬間値に比例するよう上記チャ
ージポンプ式電圧発生回路をフィードバッグ制御する手
段、上記チャージポンプ式電圧発生回路の出力によりＥ
ＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙｅｒａｓａｂｌ
ｅｐｒｏｇｒａｍｍａｂｌｅＲＯＭ）に論理「１」又は
論理「０」の信号を書込む手段を備えた半導体装置にお
いて、 上記基準電圧回路は、所定値の基準電圧を出力する定電
圧源、 この定電圧源の出力電圧より高い電圧を有する電源電圧
が第１のスイッチングトランジスタを経て接続される第
１のコンデンサ、 この第１のコンデンサに対し第２のスイッチングトラン
ジスタを経て並列に接続される第２のコンデンサ、 上記定電圧源の出力電圧を第３のスイッチングトランジ
スタを経て上記第２のコンデンサに対し並列に出力する
手段、 初期化の時点においてリセットパルスにより上記第３の
スイッチングトランジスタをオン状態に制御し、上記定
電圧源の出力電圧により上記第２のコンデンサを充電す
る手段、 上記タイマの出力の反対論理である第１のクロックが‘
Ｈ’レベルにある期間に上記第１のスイッチングトラン
ジスタをオン状態に制御し、上記電源電圧により上記第
１のコンデンサを充電する手段、 上記第１のクロックが‘Ｈ’レベルにある期間に上記チ
ャージポンプ式電圧発生回路の出力により上記ＥＥＰＲ
ＯＭに対して行われた書込みが成功したか否かを当該書
込み実施直後の上記第１のクロックが‘Ｌ’レベルにあ
る期間に検査する手段、上記検査により書込み成功と判
定したとき上記第１のクロックの‘Ｌ’レベルにある期
間にリセットパルスを出力して上記第３のスイッチング
トランジスタをオン状態に制御し上記第２のコンデンサ
の電位を上記定電圧源の電位にリセットする手段 上記検査により書込み不成功と判定したとき上記第１の
クロックの‘Ｌ’レベルにある期間に第２のクロックを
出力して上記第２のスイッチングトランジスタをオン状
態に制御し、上記第１のコンデンサと上記第２のコンデ
ンサとを並列に接続して上記第２のコンデンサを充電す
る手段、 上記第２のコンデンサの電圧を上記基準電圧回路の出力
電圧として出力する手段を備えたことを特徴とする半導
体装置。(1) A reference voltage circuit, into which the reference voltage of this reference voltage circuit is input, and a reference pulse having a pulse width controlled by the output of a timer, a peak value determined by the reference voltage, and a rising waveform with a predetermined time constant. means for generating voltage;
means for feedback-controlling the charge pump voltage generation circuit so that each instantaneous value of the output voltage of the charge pump voltage generation circuit is proportional to each instantaneous value of the reference pulse voltage; E
EPROM
In a semiconductor device equipped with means for writing a logic "1" or logic "0" signal into a programmable ROM, the reference voltage circuit includes a constant voltage source that outputs a reference voltage of a predetermined value, and an output voltage of the constant voltage source. a first capacitor to which a power supply voltage having a higher voltage is connected via a first switching transistor; a second capacitor connected in parallel to the first capacitor via a second switching transistor; means for outputting the output voltage of the source in parallel to the second capacitor via a third switching transistor; controlling the third switching transistor to be in an on state with a reset pulse at the time of initialization; means for charging the second capacitor with an output voltage of the timer; a first clock having the opposite logic of the output of the timer;
means for controlling the first switching transistor to be in an on state and charging the first capacitor with the power supply voltage during a period when the first clock is at an H level; The above EEPR is determined by the output of the pump voltage generation circuit.
means for checking whether or not the writing performed to the OM is successful during a period when the first clock is at the 'L' level immediately after the writing is performed; Means for controlling the third switching transistor to be turned on by outputting a reset pulse during the period when the clock is at the 'L' level, and resetting the potential of the second capacitor to the potential of the constant voltage source. When it is determined that the writing is unsuccessful, a second clock is output during the period when the first clock is at the 'L' level, and the second switching transistor is controlled to be in the on state, and the first capacitor and the second switching transistor are turned on. A semiconductor device comprising: means for connecting two capacitors in parallel to charge the second capacitor; and means for outputting the voltage of the second capacitor as an output voltage of the reference voltage circuit. （２）第１、第２、及び第３のスイッチングトランジス
タは共にエンハンス型ＭＯＳトランジスタであることを
特徴とする特許請求の範囲第１項記載の半導体装置。(2) The semiconductor device according to claim 1, wherein the first, second, and third switching transistors are all enhanced type MOS transistors.