JPS6230104Y2 - - Google Patents
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- JPS6230104Y2 JPS6230104Y2 JP15283983U JP15283983U JPS6230104Y2 JP S6230104 Y2 JPS6230104 Y2 JP S6230104Y2 JP 15283983 U JP15283983 U JP 15283983U JP 15283983 U JP15283983 U JP 15283983U JP S6230104 Y2 JPS6230104 Y2 JP S6230104Y2
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- JP
- Japan
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- voltage
- measured
- cables
- data logger
- input cables
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- Expired
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- 230000010354 integration Effects 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000007599 discharging Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】
〔考案の属する分野〕
本考案は、長距離アナログ伝送方式のデータロ
ガーにおいて、その直前に計測したチヤネルの影
響を少くなるように改良したデータロガーに関す
るものである。[Detailed description of the invention] [Field to which the invention pertains] The present invention relates to a data logger for long-distance analog transmission, which is improved so as to reduce the influence of the channel measured immediately before.
長距離アナログ伝送方式のデータロガーにおい
ては、ケーブルのＨ（ハイ）−Ｌ（ロウ）〔或いは
Ｈ…Ｇ（ガード）〕間の容量がケーブルの長さに
比例して大きくなる。スキヤンニング時に１つの
Ch（チヤネル）でVoltオーダの電圧を測定し、
次のChで熱電対などのようなmVオーダの微少電
圧を測定する場合、直前に測定したVoltオーダの
電圧がケーブルのＨ−Ｌ間の容量に充電され、次
のCHに移行してその充電々圧がmV電圧に対し
て誤差にならないように減少するまでには時間が
かかる。その為、高速のスキヤンニングではどう
しても前のCh電圧の影響が出て誤差となつてい
た。
In a data logger using a long-distance analog transmission system, the capacitance between H (high) and L (low) [or H...G (guard)] of the cable increases in proportion to the length of the cable. One when scanning
Measure voltage in Volt order with Ch (channel),
When measuring a minute voltage on the mV order such as with a thermocouple in the next Ch, the Volt order voltage measured just before is charged to the capacitance between H and L of the cable, and then transferred to the next CH and charged. It takes time for the voltage to decrease without causing an error with respect to the mV voltage. Therefore, in high-speed scanning, the influence of the previous Ch voltage inevitably appears, resulting in errors.
本考案はこのような欠点を解決する為になされ
たもので、その目的は直前に計つたChの電圧に
よる影響の特性改善が計られたデータロガーを提
供することにあるものである。
The present invention was made to solve these drawbacks, and its purpose is to provide a data logger that improves the characteristics of the influence of the voltage on the channel measured immediately before.
本考案のデータロガーは、アナログ・デイジタ
ル変換器における積分器が基準電圧源を積分して
いる期間導通し、入力ケーブル間に存在する浮遊
容量による電圧を放電させる半導体スイツチを前
記入力ケーブル間に設けることにより、その直前
に計つたChの電圧による影響の特性改前を計つ
ている。
The data logger of the present invention is provided with a semiconductor switch between the input cables that is conductive while the integrator in the analog-to-digital converter is integrating the reference voltage source and discharges the voltage due to the stray capacitance existing between the input cables. By doing so, the characteristics of the influence of the Ch voltage measured immediately before that change are measured.
以下、図面を用いて本考案を詳細に説明する。
第１図は本考案に係るデータロガーの一実施例の
回路図である。図において、Vo，Ｖ１……Vnは
夫々0Ch，1Ch……nChの被測定信号源で、Ｈ，
Ｌ入力端子間に接続されている。Ｌ０１…Ｌ０
３，Ｌ１１…Ｌ１３，Ln１…Ln３は夫々スキヤ
ナー用リレー接点、Ｋ１…Ｋ３はアナログ入力が
伝送される長距離ケーブルである。Ｌ１…Ｌ３は
夫々リレー接点、Ｒ１，Ｒ２は入力保護抵抗、Ｄ
１，Ｄ２は過電圧保護用のツエナーダイオードで
ある。リレー接点Ｌ１…Ｌ３と入力保護抵抗Ｒ
１，Ｒ２は入力ケーブルＫ１…Ｋ３の途中に設け
られている。Ａはプリアンプ、Ａ／Ｄはアナロ
グ・デイジタル変換器である。被測定信号源Vo
はリレー接点Ｌ０１，Ｌ０２を介して、被測定信
号源Ｖ１はリレー接点Ｌ１１，Ｌ１２を介して、
又被測定信号源Vnはリレー接点Ln１，Ln２を介
して夫々入力ケーブルＫ１，Ｋ２の一端に接続さ
れ、入力ケーブルＫ１，Ｋ２の一端に接続され、
入力ケーブルＫ１，Ｋ２の他端はプリアンプＡを
介してＡ／Ｄ変換器に接続されている。Ｇはガー
ドで、ケーブルＫ３及びリレー接点を介して各
ChのＬ入力端子に接続されている。Ａ／Ｄ変換
器は公知の２重積分方式のもので、積分器IG、
零コンパレータCOM、クロツク発振器CL、カウ
ンタCOU、スイツチSW及び基準電圧源−Esよ
りなるものである。なお、DISは表示回路であ
る。
Hereinafter, the present invention will be explained in detail using the drawings.
FIG. 1 is a circuit diagram of an embodiment of a data logger according to the present invention. In the figure, Vo, V1...Vn are the measured signal sources of 0Ch, 1Ch...nCh, respectively, H,
Connected between the L input terminals. L01...L0
3, L11...L13, Ln1...Ln3 are scanner relay contacts, respectively, and K1...K3 are long distance cables through which analog inputs are transmitted. L1...L3 are relay contacts, R1 and R2 are input protection resistors, D
1 and D2 are Zener diodes for overvoltage protection. Relay contacts L1...L3 and input protection resistor R
1 and R2 are provided in the middle of the input cables K1...K3. A is a preamplifier, and A/D is an analog-to-digital converter. Measured signal source Vo
is transmitted through relay contacts L01 and L02, and the signal source to be measured V1 is transmitted through relay contacts L11 and L12.
Further, the signal source to be measured Vn is connected to one end of input cables K1 and K2 via relay contacts Ln1 and Ln2, respectively, and is connected to one end of input cables K1 and K2,
The other ends of the input cables K1 and K2 are connected via a preamplifier A to an A/D converter. G is a guard, each connected via cable K3 and relay contact.
Connected to the L input terminal of Ch. The A/D converter is of a known double integration type, and includes an integrator IG,
It consists of a zero comparator COM, a clock oscillator CL, a counter COU, a switch SW, and a reference voltage source -Es. Note that DIS is a display circuit.
Ｑ１，Ｑ２は本考案によつて付加されたFET
（電界効果形トランジスタ）スイツチで、スイツ
チＱ１は入力ケーブルＫ１とＫ２の間に、スイツ
チＱ２は入力ケーブルＫ２とＫ３の間に夫々接続
されている。CHLはケーブルＫ１，Ｋ２間（Ｈ
−Ｌ間）の浮遊容量，CHGはケーブルＫ１，Ｋ
３間（Ｈ−Ｇ間）の浮遊容量を示すものである。
このような構成に係るデータロガーの動作を第２
図の動作タイムチヤートを用いて説明すると次の
如くなる。 Q1 and Q2 are FETs added by this invention
The switch Q1 is connected between the input cables K1 and K2, and the switch Q2 is connected between the input cables K2 and K3. CHL is between cables K1 and K2 (H
- L) stray capacitance, CHG is cable K1, K
3 (between H and G).
The operation of the data logger related to such a configuration is explained in the second section.
The explanation will be as follows using the operation time chart shown in the figure.
０……nChをスキヤンし、リレー接点Ｌ０１…
Ｌ０３，Ｌ１１…Ｌ１３，Ln１…Ln３を第２図
ニに示す如く順次ONにする。0Chのリレー接点
Ｌ０１…Ｌ０３がONの期間、スイツチＱ１，Ｑ
２はOFFになつており（第２図ホ）、又この期間
スイツチSWが端子１に接続されて（第２図
ロ）、Ａ／Ｄ変換器における積分器IGは被測定信
号源電圧Voを積分する。その積分出力は第２図
ヘで示される。この間、前記した浮遊容量
CHL，CHGは被測定信号源Voによつて充電さ
れ、ケーブルＫ１−Ｋ２（Ｋ１−Ｋ３）間の電圧
は第２図トに示す如くなる。リレー接点Ｌ０１…
Ｌ０３がOFFになり、次の1Chのリレー接点Ｌ１
１…Ｌ１３がONになるまでの期間、スイツチ
SWの切点は端子２に接続される。その結果、基
準電圧源−Esが積分器IGにより積分される（第
２図ヘ）。積分器IGの積分出力が零コンパレータ
COMに一致するまでクロツクCLはカウンタCOU
によつて計数され、その計数値は表示器DISによ
つて表示され、これによつて被測定信号源電圧
Voの値が測知される。 0...Scan nCh, relay contact L01...
Turn on L03, L11...L13, Ln1...Ln3 in sequence as shown in FIG. 2D. During the period when relay contacts L01...L03 of 0Ch are ON, switches Q1, Q
2 is turned off (Fig. 2 E), and switch SW is connected to terminal 1 during this period (Fig. 2 B), and the integrator IG in the A/D converter receives the measured signal source voltage Vo. Integrate. The integral output is shown in FIG. During this time, the stray capacitance mentioned above
CHL and CHG are charged by the signal source to be measured Vo, and the voltage between the cables K1 and K2 (K1 and K3) becomes as shown in FIG. Relay contact L01...
L03 turns OFF and relay contact L1 of the next 1Ch
1...During the period until L13 turns ON, switch
The cut point of SW is connected to terminal 2. As a result, the reference voltage source -Es is integrated by the integrator IG (FIG. 2). Integral output of integrator IG is zero comparator
Clock CL counters COU until it matches COM
The counted value is displayed on the display device DIS, which indicates the measured signal source voltage.
The value of Vo is measured.
一方、積分器IGが基準電圧源−Esを積分して
いる期間、第２図ホに示す如く、スイツチＱ１，
Ｑ２がONになる。スイツチＱ１，Ｑ２がONにな
ると、ケーブルＫ１−Ｋ２，Ｋ１−Ｋ３間の浮遊
容量CHL，CHGの充電々圧はこのスイツチＱ
１，Ｑ２を介して放電される（第２図ト）。これ
により、次の1Chのリレー接点Ｌ１１…Ｌ１３が
ONになる時点ではケーブルＫ１−Ｋ２，Ｋ１−
Ｋ３間の浮遊容量による電圧は零になり、その結
果1Chの被測定信号源電圧Ｖ１が例えmVオーダ
の低い電圧であつても、前の0Chの電圧の影響を
受けることなく測定することができる。 On the other hand, while the integrator IG is integrating the reference voltage source -Es, as shown in FIG.
Q2 turns ON. When switches Q1 and Q2 are turned on, the charging pressure of stray capacitances CHL and CHG between cables K1-K2 and K1-K3 is
1, Q2 (Fig. 2-G). As a result, the relay contacts L11...L13 of the next 1Ch are
At the time of turning on, cables K1-K2, K1-
The voltage due to the stray capacitance between K3 becomes zero, and as a result, even if the measured signal source voltage V1 of 1Ch is a low voltage on the order of mV, it can be measured without being affected by the voltage of the previous 0Ch. .
このように本考案によれば多点の入力をスキヤ
ンニングする際、入力ケーブルＫ１…Ｋ３間にた
まつた電圧をChの切り換え時においてリレー接
点がOFFしているときにデイスチヤージするこ
とにより、ケーブル間の電圧がゼロになるように
しているため、次のChのリレーがONしたときに
その前のChでどのような値の電圧でも、かつ高
速度で計測したとしても、その影響が残ることな
がく、安定して測定することができる。 In this way, according to the present invention, when scanning multiple input points, the voltage accumulated between the input cables K1...K3 is discharged when the relay contact is OFF when switching channels, so that the cable Since the voltage between the channels is set to zero, when the relay of the next channel is turned on, the effect remains even if the voltage of the previous channel is measured at high speed and at any value. It can be measured stably for a long time.
第１図は本考案に係るデータロガーの実施例を
示す接続図、第２図は第１図の動作タイムチヤー
トを示す図である。
Ｋ１，Ｋ２，Ｋ３……ケーブル、Ａ／Ｄ……二
重積分方式のアナログ・デイジタル変換器、
CHG，CHL……浮遊容量。
FIG. 1 is a connection diagram showing an embodiment of the data logger according to the present invention, and FIG. 2 is a diagram showing an operation time chart of FIG. 1. K1, K2, K3...Cable, A/D...Double integration analog/digital converter,
CHG, CHL... Stray capacitance.
Claims (1)
次二重積分方式のアナログ・デイジタル変換器に
導いてデイジタル信号に変換するようにしたデー
タロガーにおいて、前記アナログ・デイジタル変
換器における積分器が基準電圧源を積分している
期間導通し、前記入力ケーブル間に存在する浮遊
容量による電圧を放電させる半導体スイツチを前
記入力ケーブル間に設けたことを特徴とするデー
タロガー。 In a data logger in which multiple analog inputs are sequentially guided to a double integration type analog-to-digital converter via input cables and converted into digital signals, the integrator in the analog-to-digital converter is a reference voltage source. A data logger characterized in that a semiconductor switch is provided between the input cables, the semiconductor switch being conductive during the period of integration and discharging the voltage due to the stray capacitance existing between the input cables.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15283983U JPS6062153U (en) | 1983-09-30 | 1983-09-30 | data logger |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15283983U JPS6062153U (en) | 1983-09-30 | 1983-09-30 | data logger |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6062153U JPS6062153U (en) | 1985-05-01 |
| JPS6230104Y2 true JPS6230104Y2 (en) | 1987-08-03 |
Family
ID=30338312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15283983U Granted JPS6062153U (en) | 1983-09-30 | 1983-09-30 | data logger |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6062153U (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61245229A (en) * | 1985-04-23 | 1986-10-31 | Chino Corp | Input device |
-
1983
- 1983-09-30 JP JP15283983U patent/JPS6062153U/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6062153U (en) | 1985-05-01 |
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