JPS6229911B2 - - Google Patents
Info
- Publication number
- JPS6229911B2 JPS6229911B2 JP3372277A JP3372277A JPS6229911B2 JP S6229911 B2 JPS6229911 B2 JP S6229911B2 JP 3372277 A JP3372277 A JP 3372277A JP 3372277 A JP3372277 A JP 3372277A JP S6229911 B2 JPS6229911 B2 JP S6229911B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- electrode
- conductivity type
- substrate
- contact portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 23
- 239000004020 conductor Substances 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005686 electrostatic field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置にかゝり、特に保護用の半
導体素子に関する。
導体素子に関する。
所定の回路機能を半導体基体に形成している半
導体装置では、外界の静電界又は外部に何等かの
信号が外部端子に伝達される際に通常何等かの過
渡応答が観測される。この過渡応答が過大になる
と、回路の誤動作或いは機能素子自体の損傷を招
くことゝなり、通常は保護素子が設けられてい
る。
導体装置では、外界の静電界又は外部に何等かの
信号が外部端子に伝達される際に通常何等かの過
渡応答が観測される。この過渡応答が過大になる
と、回路の誤動作或いは機能素子自体の損傷を招
くことゝなり、通常は保護素子が設けられてい
る。
絶縁ゲート形電界効果トランジスタを有する集
積回路に通常設けられている保護装置に保護ダイ
オードがある。
積回路に通常設けられている保護装置に保護ダイ
オードがある。
第1図は従来用いられている保護ダイオードの
断面図を示したものであり、半導体基板11に該
基体と逆導電型を有する領域12を選択的に設
け、基体11及び逆導電型領域12上に絶縁膜1
3が設けられ該絶縁膜の領域12上に選択的に設
けられた開孔を用いて導電性物質14と非整流性
接触されている構造を有するもので、導電性物質
は半導体装置の入力又は出力と接続しているもの
である。かゝる構造に依れば、導電性物質14に
入力又は出力する電圧が基体11及び逆導電型領
域12の形成するPN接合の逆方向電位を有し、
かつこの電位が該PN接合の接合耐圧より高い場
合には電流が基体11及び導電性物質14の間に
流れ、入出力電圧がPN接合耐圧より高くなるの
を防止する。入力又は出力電位がPN接合に対し
順方向である場合には、領域12と、半導体基体
11の導電性物質14とは反対側表面に設けられ
た基体11と非整流性接触をする電極15との間
に電流が流れ、入出力端子に伝達されたPN接合
とは順方向の電位を有する過渡な電位が半導体装
置の入出力回路又は入出力機能素子に伝達するこ
とを防ぐ。しかしながら、半導体基体11は100
ミクロン以上の厚さであるので、その抵抗は通常
大きく、領域12及び導電性物質15の間に流れ
る電流はこの基体抵抗により制限され、一方、基
体抵抗を十分減少させる為には領域12の面積を
大きくする必要がある。
断面図を示したものであり、半導体基板11に該
基体と逆導電型を有する領域12を選択的に設
け、基体11及び逆導電型領域12上に絶縁膜1
3が設けられ該絶縁膜の領域12上に選択的に設
けられた開孔を用いて導電性物質14と非整流性
接触されている構造を有するもので、導電性物質
は半導体装置の入力又は出力と接続しているもの
である。かゝる構造に依れば、導電性物質14に
入力又は出力する電圧が基体11及び逆導電型領
域12の形成するPN接合の逆方向電位を有し、
かつこの電位が該PN接合の接合耐圧より高い場
合には電流が基体11及び導電性物質14の間に
流れ、入出力電圧がPN接合耐圧より高くなるの
を防止する。入力又は出力電位がPN接合に対し
順方向である場合には、領域12と、半導体基体
11の導電性物質14とは反対側表面に設けられ
た基体11と非整流性接触をする電極15との間
に電流が流れ、入出力端子に伝達されたPN接合
とは順方向の電位を有する過渡な電位が半導体装
置の入出力回路又は入出力機能素子に伝達するこ
とを防ぐ。しかしながら、半導体基体11は100
ミクロン以上の厚さであるので、その抵抗は通常
大きく、領域12及び導電性物質15の間に流れ
る電流はこの基体抵抗により制限され、一方、基
体抵抗を十分減少させる為には領域12の面積を
大きくする必要がある。
第2図は従来用いられている他の保護装置の断
面図である。半導体基体21に、該基体とは逆の
導電型を有する領域22a及び22bが設けら
れ、領域22a,22b及び基体21上に絶縁膜
23が設けられ、領域22a及び22bの間に存
在する該絶縁膜が選択的に除去された後に絶縁膜
23よりは薄い絶縁膜24が形成され、該絶縁膜
24上にゲート電極25が形成され、また領域2
2a,22bは絶縁膜に選択的に開孔された穴を
通じてそれぞれ電極26及び27と非整流性接触
されたもので、該基体21の反対側の表面に基体
21とは非整流性接触する電極28が形成された
ものである。
面図である。半導体基体21に、該基体とは逆の
導電型を有する領域22a及び22bが設けら
れ、領域22a,22b及び基体21上に絶縁膜
23が設けられ、領域22a及び22bの間に存
在する該絶縁膜が選択的に除去された後に絶縁膜
23よりは薄い絶縁膜24が形成され、該絶縁膜
24上にゲート電極25が形成され、また領域2
2a,22bは絶縁膜に選択的に開孔された穴を
通じてそれぞれ電極26及び27と非整流性接触
されたもので、該基体21の反対側の表面に基体
21とは非整流性接触する電極28が形成された
ものである。
かゝる構造において電極26が装置の入力又は
出力端子に接続された場合、電極25及び27は
通常同電位で接地されたものが保護素子として用
いられている。この構造の場合、領域22a及び
22bの間にかゝる電界は、ゲート電極25の影
響により、ゲート電極25が無い場合に比べて電
界強度が強くなる。従つて領域22aと基体21
との間に形成されるPN接合に対し逆方向電位が
電極26に掛つた場合ゲート電極25の下の降服
耐圧は他の部分のPN接合の接合耐圧よりも低く
なる。しかし、この場合にも電極26に該PN接
合に対し順方向の電圧が印加さた場合の特性は何
等改善されず、第1図に示した従来技術と同様な
欠点を有するものである。
出力端子に接続された場合、電極25及び27は
通常同電位で接地されたものが保護素子として用
いられている。この構造の場合、領域22a及び
22bの間にかゝる電界は、ゲート電極25の影
響により、ゲート電極25が無い場合に比べて電
界強度が強くなる。従つて領域22aと基体21
との間に形成されるPN接合に対し逆方向電位が
電極26に掛つた場合ゲート電極25の下の降服
耐圧は他の部分のPN接合の接合耐圧よりも低く
なる。しかし、この場合にも電極26に該PN接
合に対し順方向の電圧が印加さた場合の特性は何
等改善されず、第1図に示した従来技術と同様な
欠点を有するものである。
本発明の目的は、かゝる従来技術による欠点を
除去したもので、半導体装置,特に絶縁ゲート形
電界効果トランジスタを用いる半導体において、
例えば半導体基体の一主表面上に形成された該基
体とは逆導電型を有する領域が形成された構造を
有する保護用の半導体素子において、逆導電型領
域と基体とが形成するPN接合に対して順方向電
圧が掛られた場合に有効な順方向保護特性を提供
することにある。
除去したもので、半導体装置,特に絶縁ゲート形
電界効果トランジスタを用いる半導体において、
例えば半導体基体の一主表面上に形成された該基
体とは逆導電型を有する領域が形成された構造を
有する保護用の半導体素子において、逆導電型領
域と基体とが形成するPN接合に対して順方向電
圧が掛られた場合に有効な順方向保護特性を提供
することにある。
本発明の特徴は、半導体基板の一主面の一導電
型領域に細長い平面形状を有する接触部が設けら
れ、細長い第1の電極が該細長い接触部において
前記一導電型領域に非整流性接触をして接続さ
れ、該接触部と対向する辺が該接触部と平行とな
るように細長い平面形状の逆導電型領域が設けら
れてこれにより該一導電型領域とPN接合を形成
し、該逆導電型領域の一端には第2の電極が非整
流性接触をして接続され、該第1の電極には基準
電位が印加され、該第2の電極は入力もしくは出
力端子に接続され、かつ該第1の電極の接触部と
該逆導電型領域との距離は50ミクロン以内である
半導体装置にある。
型領域に細長い平面形状を有する接触部が設けら
れ、細長い第1の電極が該細長い接触部において
前記一導電型領域に非整流性接触をして接続さ
れ、該接触部と対向する辺が該接触部と平行とな
るように細長い平面形状の逆導電型領域が設けら
れてこれにより該一導電型領域とPN接合を形成
し、該逆導電型領域の一端には第2の電極が非整
流性接触をして接続され、該第1の電極には基準
電位が印加され、該第2の電極は入力もしくは出
力端子に接続され、かつ該第1の電極の接触部と
該逆導電型領域との距離は50ミクロン以内である
半導体装置にある。
このような本発明によれば、第1の電極と第2
の電極に、整流接合が順方向電圧となるような、
電圧が誘起したとき、十分に大きな電流が流れる
ことを可能とするから、例えば半導体装置の入力
端子もしくは出力端子等の外部端子に第1の電極
を接続し、第2の電極を標準電位としておけば、
外部端子に発生する過大電圧から半導体装置を、
正確にレスポンスよく、保護することが出来る。
の電極に、整流接合が順方向電圧となるような、
電圧が誘起したとき、十分に大きな電流が流れる
ことを可能とするから、例えば半導体装置の入力
端子もしくは出力端子等の外部端子に第1の電極
を接続し、第2の電極を標準電位としておけば、
外部端子に発生する過大電圧から半導体装置を、
正確にレスポンスよく、保護することが出来る。
以下、図面に基づいて本発明を説明する。
第3図A乃至第3図Cは本発明の実施例を工程
順に示した図である。
順に示した図である。
第3図Aに示す如く、第1の導電型を有する半
導体基体31上に熱酸化等の方法により絶縁膜3
2を形成する。
導体基体31上に熱酸化等の方法により絶縁膜3
2を形成する。
次に、第3図Bに示す如く、前記絶縁膜を選択
蝕刻し、開孔33を形成し、該絶縁膜をマスクと
して第1の導電型とは逆の導電型を有する物質を
該開孔より拡散せしめ、基板とは逆の導電型を有
する半導体領域34を形成する。
蝕刻し、開孔33を形成し、該絶縁膜をマスクと
して第1の導電型とは逆の導電型を有する物質を
該開孔より拡散せしめ、基板とは逆の導電型を有
する半導体領域34を形成する。
次に、第3図Cに示す如く、領域34上に熱酸
化等の方法により絶縁膜が再度形成された後に、
領域34上に開孔35が選択的に蝕刻きれる。開
孔35が選択蝕刻されると同時に、或いはその前
後に開孔36が領域34の近傍に選択蝕刻され
る。次に開孔35及び36を用いた電極が形成さ
れる。このとき本発明は外部端子との間に前記基
体31との間に整流接合を介する電極37を備え
た半導体装置の保護用素子であり、前記主表面の
前記接合の50μm以内の近傍の基体表面に、基体
とほぼ同一電位の非整流性の電極38を接触せし
めることを特徴としている。
化等の方法により絶縁膜が再度形成された後に、
領域34上に開孔35が選択的に蝕刻きれる。開
孔35が選択蝕刻されると同時に、或いはその前
後に開孔36が領域34の近傍に選択蝕刻され
る。次に開孔35及び36を用いた電極が形成さ
れる。このとき本発明は外部端子との間に前記基
体31との間に整流接合を介する電極37を備え
た半導体装置の保護用素子であり、前記主表面の
前記接合の50μm以内の近傍の基体表面に、基体
とほぼ同一電位の非整流性の電極38を接触せし
めることを特徴としている。
第3図Dは、前記第1の実施例で述べられた半
導体素子が実際の集積回路に応用された場合の平
面図を示している。G1及びG2はそれぞれ入力又
は出力端子であり、端子G1と非整流性接触をす
る領域34′の近傍に、基体と同一電位100の
非整流性電極38が形成されている。基体電位1
00と基準電位200とがほぼ同一の電位を有す
る場合には、端子G2における如く端子G2と非整
流性接触をする領域34″の近傍に基準電位20
0と同電位の非整流性電極を形成せしめる事も出
来る。
導体素子が実際の集積回路に応用された場合の平
面図を示している。G1及びG2はそれぞれ入力又
は出力端子であり、端子G1と非整流性接触をす
る領域34′の近傍に、基体と同一電位100の
非整流性電極38が形成されている。基体電位1
00と基準電位200とがほぼ同一の電位を有す
る場合には、端子G2における如く端子G2と非整
流性接触をする領域34″の近傍に基準電位20
0と同電位の非整流性電極を形成せしめる事も出
来る。
この実施例によれば、領域34と開孔36とは
互いに近傍に位置するので、領域34と開孔36
との間の抵抗は非常に小さくなり、領域34及び
開孔36の形状が小さくとも順方向電流は大きく
なる。半導体基体表面の層抵抗を1000Ω/□と
し、領域34と開孔36との間隔が6μm,また
開孔36は領域34と平行に6μm開孔されてい
るときの両者の間に存在する抵抗は 1000Ω/□×6μm/6μm=1000Ω であり、非常に小さい値である。
互いに近傍に位置するので、領域34と開孔36
との間の抵抗は非常に小さくなり、領域34及び
開孔36の形状が小さくとも順方向電流は大きく
なる。半導体基体表面の層抵抗を1000Ω/□と
し、領域34と開孔36との間隔が6μm,また
開孔36は領域34と平行に6μm開孔されてい
るときの両者の間に存在する抵抗は 1000Ω/□×6μm/6μm=1000Ω であり、非常に小さい値である。
又、領域34と開孔36との間隔が50μmのと
き、領域34と開孔36との間の抵抗として1000
Ωを得る為に領域34及び開孔36が平行に形成
されねばならぬ大きさは (1000Ω/□×50μm)/1000Ω=50μm となり実用的には領域34と開孔36との間の距
離は保護の応答速度および保護の精度並びに集積
度等を考えて、50ミクロン以下の値が本発明の効
果を有効に発揮する値となる。
き、領域34と開孔36との間の抵抗として1000
Ωを得る為に領域34及び開孔36が平行に形成
されねばならぬ大きさは (1000Ω/□×50μm)/1000Ω=50μm となり実用的には領域34と開孔36との間の距
離は保護の応答速度および保護の精度並びに集積
度等を考えて、50ミクロン以下の値が本発明の効
果を有効に発揮する値となる。
第1図および第2図はそれぞれ従来技術による
半導体装置の断面図である。第3図A乃至第3図
Cは本発明の実施例の一部を示す断面図であり、
第3図Aおよび第3図Bはその中間工程を示すも
のである。又、第3図Dは本発明の実施例の集積
回路装置の平面図である。 尚図において、11,21,31は半導体基
体、12,22a,22b,34,34′,3
4″は逆導電型領域、13,23,24,32は
絶縁膜、14,25,26,27,28,37,
38は電極、33,35,36は開孔、100は
基体電位、200は基準電位、G1は入力端子、
G2は出力端子である。
半導体装置の断面図である。第3図A乃至第3図
Cは本発明の実施例の一部を示す断面図であり、
第3図Aおよび第3図Bはその中間工程を示すも
のである。又、第3図Dは本発明の実施例の集積
回路装置の平面図である。 尚図において、11,21,31は半導体基
体、12,22a,22b,34,34′,3
4″は逆導電型領域、13,23,24,32は
絶縁膜、14,25,26,27,28,37,
38は電極、33,35,36は開孔、100は
基体電位、200は基準電位、G1は入力端子、
G2は出力端子である。
Claims (1)
- 1 半導体基板の一主面の一導電型領域に細長い
平面形状を有する接触部が設けられ、細長い第1
の電極が該細長い接触部において前記一導電型領
域に非整流性接触をして接続され、該接触部と対
向する辺が該接触部と平行となるように細長い平
面形状の逆導電型領域が設けられてこれにより該
一導電型領域とPN接合を形成し、該逆導電型領
域の一端には第2の電極が非整流性接触をして接
続され、該第1の電極には基準電位が印加され、
該第2の電極は入力もしくは出力端子に接続さ
れ、かつ該第1の電極の接触部と該逆導電型領域
との距離は50ミクロン以内であることを特徴とす
る半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3372277A JPS53118383A (en) | 1977-03-25 | 1977-03-25 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3372277A JPS53118383A (en) | 1977-03-25 | 1977-03-25 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS53118383A JPS53118383A (en) | 1978-10-16 |
JPS6229911B2 true JPS6229911B2 (ja) | 1987-06-29 |
Family
ID=12394282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3372277A Granted JPS53118383A (en) | 1977-03-25 | 1977-03-25 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS53118383A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7582537B2 (en) * | 2004-12-15 | 2009-09-01 | Lg Electronics Inc. | Zener diode and methods for fabricating and packaging same |
-
1977
- 1977-03-25 JP JP3372277A patent/JPS53118383A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS53118383A (en) | 1978-10-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3855610A (en) | Semiconductor device | |
US5477407A (en) | Protection circuit for protecting a semiconductor device from a voltage surge | |
JPH01140757A (ja) | 半導体入力保護装置 | |
US3450965A (en) | Semiconductor having reinforced lead structure | |
JPS6229911B2 (ja) | ||
EP0087155B1 (en) | Means for preventing the breakdown of an insulation layer in semiconductor devices | |
JPS6359257B2 (ja) | ||
JP3038722B2 (ja) | 接合型電界効果トランジスタ | |
JPH0518466B2 (ja) | ||
JP2598446B2 (ja) | Mis−fet | |
JPS64824B2 (ja) | ||
JPS5950099B2 (ja) | 半導体抵抗素子 | |
JPS62165362A (ja) | 半導体集積回路装置 | |
JP3071773B1 (ja) | 半導体装置の製造方法 | |
JPH0456469B2 (ja) | ||
US5432369A (en) | Input/output protection circuit | |
JPS584820B2 (ja) | 半導体装置 | |
JPS6112691Y2 (ja) | ||
JP2757864B2 (ja) | 半導体装置 | |
JPS59154056A (ja) | 半導体装置 | |
JPS62155548A (ja) | 半導体集積回路の静電保護回路素子 | |
JPS587870A (ja) | 半導体集積回路装置 | |
JPH0329361A (ja) | 半導体装置 | |
JP3114735B2 (ja) | 半導体装置の製造方法 | |
JPH03236281A (ja) | 電力用半導体装置 |