JPS6229173A - Trapped charge bidirectional power fet - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は電力スイッチング半導体、特に電力ＭＯ８ＦＥ
Ｔ　（金属酸化物半導体電界効果トランジスタ）等に関
するものである。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention relates to power switching semiconductors, particularly power MO8FE
This relates to T (metal oxide semiconductor field effect transistor) and the like.

（従来の技術） １９８２年６月２１日に出願し九係属中の通し番号５９
０．７１９および３９０．４７９のものは、間に共通の
ドリフト領域を持ち横方向に間隔をおいて区切られたソ
ース領域とチャネル領域を含む交流電力ＦＥＴ構造を開
示するものである。ソース領域に接続された主端子を介
していずれかの極性の電圧を印加すると、いずれかの方
向のｘｉがチャネル近傍のゲート電極手段の電位により
制御される。ゲート電極手段の電位は十分な強度の電界
を産み出し、チャネル領域内の導電性タイプを反転させ
、双方向性導電を可能にする。(Prior art) Serial number 59 filed on June 21, 1982 and pending.
0.719 and 390.479 disclose an AC power FET structure that includes laterally spaced source and channel regions with a common drift region therebetween. When a voltage of either polarity is applied via the main terminal connected to the source region, xi in either direction is controlled by the potential of the gate electrode means near the channel. The potential of the gate electrode means produces an electric field of sufficient strength to reverse the conductivity type within the channel region, allowing bidirectional conduction.

（発明が解決しようとする問題点） 上記従来の構成において、ゲート電位印加の時にケート
電極手段を、ひとつの主要交流ジイン端子に合わせるこ
となしにケート電極手段から電界を産み出す必要が生じ
てきた。(Problems to be Solved by the Invention) In the conventional configuration described above, it has become necessary to generate an electric field from the gate electrode means without aligning the gate electrode means with one main AC dielectric terminal when applying a gate potential. .

そこで本発明は交流への用途をも含め、双方向性電力ス
イッチング用の横形１！’　Ｅ　Ｔ構造を改良するもの
である。特に、各々が両方向に電流を導通させる１対の
ＦＥＴチャネルの近傍にラシ該ＦＥＴチャネルから絶縁
されたフローティング、。Therefore, the present invention provides a horizontal 1! for bidirectional power switching, including applications for alternating current. ' ET structure is improved. In particular, a pair of FET channels, each of which conducts current in both directions, is placed near and insulated from the FET channels.

ゲート！極手段の捕獲電荷（ｔｒａｐｐｅｄ　ｃｂａｒ
ｇｅ）にヨリエンハンスメントにおいてゲート殴能ｆ　
向上させるドラッグｌ−−・チャージ双方向性導電ＦＥ
Ｔを提供することを目的とする。Gate! trapped charge (cbar)
ge) to improve the gate performance in the enhancement
Improved drag l--charge bidirectional conductive FE
The purpose is to provide T.

（問題点を解決するための手段） 上記目的を達成するために本発明は、 導電性タイプの半導体材料である、第１のソース領域と
、 前記第１ソース領域との接合部を形成するＭｉｌ記半導
体材料と他方の導電性タイプの半導体わ料である、第１
のチャネル領域と、 前記第１チヤネル領域との別の接会部全形成する前記導
電性タイプ半導体材料である、ドリフト領域と、 前記ドリフト領域との接合部を形成するｉｉｆ記他方の
導電性タイプ半導体材料でちる、第２のチャネル領域と
、 前記第２チヤネル領域との接合部を形成する前記導電性
タイプ半導体材料である、第２のソース領域と、 前記第１、第２チヤネル頂域の近傍のゲート＠極手段を
包含し、十分な強度の′電界を生じて前記第１、第２チ
ヤネル領域の導電性タイプを反転させる捕獲′α荷（ｔ
ｒａｐｐｅｄ　ｃｂａｒｇｅ　）の蓄電にＭ蓮したゲー
ト手段、から構成式れる双方向性電力Ｆ　Ｅ　Ｔが ｊｉｉｌ記第１および第２ソース領域に対するずれかの
極性の電圧印加時、前記ゲート手段が制御された伏５帖
で、前記ソース領域間にそれぞれ妥当な方向の電流を流
すことができる構成にしたものである。(Means for Solving the Problems) In order to achieve the above object, the present invention provides: a first source region that is a conductive type semiconductor material; and a Mil that forms a junction between the first source region and the first source region. the first semiconductor material and the other conductive type semiconductor material;
a channel region of the first channel region; a drift region of the conductive type semiconductor material forming a junction with the first channel region; and a drift region of the other conductive type forming a junction with the drift region. a second channel region made of a semiconductor material; a second source region made of the conductive type semiconductor material forming a junction with the second channel region; and a second source region made of the conductive type semiconductor material forming a junction with the second channel region; A trapping 'α charge (t
When a voltage of either polarity is applied to the first and second source regions, the gate means is controlled to generate a bidirectional power FET consisting of a gate means connected to the charge storage of the wrapped cbarge. The configuration is such that a current can flow in an appropriate direction between the source regions with five layers.

（作用） 上記構成により、本発明は、捕獲電荷を電気的に絶縁し
たゲート電極手段に蓄電することによりこの要求に応え
ている。充電′成極手攻はゲルト電極手段の充電のため
に、ゲート電極手段の近すに配置される。電気絶縁層手
段がゲート電極手段と第１、第２チヤネル領域の間にあ
る。(Function) With the above configuration, the present invention satisfies this demand by storing captured charges in the electrically insulated gate electrode means. A charging polarization device is placed in close proximity to the gate electrode means for charging the gel electrode means. An electrically insulating layer means is between the gate electrode means and the first and second channel regions.

電気絶縁層手段はまた充電′也穫手段とゲート電極手段
の間にもあり、ゲート電極手段は充ル′也惟＋段の一定
の極性の電位に応じてトンネル効果により後者の絶縁層
手段を通過するキャリアによって充電される。The electrically insulating layer means is also between the charging means and the gate electrode means, the gate electrode means tunneling the latter insulating layer means in response to a potential of constant polarity at the charging stage. It is charged by passing carriers.

交流電力ＦＥＴはゲート電極手段に捕獲電荷が蓄電され
ていない場合、ＯＦＦ状態となり、ドリフ）’ｆｆｆｌ
ｔ域と一方のチャネル領域の間の接合部が一方のソース
領域への電流を遮断し、ドリフト領域と他方のチャネル
領域の間の接合部が他方のソース領域への電流を遮断す
る。充ＩＭ、電極手段の逆方向の極性の電位に応じて電
荷はトンネル効果により上述の絶縁層を通過することに
よってゲート電極手段から排除される。If the captured charge is not stored in the gate electrode means, the AC power FET is in the OFF state and drifts)'fffl
A junction between the t-region and one channel region blocks current to one source region, and a junction between the drift region and the other channel region blocks current to the other source region. Charge IM, depending on the potential of the opposite polarity of the electrode means, charges are removed from the gate electrode means by tunneling through the above-mentioned insulating layer.

（実施例） 第１図はｎ型のようなひとつの導電性タイプの基板４を
包含し上部表面６を持つ横形双方向性電力ＦＥＴ構造で
ある。上部９層８は上部表面６から基板内に拡散または
成長され、これにイオン注入および／または♂上層１０
の拡散が後続する。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a lateral bidirectional power FET structure having a top surface 6 containing a substrate 4 of one conductivity type, such as n-type. A top 9 layer 8 is diffused or grown into the substrate from the top surface 6 into which ions are implanted and/or a male top layer 10 is deposited.
followed by the spread of

複数のノツチ１２，１４．１６等が基板内に形成され、
上部表面６から♂上部層１０およびｐ上部層８を通って
基板領域４に至っている。Ｃ０Ｈｕ。A plurality of notches 12, 14, 16 etc. are formed in the substrate,
It extends from the upper surface 6 through the male upper layer 10 and the p upper layer 8 to the substrate region 4 . C0Hu.

「電力ＭＯ８ＦＥＴ　　の特性研究」、ＩＥＥＥ電子素
子会議、論文Ｃ）１１４６＋−３７７９，００００−０
３８５；ＩＥＥＥトランザクション電子素子、ｖｏｔ、
ＥＤ−２５、Ａｊｏ、１９７８年１０月、およびＡｍｍ
ｅｒおよびＩＬｏｇｅｒｓ　、「ＵＭＯＳシリコン、ト
ランジスタ」、トランザクションＩ　Ｅ　Ｅ　Ｊシ、Ｅ
Ｄ−２７，９０７〜９１４ページ、１９８０年５月、等
の技術で知られているように、これらの７ソチは異方性
状にエツチングすることができる。このほかに、該ノツ
チは、凝縮フッ化水素の存在下で局所領域に一定電流を
流す既知の陽極酸化技術に従い、多孔性シリコン領域に
よって形成し、基板と単結晶を保ちながらなお多孔性と
なるシリコン内の構造変化を産み出すことができる。異
方性エツチングの場合には、ノツチの下部を絶縁材料で
満たす。陽極酸化の場合には、基板を酸化雰囲気にあて
るので、酸素が多孔性ノツチ化領域内の孔に入り、１ａ
、２ｏ、２２等で示す領域を急速に酸化するが、この領
域は基板４と単一の結晶体でありながら、実質的に非導
電性である。陽極酸化の前か後に、ノツチをレベル２４
，２６，２８等に向かって下方にエツチングする。"Characteristics study of power MO8FET", IEEE Electronic Devices Conference, Paper C) 1146+-3779,0000-0
385; IEEE Transaction Electronic Elements, vot,
ED-25, Ajo, October 1978, and Amm
er and ILogers, “UMOS Silicon,Transistors”, Transactions IE E J, E.
D-27, pages 907-914, May 1980, etc., these seven etchings can be etched anisotropically. In addition, the notch is formed by a porous silicon region, which remains porous while remaining monocrystalline with the substrate, according to the known anodization technique of passing a constant electric current through a localized region in the presence of condensed hydrogen fluoride. Structural changes within silicon can be produced. In the case of anisotropic etching, the bottom of the notch is filled with insulating material. In the case of anodic oxidation, the substrate is exposed to an oxidizing atmosphere so that oxygen enters the pores within the porous notched region and 1a
. Before or after anodizing, set the notch to level 24.
, 26, 28, etc.

ノツチ１２では、酸化シリコン絶縁層３０および５２が
このノツチの内部の相対する表面に活って成長する。つ
いで、第１および第２のゲート電極５４．５６をこのノ
ツチの左右垂直側面に滑って形成させるが、これはアル
ミニウムのような導電材料をある角度からシャドー沈看
させるか、ポリシリコンの低圧化学蒸１（ＩＪ’ＣＶＤ
）等による。また、別の絶縁酸化層３８を該ゲート′社
極に相対する側面と上部ノツチ区域の下部に市って設け
るが、これは化学蒸着等による。In notch 12, silicon oxide insulating layers 30 and 52 grow on opposing surfaces inside the notch. First and second gate electrodes 54,56 are then formed by sliding them onto the left and right vertical sides of this notch, either by shadowing a conductive material such as aluminum from an angle or by using a low pressure chemical method such as polysilicon. Steam 1 (IJ'CVD
) etc. Another insulating oxide layer 38 is also provided on the side facing the gate electrode and below the upper notch area, such as by chemical vapor deposition.

次に充電電極４０をノツチに配置し、絶縁層５８により
ゲート電極間で絶縁する。グート′１！極と充電電極を
含むノツチ１４および１６のゲーティング手段は上記と
同様である。A charging electrode 40 is then placed in the notch and insulated between the gate electrodes by an insulating layer 58. Gut'1! The gating means for notches 14 and 16, including poles and charging electrodes, are as described above.

ノツチ１２は上部表面６から上部層１０および８を通っ
て基板領域４へと下に延びる。ノツチ１２は上部層１０
を第１と第２の左右ソース領域４２，４４に分け、この
内領域間に延びている。ノツチ上部＆′ｉ上部層８を第
１および第２領域４６．４８に分けてこれに左右のチャ
ネル領域５０．５２を含め、この間に延びている。接合
部５・＄は圧力ソース４２と左方チャネル領域５０の間
に形成される。接合部５６は右方ソース領域４４と右方
チャネル領域５２０間に形成される。ノツチ周辺の基板
４は基板のドレイ／またはドリフト領域５８を形成する
。接合部６０はドリフト領域５８と左方チャネル領Ｍ５
０Ｔｈ包含する領域４６の間に形成される。接合部６２
はドリフト領域５８と右方チャネル領域５２を包含する
領域４８の間に形成される。主電極金属部６４は上部表
面６上のエツチング溝に蒸着し、ソース領域４２とチャ
ネル包含領域４６に抵抗接触させる。別の主電極金属部
６６は上部表面６上のエツチングされた溝に蒸着し、ソ
ース領域４４とチャネル包含領域４８に抵抗接触させる
。Notch 12 extends from top surface 6 down through top layers 10 and 8 into substrate region 4. Notch 12 is the upper layer 10
is divided into first and second left and right source regions 42 and 44, and extends between the inner regions. The notch top &'i divides the top layer 8 into first and second regions 46,48 including left and right channel regions 50,52 extending therebetween. A junction 5.$ is formed between the pressure source 42 and the left channel region 50. Junction 56 is formed between right source region 44 and right channel region 520. The substrate 4 around the notch forms a substrate drain/or drift region 58. The junction 60 is connected to the drift region 58 and the left channel region M5.
It is formed between regions 46 that include 0Th. Joint part 62
is formed between the drift region 58 and the region 48 that includes the right channel region 52. Main electrode metallization 64 is deposited in an etched groove on top surface 6 and makes resistive contact with source region 42 and channel containing region 46. Another main electrode metallization 66 is deposited in an etched groove on top surface 6 and makes resistive contact with source region 44 and channel containing region 48.

充電電極４０に！圧源７０から端子６８を介して一定の
極性の電位を印加すると、キャリアがトンネル効果によ
り絶縁層５８を通過して左方ゲート電極５４に至り、こ
れを充電する。圧力ゲート電極５４は電気的に浮遊し、
電荷がここに捕獲（ｔｒａｐｐｅｄ）され蓄電される。To charging electrode 40! When a constant polarity potential is applied from the pressure source 70 via the terminal 68, carriers pass through the insulating layer 58 due to the tunnel effect and reach the left gate electrode 54, charging it. The pressure gate electrode 54 is electrically floating;
Charge is trapped and stored here.

左方ゲート電極５４が左方主電極６４に対して正に充電
されると、２層４６内の電子がチャネル領域５０に誘引
されてその導電性タイプｎ匿に反転する。When left gate electrode 54 is positively charged with respect to left main electrode 64, electrons in layer 46 are attracted to channel region 50 and reverse its conductivity type.

これによシミ子かｎノース領域４２からチャネル５０を
通って基板４内のドリフト領域５８に流れる。右方主電
極６６が′ＥＥ力主！他６４に対して正の場合は、電流
がｐ領域４８から瞬時的に順バイアスＰＮ接合部６２を
介してドリフト領域５８に流れ、次に左方チャネル５０
ｔ−通ってソース領域４２および左方主電極６４に流れ
る。This causes radiation to flow from n-north region 42 through channel 50 to drift region 58 in substrate 4. The right main electrode 66 is the main power source! If positive with respect to other 64, current flows momentarily from p region 48 through forward biased PN junction 62 to drift region 58 and then to left channel 50.
t- to source region 42 and left main electrode 64.

電流がＦＥＴ＝５７流れ始まった途端、主電極６６゜６
４間の電圧が低下し始めるため、これによって右方ＦＥ
Ｔチャネル５２に隣接した２層領域４８の部７２を含め
、ｌ”　ＥＴ諸領域の電位が低減する・この電位低下に
よりキャリア電子流は右方チャネル領域５２へ向かうが
、その理由は部所７２が右方ゲート電＠５６に対して負
になり、このため電子が右方チャネル領域５２に誘引さ
れてその導電性タイプｎ型に反転し、従ってチャネル５
２を導電化するからである。順方向バイアＸＰＮ接合６
２は、第２チヤネル５２がＯＮとなるまで瞬時的に導電
するのみである。As soon as the current starts flowing through FET = 57, the main electrode 66°6
This causes the right FE
The potential of the l'' ET regions, including the portion 72 of the two-layer region 48 adjacent to the T channel 52, decreases. This potential drop directs the carrier electron flow toward the right channel region 52, and the reason for this is that the portion 72 becomes negative with respect to the right gate voltage @56, so that electrons are attracted to the right channel region 52 and invert its conductivity type to n-type, thus channel 5
This is because it makes 2 conductive. Forward via XPN junction 6
2 only instantaneously conducts electricity until the second channel 52 is turned on.

ＦＥＴ２の主電流通路は、右方主電極６６を出て右方ソ
ース領域４４を通り、ノツチ１２の右側面に浴う右方重
訂チャネル領域５２を下方に向かって通り、ぜらにノツ
チの右側面に清うドリフト領域５８に入り、次いでノツ
チ１２の下部７４周辺を流れ、次に基板４のドリフト領
域５８内にあるノツチ１２の圧側面に６って上昇し、次
いでノツチのｎ側面に沿って左方垂直チャネル領域５０
を通って上へ向かい、左方ソース領域４２を通って左方
主電極６４に至るものである。The main current path of FET 2 exits the right main electrode 66, passes through the right source region 44, passes downwardly through the right overlapping channel region 52 on the right side of the notch 12, and then passes through the right side of the notch 12. It enters the drift region 58 clearing on the right side, then flows around the lower part 74 of the notch 12, then rises to the pressure side of the notch 12 in the drift region 58 of the substrate 4, and then flows on the n side of the notch. Along the left vertical channel region 50
2, and extends upward through the left source region 42 to the left main electrode 64.

本構造は双方向性であるため、右方フローティング・ゲ
ート電極６６に右方主電極６６に対して正の捕獲電荷（
ｔｒａｐｐｅｄ　ｃｈａｒｇｅ）がある場合は、電流は
また左方主電極６４から、右方主電極６６に流れ得る。Since the structure is bidirectional, the right floating gate electrode 66 has a positive trapped charge (
If there is a trapped charge, current may also flow from the left main electrode 64 to the right main electrode 66.

２層領域４８中の電子は右方ゲート電極３６１Ｃよシ右
方チャネル領域５２に誘引されチャネル領域５２をｎ型
に反転するので、電子流はｎノース領域４４からチャネ
ル５２を通って基板４内のドリフト領域５８へ向かう。Electrons in the two-layer region 48 are attracted from the right gate electrode 361C to the right channel region 52 and invert the channel region 52 to n-type, so that the electron flow flows from the n-north region 44 through the channel 52 into the substrate 4. toward the drift region 58.

左方主電極６４が右方主電極６６に対して正である場合
には、チャネル５０がＯＮとなるまで電流が、２層領域
４６から１＠方向バイアスＰＮ接合６０を通って瞬時的
に流れる。主電流通路は、左方主電極６４から左方ソー
ス４２、左方チャネル５０、ドリフト領域５８、右方チ
ャネル５２、右方ソース４４を通って右方主電極６６に
至る。従って主電極６６は、主電極６４の電圧に比して
負の電圧が印加された場合には、電子流源として機能し
、主電極６４に比して正の電圧が印加された場合には電
極として機能する。When the left main electrode 64 is positive with respect to the right main electrode 66, current flows instantaneously from the bilayer region 46 through the 1@ direction biased PN junction 60 until the channel 50 is turned ON. . The main current path is from left main electrode 64 through left source 42 , left channel 50 , drift region 58 , right channel 52 , right source 44 to right main electrode 66 . Therefore, the main electrode 66 functions as an electron flow source when a negative voltage is applied compared to the voltage of the main electrode 64, and when a positive voltage is applied compared to the main electrode 64. Functions as an electrode.

電圧源７６によりバイアスがかかると充電市極４０に逆
方向の極性の電位が生じ、これに応じて７０−テインゲ
ーグート電極５４．５６に蓄電された捕獲電荷は、トン
ネル効果で絶縁層３８を通ってもどるキャリアによって
排除される。When a bias is applied by the voltage source 76, a potential of opposite polarity is generated at the charging electrode 40, and in response, the trapped charges stored in the electrode 54 and 56 pass through the insulating layer 38 due to the tunnel effect. They are excluded by the career they go through and return to.

ゲート電極５４．３６に電荷が捕獲（ｔｒａｐｐｅｄ）
されていない、あるいは充電が不十分な場合には、チャ
ネル領域５０．５２はｐ型であり、ＦＥＴ２は遮断ＯＦ
Ｆ状態となる。左方主電極６４から右方主電極６６への
電流は接合部６２で遮断される。Charge is trapped in gate electrode 54.36
If not or if charging is insufficient, channel region 50.52 is p-type and FET2 is cut off OF
It becomes F state. The current from the left main electrode 64 to the right main electrode 66 is interrupted at the junction 62.

右方主電極６６から左方主電極６４への逆方向の電流は
接合部６０で遮断される。The reverse current flow from the right main electrode 66 to the left main electrode 64 is blocked at the junction 60.

双方向性ＦＥＴ２を用いて交流電力を制御することがで
き、第１図は、主電極６４，６６に接続した負荷７Ｂと
交流電源８０の概略図である。Bidirectional FET 2 can be used to control AC power, and FIG. 1 is a schematic diagram of AC power source 80 and load 7B connected to main electrodes 64, 66.

交流を源８０の駆動時、右方主電極６６が左方主電極６
４に対して正であると、圧力ゲート電極５４の電荷は、
ソース領域４２および２層領域４６に接続した負の左方
主電極６４に対して正となる。従って、チャネル５０は
ｎ型に反転し、導電する。即ち、電流が正の右方主電極
６６から右方ソース領域４４、右方チャネル５２、基板
４内のノツチ１２の下部７４の周辺にあるドリフト領域
５８、左方チャネル５０、Ｅ’！ｔソース４２を通って
負の左方主電極６４に流れ、また負荷７８を通る。When the AC source 80 is driven, the right main electrode 66 is the left main electrode 6.
4, the charge on the pressure gate electrode 54 is
It becomes positive with respect to the negative left main electrode 64 connected to the source region 42 and the two-layer region 46. Channel 50 is therefore inverted to n-type and conducts. That is, the current flows from the positive right main electrode 66 to the right source region 44, to the right channel 52, to the drift region 58 around the bottom 74 of the notch 12 in the substrate 4, to the left channel 50, to E'! It flows through the t source 42 to the negative left main electrode 64 and through the load 78 .

交流電源８０が他方の半サイクルにある場合には、左方
主電極６４は右方主電極６６に対して正であり、右方ゲ
ート電極３６の電荷はソース４４および２層領域４８に
接続した負の右方主電極６６に対して正である。従って
チャネル５２が導通し、電流が正の左方主電極６４から
左方ソース４２、左方チャネル５０、ノツチの下部周辺
にあるドリフト領域５８、右方チャネル５２を通って右
方ソース４４および負の右方主電極６６へと流れる。When AC power supply 80 is on the other half cycle, left main electrode 64 is positive with respect to right main electrode 66 and the charge on right gate electrode 36 is connected to source 44 and bilayer region 48. It is positive with respect to the negative right main electrode 66. Channel 52 therefore conducts and current flows from the positive left main electrode 64 through the left source 42, through the left channel 50, through the drift region 58 around the bottom of the notch, through the right channel 52 to the right source 44 and the negative main electrode. The current flows to the right main electrode 66.

主電極間の電流通路は各ソース領域から下方へチャネル
領域を通ってノツチの下部７４ｏ周辺へ延びる。これに
よりドリフト領域での電流通路の長さが増大するので、
横方向の寸法を上部表面６に后って増大させなくてもＯ
ＦＦ状態での高い電圧遮断能力が向上しておシ、従って
開状態での抵抗が比較的低いまま高密度、高電圧双方向
性Ｆ”ＥＴの構造が可能である。A current path between the main electrodes extends from each source region downwardly through the channel region to around the bottom portion 74o of the notch. This increases the length of the current path in the drift region, so
O without increasing the lateral dimensions beyond the upper surface 6
The high voltage blocking capability in the FF state is improved, thus allowing the construction of high density, high voltage bidirectional F''ETs with relatively low resistance in the open state.

第１図に示すごとく、複数の）”ＥＴが集積化構造中に
含まれている。上部層１０，８はそれぞれノツチ１４，
１６により、さらに左右のソース領域およびチャネル領
域に分割されている。圧電極金属部は既述［、たように
配備され、交流負荷ラインに直列ないし、第１図に示す
ように並列に接続されている。各フローティング・ゲー
ト電極は、端子６８を介して並列に接続された各充電電
極から充電される。As shown in FIG. 1, a plurality of ET's are included in the integrated structure.
16, it is further divided into left and right source regions and channel regions. The piezo electrode metal parts are arranged as described above and are connected in series with the AC load line or in parallel as shown in FIG. Each floating gate electrode is charged via terminal 68 from each charging electrode connected in parallel.

主電極６６はノツチ１２の周辺の圧力にあるＦＥＴにと
ってソース電極を形成し、ノツチ１４の周辺の右方にあ
るＦ　Ｅ　Ｔにとってもソース電極となる。主電極８２
はノツチ１４の周辺のＦ”　Ｅ　Ｔにとってドレイン電
極を形成し、ノツチ１６周辺の）’ＥＴ！でとってもド
レイ７電極となる。交流電源８０が他方の半サイクルに
ある場合には、電極６６．８２の役割が逆転する。即ち
、毛体６６が各ノツチ１２，１４の周辺のＦＥＴにとっ
てドレインとなり、電極８２が各ノツチ１４．＋６の周
辺の左右のＦ　Ｅ　′１１Ｃとってソースとなる。一つ
おきの主電極６４．８２等はこのようにして交流電源の
一方側に接続され、またその他の一つおきの主電極６６
．８４等は交流電源の他方側に接続される。The main electrode 66 forms the source electrode for the FETs at pressure around the notch 12 and also for the FETs to the right around the notch 14. Main electrode 82
forms the drain electrode for F'ET! around notch 14, and becomes the drain electrode for F''ET! around notch 16. When AC power supply 80 is on the other half cycle, electrode 66. The roles of 82 are reversed. That is, the capillary body 66 becomes a drain for the FETs around each notch 12, 14, and the electrode 82 becomes a source for the left and right FETs around each notch 14.+6. The three main electrodes 64, 82, etc. are connected to one side of the AC power supply in this way, and the other main electrodes 64, 82, etc.
．． 84 etc. are connected to the other side of the AC power supply.

第１図には多数の代る構造がある。各チャネルにそれぞ
れゲート電極があるように分離ゲート電極が望ましいが
、第２図に示すように単一ゲート′直極１０２も可能で
ある。第２図では第１図と同じ参照番号を使用している
が簡明を期すため適当な場所では後に「ａ」をつけた。There are many alternative structures in FIG. Although separate gate electrodes are preferred, so that each channel has its own gate electrode, a single gate' direct pole 102 is also possible, as shown in FIG. In FIG. 2, the same reference numbers as in FIG. 1 are used, but for the sake of clarity, an "a" has been added after the part where appropriate.

別の代替構造の第２図では、主′電極６６ａが上部層１
および上部Ｐ層′ＪＩｒ通って基板４ａへと下方へ延び
、それに市ってＰ＋層１０４を含んで基板４ａとの接合
部１０６を形成することができる。In another alternative structure, FIG. 2, the main electrode 66a is
and may extend downwardly through the upper P layer 'JIr to the substrate 4a and include the P+ layer 104 to form a bond 106 with the substrate 4a.

別の代替構造では、第１図と同様の参照番号を使用して
適当な場所では簡明を期すためｒｂＪを後につけた第３
図で示すように、上８１′１表面６から下方へ延びる６
６等（７−）各主電極の代わりに主電極６６ｈを表面６
ｂの上部に配置し、第１図の領域４４，１０８に対応す
る間隔を置いたｎ拡散タブ領域４４ｂ、１０８ｂＶｃ接
触させることができる。Another alternative structure is to use the same reference numerals as in FIG. 1, followed by rbJ for clarity where appropriate.
6 extending downwardly from the upper 81'1 surface 6 as shown in the figure.
6 etc. (7-) Main electrode 66h is placed on the surface 6 instead of each main electrode.
b and can be contacted by spaced n diffusion tab regions 44b, 108b, which correspond to regions 44, 108 of FIG.

さらに別の代替構造、第３図では、ノツチ手段を２個の
ノツチ１１０．１１２で構成し、各ノ・チが第２図と同
様にゲート電極お４Ｌび充電電極病１責を持つことがで
きる。左方ゲート電極１１４は左方充電電極１１６で充
電され、右方ゲート電極１１８は光１電極１２０で充電
される。充１！寛極１２０は充１！ｎｔ極１１６に接続
するか、別個に電荷１１支給することができる。ドリフ
ト領域５８ｂを通る’＋ｕ　Ｒ’４’ｆＪ路＆ｉ、チャ
ネル５０ｂ、５２ｂ　間（７）両／　７千１ＩＯ９１＋
２の下部周辺に延びる。Yet another alternative construction, FIG. 3, consists of the notch means consisting of two notches 110, 112, each notch having a gate electrode and a charging electrode as in FIG. can. The left gate electrode 114 is charged with the left charging electrode 116 and the right gate electrode 118 is charged with the photo1 electrode 120. Full 1! Kangyoku 120 is full 1! It can be connected to the nt pole 116 or can be supplied with a charge 11 separately. '+u R'4'fJ path passing through drift region 58b &i, between channels 50b and 52b (7) both/7,000 1IO91+
Extends around the bottom of 2.

第１図と同様の診照番号を使用して適当な場所では簡明
を期すため「ＣＪを後につけた第４図で示すように、別
の代替構造では、縦チャネル５０．５２ではなく横チャ
ネル５０ｃ、５２ｃがある。横チャネル、縦チャネルの
いずれの実施例においても、１８ｃ等の絶縁可能な領域
を除去してよい。第４図のように横チャネルの例では１
２等のノツチを除去してよい。横チャネルの例でノツチ
手段を縦ゲート電極とともに使用する場合は、ゲート電
極が、上部表面６ｃに活って水平に延びチャネル５０ｅ
　、５２ｃから絶縁された部所も包含する。分離ゲート
電極手段が窒ましいが、両チャネルに延びる単一ゲート
も使用でき、これにはノツチがあシ縦チャネルを持つ場
合と、ノツチがなく横チャネルを持つ場合のいずれかが
ある。Another alternative construction is to use the horizontal channels instead of the vertical channels 50.52, as shown in FIG. 4, using the same reference numbers as in FIG. 50c and 52c.In either the horizontal channel or vertical channel embodiment, an insulable region such as 18c may be removed.In the horizontal channel example as shown in FIG.
The 2nd class notch may be removed. If the notch means is used in conjunction with a vertical gate electrode in the lateral channel example, the gate electrode may extend horizontally over the upper surface 6c and form the channel 50e.
, 52c are also included. Although separate gate electrode means are preferred, a single gate extending into both channels can be used, either with a notch and a vertical channel, or without a notch and a horizontal channel.

（発明の効果） 以上述べたことから本構造は双方向性であるため、右方
フローティング・ゲート電極５６に右方主電極６６に対
して正の捕獲電荷（ｔｒａｐｐｅｄｃｈａ　ｒｇｅ　）
がある場合は、電流また左方主電極６４から右方主電極
６６に流れ得る。２層領域４８中の電子は右方ゲート電
極３６により右方チャネル領域５２に誘引されチャネル
領域５２をｎ型に反転するので、′亀子流は一ソース領
域４４からチャネル５２を通って基板４内のドリフト領
域５８へ向かう。左方主電極６４が右方主電極６６に対
して正である場合には、チャネル５０がＯＮとなるまで
１π流がＰ層領域４６から順方向バイアスＰＮ接合６０
を通って瞬時的に流れる。ゲート電極５４．５６に電荷
が捕獲（ｔｒａｐｐｅｄ）されていない、あるいは充電
が不十分な場合には、チャネル領域５０．５２はｐ型で
あり、ＦＥＴ２は遮断ＯＦＦ状態となる。左方主電極６
４から右方主電極６６への？！Ｅ流は接合部６２で遮断
される。右方主電極６６がら左方主電極６４への逆方向
の電流は接合部６０で遮断される。このようにしてフロ
ーティング・ゲート１ｌｆｆ１手段の捕獲電荷によりゲ
ート機能を向上させることができる。(Effects of the Invention) As described above, since the present structure is bidirectional, the right floating gate electrode 56 has a positive trapped charge with respect to the right main electrode 66.
If so, current may also flow from the left main electrode 64 to the right main electrode 66 . Electrons in the two-layer region 48 are attracted to the right channel region 52 by the right gate electrode 36 and invert the channel region 52 to n-type. toward the drift region 58. When left main electrode 64 is positive with respect to right main electrode 66, 1π current flows from P layer region 46 to forward biased PN junction 60 until channel 50 is turned ON.
flows instantaneously through the If no charges are trapped in the gate electrodes 54, 56, or if the charges are insufficient, the channel regions 50, 52 are p-type, and the FET 2 is in a cutoff OFF state. Left main electrode 6
4 to the right main electrode 66? ! The E flow is blocked at junction 62. The current flowing in the opposite direction from the right main electrode 66 to the left main electrode 64 is blocked at the junction 60. In this way, the captured charge of the floating gate 1lff1 means can improve the gate function.

【図面の簡単な説明】[Brief explanation of drawings]

才１ｙは、本発明に従って構成した交流電力１・’ＥＴ
構造体の概略断面図である。 々（宛は、オｌｉｉの代替実施例の概略断面図である。 才３図は、別の代替実施例の概略断面図である。 ／？４＋ｇは、さらに別の代替実施例の概略断面図であ
る。 ２ニドラツプト・チャージ双方向性電力ＦＥＴ３４：第
１ゲート電極手段 ５６：第２ゲート！極手段 ４０：充電電極 ４２：第１リース領域 ４４：第２ソース領域 ５Ｇ＝第１チヤネル領域 ５２：第２チヤネル領域 ５４：接合部 ５６：接合部 ５８ニドリフト領域 ６０：接合部 ６２：接合部 特　許　出願　　人　　イートン　コーポレーション代
升人　弁理士　　Ｊｊ５　　　　優　美　　　ν（ほか
１名）1y is an AC power source 1'ET configured according to the present invention.
FIG. 3 is a schematic cross-sectional view of the structure. Figure 3 is a schematic sectional view of another alternative embodiment. /?4+g is a schematic sectional view of yet another alternative embodiment. 2 Nidrapt charge bidirectional power FET 34: first gate electrode means 56: second gate! electrode means 40: charging electrode 42: first lease region 44: second source region 5G = first channel region 52: Second channel region 54: Junction 56: Junction 58 Drift region 60: Junction 62: Junction Patent Applicant: Eaton Corporation representative Masuto Patent attorney Jj5 Yumi ν (1 other person)

Claims (20)

【特許請求の範囲】[Claims] （１）導電性タイプの半導体材料である第１のソース領
域と、 前記第１ソース領域との接合部を形成する前記半導体材
料と異つた他方の導電性タイプの半導体材料である第１
のチヤネル領域と、前記第１チャネル領域との別の接合
部を形成する前記導電性タイプ半導体材料であるドリフ
ト領域と、 前記ドリフト領域との接合部を形成する前記他方の導電
性タイプ半導体材料である第２のチャネル領域と、 前記第２チャネル領域との接合部を形成する前記導電性
タイプ半導体材料である第２のソース領域と、 前記第１、第２チャネル領域の近傍のゲート電極手段を
包含し、十分な強度の電界を生じて前記第１、第２チャ
ネル領域の導電性タイプを反転させる捕獲電荷（ｔｒａ
ｐｐｅｄｃｈａｒｇｅ）の蓄電に適したゲート手段とか
ら構成される双方向性電力ＦＥＴが前記第１および第２
ソース領域に対するいずれかの極性の電圧印加時、前記
ゲート手段が制御された状態で、前記ソース領域間にそ
れぞれ妥当な方向の電流を流すことができることを特徴
とするトラツプト・チャージ双方向性電力ＦＥＴ。(1) a first source region that is a conductive type semiconductor material; and a first source region that is a conductive type semiconductor material different from the semiconductor material that forms a junction with the first source region;
a drift region of the conductive type semiconductor material forming another junction with the first channel region; and a drift region of the other conductive type semiconductor material forming a junction with the drift region. a second channel region; a second source region of the conductive type semiconductor material forming a junction with the second channel region; and gate electrode means in the vicinity of the first and second channel regions. a trapping charge (tra
a bidirectional power FET comprising gate means suitable for storing electrical power (ppedcharge);
A trap-charge bidirectional power FET characterized in that upon application of a voltage of either polarity to the source region, said gate means is capable of controlling a current in a respective appropriate direction between said source regions. . （２）前記ゲート電極手段の充電のための前記ゲート手
段が前記ゲート電極手段の近傍の充電電極手段を包含す
ることを特徴とする、特許請求の範囲第１項に記載のト
ラツプト・チャージ双方向性電力ＦＥＴ。(2) A trap-charge bidirectional trap as claimed in claim 1, characterized in that said gate means for charging said gate electrode means includes charging electrode means in the vicinity of said gate electrode means. Sexual power FET. （３）前記ゲート電極と前記１次、２次チャネル間の電
気絶縁層手段、および前記充電電極手段と前記ゲート電
極手段の間の電気絶縁層から構成され、前記充電電極手
段にかかつた一定の極性の電位に応じて、前記充電電極
手段と前記ゲート電極手段の電気絶縁層をトンネル効果
によつて通過するキャリアによりゲート電極手段が充電
されることを特徴とする、特許請求の範囲第２項に記載
のトラツプト・チャージ双方向性電力ＦＥＴ。(3) an electrically insulating layer means between the gate electrode and the primary and secondary channels; and an electrically insulating layer between the charging electrode means and the gate electrode means; Claim 2, characterized in that the gate electrode means is charged by carriers passing through the electric insulating layer of the charging electrode means and the gate electrode means according to the polarity potential of the gate electrode means. Trapped-charge bidirectional power FET as described in Section. （４）前記ゲート電極手段に前記捕獲電荷が存在しない
場合に前記ＦＥＴがＯＦＦ状態となり、前記ドリフト領
域と一方の前記チャネル領域の間の接合部が一方の前記
ソース領域への電流の流れを遮断し、前記ドリフト領域
と他方の前記チャネル領域の間の接合部が他方の前記ソ
ース領域への電流の流れを遮断し、前記充電電極手段に
かかつた逆方向の極性の電位に応じて前記充電電極手段
と前記ゲート電極手段の電気絶縁層をトンネル効果によ
つて通過することにより前記捕獲電荷が前記ゲート電極
手段から排除されることを特徴とする、特許請求の範囲
第３項に記載のトラツプト・チャージ双方向性電力ＦＥ
Ｔ。(4) When the trapped charge is not present in the gate electrode means, the FET is in an OFF state, and the junction between the drift region and one of the channel regions blocks current flow to one of the source regions. and a junction between the drift region and the other channel region interrupts the flow of current to the other source region, and the charging is performed in response to a potential of opposite polarity applied to the charging electrode means. A trap according to claim 3, characterized in that the trapped charge is removed from the gate electrode means by tunneling through the electrode means and an electrically insulating layer of the gate electrode means.・Charge bidirectional power FE
T. （５）前記ゲート電極手段が前記ＦＥＴのＯＮ状態、Ｏ
ＦＦ状態ともに浮遊することを特徴とする、特許請求の
範囲第４項に記載のトラツプト・チャージ双方向性電力
ＦＥＴ。(5) When the gate electrode means is in the ON state of the FET, O
5. A trapped charge bidirectional power FET as claimed in claim 4, characterized in that both the FF state and the FF state are floating. （６）前記各ソース領域とチャネル領域に接続した１対
の主電極で構成され、前記主電極が交流負荷ラインに接
続可能であり、 前記ゲート電極手段の前記捕獲電荷により、前記交流ラ
インの第１半サイクル時に第１の前記主電極に対してゲ
ート電極手段が正となり、前記交流ラインの第２半サイ
クル時に第２の前記主電極に対してゲート電極手段が正
となり、 前記交流ラインの第１半サイクル時に電流が前記第２主
電極から前記第２ソース領域、前記第２チャネル領域、
前記ドリフト領域、前記第１チャネル領域、前記第１ソ
ース領域を通つて前記第１主電極に流れ、 前記交流ラインの第２半サイクル時に電流が前記第１主
電極から前記第１ソース領域、前記第１チャネル領域、
前記ドリフト領域、前記第２チャネル領域、前記第２ソ
ース領域を通つて、前記第２主電極に流れることを特徴
とする、特許請求の範囲第４項に記載のトラツプト・チ
ャージ双方向性電力ＦＥＴ。(6) comprising a pair of main electrodes connected to each of the source and channel regions, the main electrode being connectable to an AC load line, and the captured charge of the gate electrode means causing the during one half cycle the gate electrode means is positive with respect to a first said main electrode, during a second half cycle of said AC line the gate electrode means is positive with respect to a second said main electrode; During one half cycle, current flows from the second main electrode to the second source region, the second channel region,
current flows through the drift region, the first channel region, and the first source region to the first main electrode, and during a second half cycle of the AC line, current flows from the first main electrode to the first source region and the first source region. a first channel region;
5. The trap-charge bidirectional power FET of claim 4, wherein the trapped-charge bidirectional power FET flows through the drift region, the second channel region, and the second source region to the second main electrode. . （７）前記交流ラインの第１半サイクル時に、電流が前
記第２主電極から瞬時に前記第２チャネル領域と前記ド
リフト領域間の順方向バイアス接合を介して流れ、前記
第１チャネルを通つて前記第１ソース領域および前記第
１主電極へと流れ、前記ゲート電極手段に対して前記順
方向バイアス接合を弁して基板の電位が下がるので、前
記ゲート電極手段が一定の極性のキャリアを前記第２チ
ャネル領域に誘引して前記第２チャネル領域をひとつの
導電性タイプに反転させるので、前記第１半サイクル時
に主電流通路が前記第２主電極から、前記第２ソース領
域、前記第２チャネル領域、前記ドリフト領域、前記第
１チャネル領域、前記第１ソース領域を通つて、前記第
１主電極に至り、 また、前記交流ラインの第２半サイクル時に、電流が前
記第１主電極から瞬時に前記第１チャネル領域と前記ド
リフト領域間の順方向バイアスを介して前記第２チャネ
ル領域に流れ、前記第２ソース領域および前記第２主電
極に流れ、前記ゲート電極手段に対して前記順方向バイ
アス接合を介して基板の電位が下がるので、前記ゲート
電極手段が一定の極性のキャリアを前記第１チャネル領
域に誘引して、前記第１チャネル領域をひとつの前記導
電性タイプに反転させるので、前記第２半サイクル時に
主電流通路は前記第１主電極から、前記第１ソース領域
、前記第１チャネル領域、前記ドリフト領域、前記第２
チャネル領域、前記第２ソース領域を通つて、前記第２
主電極へ至ることを特徴とする、特許請求の範囲第６項
に記載のトラツプト・チャージ双方向性電力ＦＥＴ。(7) During the first half cycle of the AC line, current flows instantaneously from the second main electrode through the forward biased junction between the second channel region and the drift region and through the first channel. flow to the first source region and the first main electrode, valves the forward biased junction with respect to the gate electrode means and lowers the substrate potential so that the gate electrode means carries carriers of a certain polarity to the to the second channel region to invert the second channel region to one conductivity type, so that during the first half cycle a main current path is from the second main electrode to the second source region to the second source region. through a channel region, the drift region, the first channel region, and the first source region to the first main electrode; and during a second half cycle of the AC line, current flows from the first main electrode. Instantly flows into the second channel region via the forward bias between the first channel region and the drift region, flows into the second source region and the second main electrode, and flows into the forward bias with respect to the gate electrode means. As the potential of the substrate is lowered through the directional bias junction, the gate electrode means attract carriers of constant polarity into the first channel region, reversing the first channel region to one of the conductivity types. , during the second half cycle, the main current path is from the first main electrode to the first source region, the first channel region, the drift region, and the second
through the channel region, the second source region, and the second source region.
7. A trapped charge bidirectional power FET according to claim 6, characterized in that it leads to a main electrode. （８）前記ゲート電極手段が、前記第１チヤネル領域の
近傍に配置した第１ゲート電極と、前記第２チャネル領
域の近傍に配置した第２ゲート電極から成る分割ゲート
電極手段から構成されることを特徴とする、特許請求の
範囲第４項に記載のトラツプト・チャージ双方向性電力
ＦＥＴ。(8) The gate electrode means is constituted by divided gate electrode means consisting of a first gate electrode arranged near the first channel region and a second gate electrode arranged near the second channel region. A trapped charge bidirectional power FET according to claim 4, characterized in that: （９）前記第１、第２ソース領域間および前記第１、第
２チャネル領域間に延び、これを分割し、前記ドリフト
領域に延びるノッチ手段で構成されることを特徴とする
、特許請求の範囲第４項に記載のトラツプト・チヤージ
双方向性電力ＦＥＴ。(9) A notch means extending between the first and second source regions and between the first and second channel regions, dividing the same, and extending to the drift region. A trap-charge bidirectional power FET according to scope 4. （１０）前記チャネル領域が前記ノッチ手段によつて横
方向に間隔をおいて区切られ、前記ノッチ手段が前記Ｆ
ＥＴの上部表面から下方へ延び、前記ドリフト領域が前
記ノッチ手段の下部周辺へ延びることを特徴とする、特
許請求の範囲第９項に記載のトラツプト・チヤージ双方
向性電力ＦＥＴ。(10) the channel region is laterally spaced apart by the notch means;
10. A trap and charge bidirectional power FET as claimed in claim 9, extending downwardly from an upper surface of the ET, said drift region extending to a lower periphery of said notch means. （１１）前記チャネル領域が前記ノッチ手段の各側面に
沿つて概して垂直に延び、前記ドリフト領域が前記チャ
ネル領域の下方にあることを特徴とする、特許請求の範
囲第１０項に記載のトラツプト・チャージ双方向性動力
ＦＥＴ。11. The trap of claim 10, wherein the channel region extends generally vertically along each side of the notch means, and the drift region is below the channel region. Charge bidirectional power FET. （１２）前記ソース領域がその間にある前記ノッチ手段
により上部表面に沿つて横方向に間隔をおいて区切られ
、前記ソース領域が、前記各チャネル領域の上方にある
ことを特徴とする、特許請求の範囲第１１項に記載のト
ラツプト・チャージ双方向性電力ＦＥＴ。(12) The source regions are laterally spaced apart along the upper surface by the notch means therebetween, and the source regions are above each of the channel regions. A trapped charge bidirectional power FET according to paragraph 11. （１３）前記ノッチ手段内でその相対する側面に沿つて
垂直に延び、前記各第１、第２チャネル領域に隣接して
、前記チャネル領域から絶縁された分離第１、第２ゲー
ト電極により、前記ゲート電極が構成され、前記充電電
極手段が前記ノッチ手段内で概して垂直に延び、前記第
１、第２ゲート電極間で絶縁されていることを特徴とす
る、特許請求の範囲第１２項に記載のトラツプト・チャ
ージ双方向性電力ＦＥＴ。(13) separated first and second gate electrodes extending vertically within the notch means along opposing sides thereof, adjacent to and insulated from each of the first and second channel regions; 13. The method of claim 12, wherein the gate electrode is configured such that the charging electrode means extends generally vertically within the notch means and is insulated between the first and second gate electrodes. A trapped charge bidirectional power FET as described. （１４）前記ノッチ手段が前記第１、第２ソース領域間
および第１、第２チャネル領域間に延びた間隔をおいた
第１、第２ノッチで構成され、前記ゲート電極手段が分
離第１、第２ゲート電極で構成され、前記第１ゲート電
極が、前記第１ノッチ内にあり、前記第１チャネル領域
近傍の部を包含し、前記第２ゲート電極が、前記第２ノ
ッチ内にあり、前記第２チャネル領域近傍の部を包含し
、前記充電電極手段が、前記第１ノッチ内の第１充電電
極で構成されて、前記第１ゲート電極から絶縁され、第
２充電電極が、前記ノッチ内にあつて、前記第２ゲート
電極から絶縁されることを特徴とする、特許請求の範囲
第１２項に記載のトラップト・チャージ双方向性電力Ｆ
ＥＴ。(14) the notch means comprises spaced apart first and second notches extending between the first and second source regions and between the first and second channel regions; , the first gate electrode is located within the first notch and includes a portion near the first channel region, and the second gate electrode is located within the second notch. , the charging electrode means comprising a first charging electrode within the first notch and insulated from the first gate electrode, the second charging electrode comprising a portion proximate the second channel region; Trapped charge bidirectional power F according to claim 12, characterized in that it is located within the notch and is insulated from the second gate electrode.
E.T. （１５）前記チャネル領域が、前記各ソース領域と、前
記ドリフト領域の間を上部表面に対して水平に延び、前
記ゲート電極手段が、前記チャネル領域上を上部表面に
対して垂直に延び、前記充電電極手段が、前記ゲート電
極手段上を上部表面に対し垂直に延びていることを特徴
とした特許請求の範囲第４項に記載のトラップト・チャ
ージ双方向性電力ＦＥＴ。(15) the channel region extends between each of the source regions and the drift region horizontally to the top surface; the gate electrode means extends over the channel region perpendicularly to the top surface; 5. A trapped charge bidirectional power FET as claimed in claim 4, wherein charging electrode means extends perpendicularly to the top surface over said gate electrode means. （１６）前記ゲート電極手段が、前記第１チャネル領域
の上にあり、前記充電電極手段の下にある第１ゲート電
極、および前記第２チヤネル領域の上にあり、前記充電
電極の下にある第２ゲート電極とから成る分離ゲート電
極手段から構成されることを特徴とする、特許請求の範
囲第１５項に記載のトラツプト・チャージ双方向性電力
ＦＥＴ。(16) a first gate electrode overlying the first channel region and below the charging electrode means; and a first gate electrode overlying the second channel region and below the charging electrode. 16. A trapped charge bidirectional power FET as claimed in claim 15, characterized in that it comprises separate gate electrode means comprising a second gate electrode. （１７）前記ゲート電極手段が、前記第１・第２チャネ
ル領域の近傍に配置された単一のゲート電極から構成さ
れることを特徴とする、特許請求の範囲第４項に記載の
トラツプト・チャージ双方向性電力ＦＥＴ。(17) The trap as set forth in claim 4, wherein the gate electrode means is composed of a single gate electrode disposed near the first and second channel regions. Charge bidirectional power FET. （１８）前記第１、第２ソース領域間、および前記第１
、第２チャネル領域間に延びてこれを分離し、前記ドリ
フト領域内に延びるノッチ手段から構成され、前記チャ
ネル領域が、前記ノッチ手段により横方向に間隔をおい
て区切られ、前記ノッチ手段が、前記ＦＥＴの上部表面
から下方に延びていることを特徴とする、特許請求の範
囲第１７項に記載のトラツプト・チャージ双方向性電力
ＦＥＴ。(18) between the first and second source regions, and between the first and second source regions;
, notch means extending between and separating second channel regions and extending into the drift region, the channel region being laterally spaced apart by the notch means, the notch means comprising: 18. The trapped charge bidirectional power FET of claim 17, wherein the trapped charge bidirectional power FET extends downwardly from the top surface of the FET. （１９）前記チャネル領域が、前記ノツチ手段の相対す
る側面に沿つて概して垂直に延び、前記ドリフト領域が
、前記チャネル領域の下方にあり、前記ソース領域がそ
の間にある前記ノッチ手段により上部表面に沿つて横方
向に間隔をおいて区切られ、前記ソース領域が前記各チ
ャネル領域の上方にあり、前記ノッチ手段の相対する側
面に沿つて概して垂直に延びて、前記チャネル領域に隣
接し、かつ前記チャネル領域から絶縁された部所を前記
単一ゲート電極手段が包含し、前記充電電極手段が前記
ノッチ手段内で前記ゲート電極手段の相対する前記部所
の間を概して垂直に延びて、前記ゲート電極手段から絶
縁されていることを特徴とする、特許請求の範囲第１８
項に記載のトラップト・チャージ双方向性電力ＦＥＴ。(19) said channel region extends generally perpendicularly along opposite sides of said notch means, said drift region being below said channel region and said source region extending between said notch means on an upper surface thereof; laterally spaced apart along the notch means, the source region overlying each channel region and extending generally perpendicularly along opposite sides of the notch means, adjacent to the channel region and adjacent to the channel region; The single gate electrode means includes a portion insulated from the channel region, the charging electrode means extending generally perpendicularly between the opposing portions of the gate electrode means within the notch means, Claim 18, characterized in that it is insulated from the electrode means.
Trapped charge bidirectional power FET as described in Sec. （２０）前記チャネル領域が上部表面に沿つて前記各ソ
ース領域と前記ドリフト領域の間を水平に延び、前記単
一ゲート電極手段が、前記上部表面に沿つて水平に延び
て、前記ノッチ手段および両方の前記チャネル領域の上
にあり、前記充電ゲート電極が、前記上部表面に沿つて
水平に延びて、前記単一ゲート電極手段から絶縁されて
いることを特徴とする、特許請求の範囲第１８項に記載
のトラツプト・チヤジ双方向性電力ＦＥＴ。(20) the channel region extends horizontally along the top surface between each of the source regions and the drift region, and the single gate electrode means extends horizontally along the top surface between the notch means and the drift region; 18. Overlying both said channel regions, said charging gate electrode extends horizontally along said upper surface and is insulated from said single gate electrode means. Trap-charge bidirectional power FET as described in Section.