JPS62291168A - 不揮発性ram - Google Patents
不揮発性ramInfo
- Publication number
- JPS62291168A JPS62291168A JP61135795A JP13579586A JPS62291168A JP S62291168 A JPS62291168 A JP S62291168A JP 61135795 A JP61135795 A JP 61135795A JP 13579586 A JP13579586 A JP 13579586A JP S62291168 A JPS62291168 A JP S62291168A
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- ram
- eeprom
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- 230000003068 static effect Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
〔産業上の利用分野〕
この発明は、CMOSインバータにより構成される、C
MOSスタティックRAM (以下SRAMと略す)と
、電気的に書換可能な不揮発性メモリ (以下EEPR
OMと略す)とを組み合わせた不揮発性RAMの構成と
動作手順に関する。
MOSスタティックRAM (以下SRAMと略す)と
、電気的に書換可能な不揮発性メモリ (以下EEPR
OMと略す)とを組み合わせた不揮発性RAMの構成と
動作手順に関する。
この発明は、CMOSインバータにより構成されたSR
AMと、EEPROMとから成る不揮発性RAMにおい
−ζ、EEPROMと直接に接続された第1のSRAM
と、前記第1のSRAMと1対の転送ゲートで接続され
た第2のSRAMを設けることにより、SRAMに書き
込んだ情報を、EEPROMに移し換えるのを、第2の
Sr!AMから転送ゲートを通して一4第1のSRAM
に一括転送した後、EEPROMにその情IHを貯える
ようにすることにより、EEPROMに情報を書き込ん
でいる間、その書き込みの終了を待たずに、第2のSR
AMを使用して、データの読み出しや書き込みを可能に
するようにしたものである。
AMと、EEPROMとから成る不揮発性RAMにおい
−ζ、EEPROMと直接に接続された第1のSRAM
と、前記第1のSRAMと1対の転送ゲートで接続され
た第2のSRAMを設けることにより、SRAMに書き
込んだ情報を、EEPROMに移し換えるのを、第2の
Sr!AMから転送ゲートを通して一4第1のSRAM
に一括転送した後、EEPROMにその情IHを貯える
ようにすることにより、EEPROMに情報を書き込ん
でいる間、その書き込みの終了を待たずに、第2のSR
AMを使用して、データの読み出しや書き込みを可能に
するようにしたものである。
従来、第2図に示すようにSRAMと1対1に組み込ま
れたEEFROMとから成る不揮発性RAMが知られて
いた。
れたEEFROMとから成る不揮発性RAMが知られて
いた。
しかし、従来の不揮発性RAMではSRAMの情報を不
揮発性化すべく EEPROMに貯える際、一般にはE
EPROMを構成するフローティングゲートに電荷を注
入あるいは除去し、読め出し時に“1″あるいは“0″
に相当するしきい値に十分な余裕をもたせるには、数ミ
リ秒の書き込み時間を要する。よってEEPROMへの
書き込み中は、SRAMへのアクセスは事実上不可能と
なる。
揮発性化すべく EEPROMに貯える際、一般にはE
EPROMを構成するフローティングゲートに電荷を注
入あるいは除去し、読め出し時に“1″あるいは“0″
に相当するしきい値に十分な余裕をもたせるには、数ミ
リ秒の書き込み時間を要する。よってEEPROMへの
書き込み中は、SRAMへのアクセスは事実上不可能と
なる。
なぜならSRAMへの書き込みはEEPROMへの古き
込t7−i情報を途中で変更してしまうことQごなり、
貯えるべき情報を破壊するばかりでなく、読み出し時に
“′0”とも“1”ともつかない中途半端な情報として
しまう危険性があった。更にSRAMの読み出しをする
場合でも、書き込め状態にあるEEFROMにはEEP
ROM制御回路から制御信号(十数ボルトの高電圧)が
印加されており、直接に接続されているSRAMは正常
な読み出し動作をすることができないという欠点があっ
た。
込t7−i情報を途中で変更してしまうことQごなり、
貯えるべき情報を破壊するばかりでなく、読み出し時に
“′0”とも“1”ともつかない中途半端な情報として
しまう危険性があった。更にSRAMの読み出しをする
場合でも、書き込め状態にあるEEFROMにはEEP
ROM制御回路から制御信号(十数ボルトの高電圧)が
印加されており、直接に接続されているSRAMは正常
な読み出し動作をすることができないという欠点があっ
た。
そこで、この発明は従来のこのような欠点を解決するた
めに、EEPROMへの書き込みを行っている最中でも
、SRAMの書き込み読み出しを可能にすることを目的
としている。
めに、EEPROMへの書き込みを行っている最中でも
、SRAMの書き込み読み出しを可能にすることを目的
としている。
上記問題点を解決するために、この発明は、EEPRO
Mと直接に接続された第1のSRAMに加え、第2のS
RAMを第1のSRAMと一対の転送ゲートで接続した
構成とし、この転送ゲートを通して、第1のSRAMと
第2のSRAMの間は、一度にデータの受渡しを可能と
することで、EEPROMの書き込み中にも、SRAM
の書き込み・読み出しが行えるようにした。
Mと直接に接続された第1のSRAMに加え、第2のS
RAMを第1のSRAMと一対の転送ゲートで接続した
構成とし、この転送ゲートを通して、第1のSRAMと
第2のSRAMの間は、一度にデータの受渡しを可能と
することで、EEPROMの書き込み中にも、SRAM
の書き込み・読み出しが行えるようにした。
上記のように構成された不揮発性メモリにおいて、通常
のSRAMの書き込み・読み出しは第2のSRAMに対
して行うようにし、SRAMの情報を不揮発性化すべく
、EEPROMに移し換えるのを、一旦第2のSRAM
から転送ゲートを通して第1のSRAMへ一括転送し、
しかる後BEFROMの書き込み動作を行うことにより
、BEFROMとは切り離されている第2のSRAMは
、EEFROMの書き込み中であるにもかかわらず、書
き込み・読み出しを行うことができるのである。
のSRAMの書き込み・読み出しは第2のSRAMに対
して行うようにし、SRAMの情報を不揮発性化すべく
、EEPROMに移し換えるのを、一旦第2のSRAM
から転送ゲートを通して第1のSRAMへ一括転送し、
しかる後BEFROMの書き込み動作を行うことにより
、BEFROMとは切り離されている第2のSRAMは
、EEFROMの書き込み中であるにもかかわらず、書
き込み・読み出しを行うことができるのである。
以下にこの発明の実施例を図面に基づいて、詳細に説明
する。第1図において第1のSRAMIの接点q1はB
EFROM2に接続されると共に転送ゲート4の入力に
も接続され、その出力は第2のSRAM5の接点q2に
接続される。更に第2のSRAM5の接点q2は転送ゲ
ート4の入力に接続され、その出力は第1のSRAM’
の接点iに接続されている。
する。第1図において第1のSRAMIの接点q1はB
EFROM2に接続されると共に転送ゲート4の入力に
も接続され、その出力は第2のSRAM5の接点q2に
接続される。更に第2のSRAM5の接点q2は転送ゲ
ート4の入力に接続され、その出力は第1のSRAM’
の接点iに接続されている。
以上のような実施例において、通常スタティックRAM
の書き込み・読み出しは第2のSRAM’のワード線−
L2を駆動してビット線BL2. BL2を通じて行う
。ここでSRAMの情報を不揮発性化すべく本集積回路
に対し命令が送られると、ただちに転送信号A6を能動
状態にして、第2のSRAM5の情報を第1のSRAM
’へ転送する。この動作は集積回路内のすべてのメモリ
セルに対し一括で行われる。その後不揮発性メモリ書き
込め・読み出し制御回路3が動作し、第1のSRAM’
に転送された情報は、接点q1を通してBEFROM2
に書き込まれる。尚このBEFROM2への書き込みは
数ミリ秒で終了するが、この書き込み中も、第2のSR
AM’はBEFROM2の書き込みとは全く無関係であ
るので、通常のSRAMの書き込み・読み出しが可能で
ある。更にBEFROM2の書き込みが終了した後、直
ちに不揮発性メモリ書き込み・読み出し制御回路3を読
み出し動作にして、EEPROM”の内容を第1のSR
A M ’ に戻しておく。このことは、E E F
R0M2へ貯えた情報を即座に第1のSRAM’ に返
しておき、第2のSRAM5は再書き込みせずにEEF
ROM2へ貯えるべき情報を保持さしておいて、順次第
1のSRAM’ と第2のSRAM’からデータを読み
出して比較することにより、EEFROM2の劣化や破
壊等による誤書き込みを検出することが可能であり、い
らいら貯えるべきデータを不揮発性RAMのメモリ領域
に退避さしておく必要がなくなる。またEEPROMへ
の書き込みと読み出し動作は一連のものとなるので、木
工揮発性RAMの制御ビンには、通常のSRAMに必要
な信号線に加え、E F、 P l’? OM書き込み
信号線1本のみあればよく、E E I) ROM読み
出し専用信号線は不要となる。
の書き込み・読み出しは第2のSRAM’のワード線−
L2を駆動してビット線BL2. BL2を通じて行う
。ここでSRAMの情報を不揮発性化すべく本集積回路
に対し命令が送られると、ただちに転送信号A6を能動
状態にして、第2のSRAM5の情報を第1のSRAM
’へ転送する。この動作は集積回路内のすべてのメモリ
セルに対し一括で行われる。その後不揮発性メモリ書き
込め・読み出し制御回路3が動作し、第1のSRAM’
に転送された情報は、接点q1を通してBEFROM2
に書き込まれる。尚このBEFROM2への書き込みは
数ミリ秒で終了するが、この書き込み中も、第2のSR
AM’はBEFROM2の書き込みとは全く無関係であ
るので、通常のSRAMの書き込み・読み出しが可能で
ある。更にBEFROM2の書き込みが終了した後、直
ちに不揮発性メモリ書き込み・読み出し制御回路3を読
み出し動作にして、EEPROM”の内容を第1のSR
A M ’ に戻しておく。このことは、E E F
R0M2へ貯えた情報を即座に第1のSRAM’ に返
しておき、第2のSRAM5は再書き込みせずにEEF
ROM2へ貯えるべき情報を保持さしておいて、順次第
1のSRAM’ と第2のSRAM’からデータを読み
出して比較することにより、EEFROM2の劣化や破
壊等による誤書き込みを検出することが可能であり、い
らいら貯えるべきデータを不揮発性RAMのメモリ領域
に退避さしておく必要がなくなる。またEEPROMへ
の書き込みと読み出し動作は一連のものとなるので、木
工揮発性RAMの制御ビンには、通常のSRAMに必要
な信号線に加え、E F、 P l’? OM書き込み
信号線1本のみあればよく、E E I) ROM読み
出し専用信号線は不要となる。
この発明は以上説明したように、EEFROMの書き込
み中も、SRAMの書き込み・読み出しができるだけで
なく、EEFROMの誤書き込み検出を行うことができ
、不揮発性RAMの制御信号線も、必要最小限にできる
という効果を有する。
み中も、SRAMの書き込み・読み出しができるだけで
なく、EEFROMの誤書き込み検出を行うことができ
、不揮発性RAMの制御信号線も、必要最小限にできる
という効果を有する。
第1図は、この発明の不揮発性RAMの回路図、第2図
は、従来の不揮発性RAMの回路図である。 1・・・第1のスタティックRAM 2・・・不揮発性メモリ素子 3・・・不揮発性メモリ書き込み・読み出し制御回路 4・・・転送ゲート 5・・・第2のスタティックRAM 6・・・転送信号A端子 7・・・転送信号B端子 以十 出願人 セイコー電子工業株式会社 出し 不揮発柱Fil’AMの回路図 第1図 従来の′f揮発4生RAMの回路図 第2図
は、従来の不揮発性RAMの回路図である。 1・・・第1のスタティックRAM 2・・・不揮発性メモリ素子 3・・・不揮発性メモリ書き込み・読み出し制御回路 4・・・転送ゲート 5・・・第2のスタティックRAM 6・・・転送信号A端子 7・・・転送信号B端子 以十 出願人 セイコー電子工業株式会社 出し 不揮発柱Fil’AMの回路図 第1図 従来の′f揮発4生RAMの回路図 第2図
Claims (3)
- (1)CMOSインバータにより構成された第1のCM
OSスタティックRAMと、そのビット毎に1対して組
み込まれた電気的に書換可能な不揮発性メモリ素子とか
ら成る不揮発性RAMにおいて、第2のCMOSスタテ
ィックRAMを設けると共に、両スタティックRAM間
に1対の転送ゲートを設けたことを特徴とする不揮発性
RAM。 - (2)前記不揮発性RAMにおいて、スタティックRA
Mの読み出し・書き込みは第2のスタティックRAMを
使用し、転送ゲートを動作させて第2のスタティックR
AMの情報を、第1のスタティックRAMへ一括転送す
ることを特徴とする特許請求の範囲第1項記載の不揮発
性RAM。 - (3)前記不揮発性RAMにおいて、第1のスタティッ
クRAMに一括転送された情報を、不揮発性メモリに書
き込み後、ただちに不揮発性メモリに貯えた特徴を第1
のスタティックRAMに戻すことを特徴とする特許請求
の範囲第1項記載の不揮発性RAM。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61135795A JPS62291168A (ja) | 1986-06-11 | 1986-06-11 | 不揮発性ram |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61135795A JPS62291168A (ja) | 1986-06-11 | 1986-06-11 | 不揮発性ram |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62291168A true JPS62291168A (ja) | 1987-12-17 |
Family
ID=15160003
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61135795A Pending JPS62291168A (ja) | 1986-06-11 | 1986-06-11 | 不揮発性ram |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62291168A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5053996A (en) * | 1991-02-26 | 1991-10-01 | Sgs-Thomson Microelectronics, Inc. | Dual state memory storage cell with improved data transfer circuitry |
US5060192A (en) * | 1989-12-27 | 1991-10-22 | Harris Corporation | Cross-point switch |
US5287485A (en) * | 1988-12-22 | 1994-02-15 | Digital Equipment Corporation | Digital processing system including plural memory devices and data transfer circuitry |
US5299156A (en) * | 1988-06-07 | 1994-03-29 | Dallas Semiconductor Corp. | Dual port static RAM with bidirectional shift capability |
US5343437A (en) * | 1993-02-19 | 1994-08-30 | Motorola Inc. | Memory having nonvolatile and volatile memory banks |
US5528463A (en) * | 1993-07-16 | 1996-06-18 | Dallas Semiconductor Corp. | Low profile sockets and modules for surface mountable applications |
US5532958A (en) * | 1990-06-25 | 1996-07-02 | Dallas Semiconductor Corp. | Dual storage cell memory |
US5544078A (en) * | 1988-06-17 | 1996-08-06 | Dallas Semiconductor Corporation | Timekeeping comparison circuitry and dual storage memory cells to detect alarms |
US5579206A (en) * | 1993-07-16 | 1996-11-26 | Dallas Semiconductor Corporation | Enhanced low profile sockets and module systems |
JP2013254945A (ja) * | 2012-05-11 | 2013-12-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1986
- 1986-06-11 JP JP61135795A patent/JPS62291168A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2013254945A (ja) * | 2012-05-11 | 2013-12-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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