JPS62285122A - クロツクパルス発生回路 - Google Patents
クロツクパルス発生回路Info
- Publication number
- JPS62285122A JPS62285122A JP61129606A JP12960686A JPS62285122A JP S62285122 A JPS62285122 A JP S62285122A JP 61129606 A JP61129606 A JP 61129606A JP 12960686 A JP12960686 A JP 12960686A JP S62285122 A JPS62285122 A JP S62285122A
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- JP
- Japan
- Prior art keywords
- circuit
- clock pulse
- clock
- frequency
- outputs
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- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 8
- 238000001514 detection method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004260 weight control Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
澄明の詳細な説明
〔産業上の利用分野〕
本発明はクロックパルス発生回路に関し、特に動作速度
の異なる複数のサブシステムを有する装置のクロックパ
ルス発生回路に関する。
の異なる複数のサブシステムを有する装置のクロックパ
ルス発生回路に関する。
従来、この種のクロックパルス発生回路は、第４図に示
すように、一定の周波数のクロックパルスＶＣＫ’を発
生する構成となっているので、Ｉ１０システム等のよう
に特に時間がかかるサブシステムをアクセスする場合に
は、この装置の制御部にウェイト時間を設けることによ
り所要のアクセス時間を確保するようになっていた。
すように、一定の周波数のクロックパルスＶＣＫ’を発
生する構成となっているので、Ｉ１０システム等のよう
に特に時間がかかるサブシステムをアクセスする場合に
は、この装置の制御部にウェイト時間を設けることによ
り所要のアクセス時間を確保するようになっていた。
しかしながら、上述した従来のクロックパルス発生回路
は、その周波数が一定であるので、この装置の制御部等
に使用されるプロセッサが高速になるに従がい、これら
Ｉ１０システム等をアクセスすためのウェイトサイクル
は変化し、それぞれのサブシステムに同一のプロセッサ
を使用していても制御部やプロセッサの周辺回路が単に
高速化されるだけで、Ｉ１０システムなどの動作速度は
改善されない上にＩ１０システム側等のウェイト制御部
を変更しなければならないという問題点がある。
は、その周波数が一定であるので、この装置の制御部等
に使用されるプロセッサが高速になるに従がい、これら
Ｉ１０システム等をアクセスすためのウェイトサイクル
は変化し、それぞれのサブシステムに同一のプロセッサ
を使用していても制御部やプロセッサの周辺回路が単に
高速化されるだけで、Ｉ１０システムなどの動作速度は
改善されない上にＩ１０システム側等のウェイト制御部
を変更しなければならないという問題点がある。
本発明の目的は、動作速度の異なるサブシステムを有す
るシステムであっても、サブシステム側の回路に影響を
与えずに動作時間が確保でき、かつ高速化が必要なとこ
ろには高速のプロセッサを適用することができるクロッ
クパルス発生回路を提供することにある。
るシステムであっても、サブシステム側の回路に影響を
与えずに動作時間が確保でき、かつ高速化が必要なとこ
ろには高速のプロセッサを適用することができるクロッ
クパルス発生回路を提供することにある。
本発明のクロックパルス発生回路は、所定周波数のパル
ス信号を発生する発振回路と、この発振回路の出力信号
の分周をそれぞれ入力される制御パルスの前縁で開始し
後縁でリセットしそれぞれ対応するサブシステムの動作
速度に適合した周波数のクロックパルスを出力する複数
の分周回路と、これら各分周回路からのクロックパルス
を前記各制御パルスにより切換え前記各サブシステムの
動作タイミングに同期して周波数が切換わるクロックパ
ルスを出力する切換回路と、前記各サブシステムを所定
のタイミングでそれぞれ動作させるための動作指示信号
によりこれら各サブシステムのクロックパルスの条件を
検出し前記各制御パルスを出力する検出回路とを有して
いる。
ス信号を発生する発振回路と、この発振回路の出力信号
の分周をそれぞれ入力される制御パルスの前縁で開始し
後縁でリセットしそれぞれ対応するサブシステムの動作
速度に適合した周波数のクロックパルスを出力する複数
の分周回路と、これら各分周回路からのクロックパルス
を前記各制御パルスにより切換え前記各サブシステムの
動作タイミングに同期して周波数が切換わるクロックパ
ルスを出力する切換回路と、前記各サブシステムを所定
のタイミングでそれぞれ動作させるための動作指示信号
によりこれら各サブシステムのクロックパルスの条件を
検出し前記各制御パルスを出力する検出回路とを有して
いる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
この実施例は、所定の周波数のパルス信号を発生する発
振回路１と、制御パルスＶｃｏの前縁の立上りで発振回
路１の出力信号の分周を開始し、後縁でリセットしてこ
の期間、比較的遅い動作速度のサブシステムに適用され
る低い周波数のクロックパルスＶ、を出力する第１の分
周回路２と、制御パルスＶＣＱ の下降点、即ちＶｃ
ｏの前縁で発振回路１の出力信号の分周を開始し、制御
パルスＶＣＯの立上り、即ちＶＣＯの後縁でリセットし
てこの期間、比較的速い動作速度のサブシステムに適用
される高い周波数のクロックパルス■２を出力する第２
分周回路３と、第１及び第２の分周回路２．３からクロ
ックパルスＶ ｌ、 Ｖ ２を制御パルスＶｃｏ、Ｖｃ
ｏにより切換え、所定のサブシステムの動作するタイミ
ングに同期して周波数が切換わるクロックパルスＶＣＫ
を制御部６へ出力する切換回路４と、制御部６から出力
され、各サブシステム所定のタイミングでそれぞれ動作
させるための動作指示信号ＶＡにより、各サブシステム
のクロックパルスの条件、例えば周波数や動作時間等を
検出し、制御パルス■ｃｏ、■ｃｏを出力する検出回路
５とを有する構成となっている。
振回路１と、制御パルスＶｃｏの前縁の立上りで発振回
路１の出力信号の分周を開始し、後縁でリセットしてこ
の期間、比較的遅い動作速度のサブシステムに適用され
る低い周波数のクロックパルスＶ、を出力する第１の分
周回路２と、制御パルスＶＣＱ の下降点、即ちＶｃ
ｏの前縁で発振回路１の出力信号の分周を開始し、制御
パルスＶＣＯの立上り、即ちＶＣＯの後縁でリセットし
てこの期間、比較的速い動作速度のサブシステムに適用
される高い周波数のクロックパルス■２を出力する第２
分周回路３と、第１及び第２の分周回路２．３からクロ
ックパルスＶ ｌ、 Ｖ ２を制御パルスＶｃｏ、Ｖｃ
ｏにより切換え、所定のサブシステムの動作するタイミ
ングに同期して周波数が切換わるクロックパルスＶＣＫ
を制御部６へ出力する切換回路４と、制御部６から出力
され、各サブシステム所定のタイミングでそれぞれ動作
させるための動作指示信号ＶＡにより、各サブシステム
のクロックパルスの条件、例えば周波数や動作時間等を
検出し、制御パルス■ｃｏ、■ｃｏを出力する検出回路
５とを有する構成となっている。
第１図においては、分周回路が二つの場合について示し
てあり、片方の分周回路が制御パルスＶＣＯの反転信号
ｖｃｏで分周、リセット動作を行うようになっているの
で、一つの接続線を共用することができるが、分周回路
が更に増加した場合には複数の接続線が必要となる。
てあり、片方の分周回路が制御パルスＶＣＯの反転信号
ｖｃｏで分周、リセット動作を行うようになっているの
で、一つの接続線を共用することができるが、分周回路
が更に増加した場合には複数の接続線が必要となる。
次に、この実施例の動作を説明する。
第２図は第１図に示された実施例を動作させたときの信
号の波形図である。
号の波形図である。
第１の分周回路２の出力信号Ｖｌは、検出回路５からの
制御パルスＶＣＯが“０パになったとき、“１パにリセ
ットされ、制御パルスＶ。０が“ｌ”になったとき分周
動作が開始された信号波形となっている。
制御パルスＶＣＯが“０パになったとき、“１パにリセ
ットされ、制御パルスＶ。０が“ｌ”になったとき分周
動作が開始された信号波形となっている。
第２の分周回路３の出力信号Ｖ２は、逆に検出回路５か
らの制御パルスＶＣＯが１゛′になったとき“１°゛に
リセットされ、制御パルス■ｃｏが“０”となったとき
分周動作が開始された信号波形となっている。
らの制御パルスＶＣＯが１゛′になったとき“１°゛に
リセットされ、制御パルス■ｃｏが“０”となったとき
分周動作が開始された信号波形となっている。
第２図の場合、検出回路５は動作速度の遅い■１０シス
テムの動作モードを検出し制御パルスＶｃｏを°“１”
にしている状態を示している。
テムの動作モードを検出し制御パルスＶｃｏを°“１”
にしている状態を示している。
この実施例の場合、通常、制御パルス■ｃｏが“０゛と
なっているときは、切換回路４によりクロックパルスＶ
Ｃにとして出力信号Ｖ２が選択され、制御部６に出力さ
れる。制御部６がＩ１０システムの選択を行ない、動作
指示信号■Ａにより検出回路５がこれを検出して制御パ
ルス■。０が°１”となると、切換回路４によりクロッ
クパルスＶｃにとして出力信号■１が選択され制御部６
に出力される。
なっているときは、切換回路４によりクロックパルスＶ
Ｃにとして出力信号Ｖ２が選択され、制御部６に出力さ
れる。制御部６がＩ１０システムの選択を行ない、動作
指示信号■Ａにより検出回路５がこれを検出して制御パ
ルス■。０が°１”となると、切換回路４によりクロッ
クパルスＶｃにとして出力信号■１が選択され制御部６
に出力される。
以上のようにしてクロ・ツクパルスＶＣにの周波数がサ
ブシステムの動作に同期して切換えられ、第２図の最上
段に示す波形となり、Ｉ１０システムの動作モード時に
はクロック周波数が下がり、相対的にＩ１０システムの
動作時間が長くなる。
ブシステムの動作に同期して切換えられ、第２図の最上
段に示す波形となり、Ｉ１０システムの動作モード時に
はクロック周波数が下がり、相対的にＩ１０システムの
動作時間が長くなる。
切換回路４は、制御パルスＶＣＯの切換時、切換ノイズ
が発生しないように多少の考慮が必要である。
が発生しないように多少の考慮が必要である。
第３図に切換ノイズを防止するための切換回路４の一例
を示す。
を示す。
この回路は、インバータ回路Ｑｌ−′−Ｑ５とナンド回
路Ｑ６〜Ｑ＋ｏとにより構成されている。インバータ回
路Ｑ２〜Ｑ５は、切換時にナンド回路Ｑ８．Ｑ９が遮断
されるのを遅らせるための遅延回路として働く。すなわ
ち、出力信号ＶＢ、Ｖ２の選択ゲートとしてのナンド回
路Ｑ８．Ｑ９の導通のタイミングを遮断のタイミングよ
りわずかに速くすることにより、切換回路４の切換ノイ
ズを防止することができる。
路Ｑ６〜Ｑ＋ｏとにより構成されている。インバータ回
路Ｑ２〜Ｑ５は、切換時にナンド回路Ｑ８．Ｑ９が遮断
されるのを遅らせるための遅延回路として働く。すなわ
ち、出力信号ＶＢ、Ｖ２の選択ゲートとしてのナンド回
路Ｑ８．Ｑ９の導通のタイミングを遮断のタイミングよ
りわずかに速くすることにより、切換回路４の切換ノイ
ズを防止することができる。
以上説明したように本発明は、サブシステムの動作に同
期してこのサブシステムの動作速度に適合した周波数の
クロックパルスを発生することにより、低速のサブシス
テムであってもサブシステム側の回路に影響を与えずに
動作時間が確保でき、かつ高速化が必要なところには高
速のプロセッサを適用することができる効果がある。
期してこのサブシステムの動作速度に適合した周波数の
クロックパルスを発生することにより、低速のサブシス
テムであってもサブシステム側の回路に影響を与えずに
動作時間が確保でき、かつ高速化が必要なところには高
速のプロセッサを適用することができる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の実施例を動作させたときの信号の波形図、第３
図は本実施例の切換回路の一例を示す回路図、第４図は
従来のクロックパルス発生回路を動作させたときの信号
の波形図である。 １・・・発振回路、２．３・・・分周回路、４・・・切
換回路、５・・・検出回路、６・・・制御部、Ｑ１〜Ｑ
５・・・インバータ回路、Ｑ６〜Ｑ＋ｏ・・・ナンド回
路。 第７図 第 ３ 図
第１図の実施例を動作させたときの信号の波形図、第３
図は本実施例の切換回路の一例を示す回路図、第４図は
従来のクロックパルス発生回路を動作させたときの信号
の波形図である。 １・・・発振回路、２．３・・・分周回路、４・・・切
換回路、５・・・検出回路、６・・・制御部、Ｑ１〜Ｑ
５・・・インバータ回路、Ｑ６〜Ｑ＋ｏ・・・ナンド回
路。 第７図 第 ３ 図
Claims (1)
- 所定周波数のパルス信号を発生する発振回路と、この発
振回路の出力信号の分周をそれぞれ入力される制御パル
スの前縁で開始し後縁でリセットしそれぞれ対応するサ
ブシステムの動作速度に適合した周波数のクロックパル
スを出力する複数の分周回路と、これら各分周回路から
のクロックパルスを前記各制御パルスにより切換え前記
各サブシステムの動作タイミングに同期して周波数が切
換わるクロックパルスを出力する切換回路と、前記各サ
ブシステムを所定のタイミングでそれぞれ動作させるた
めの動作指示信号によりこれら各サブシステムのクロッ
クパルスの条件を検出し前記各制御パルスを出力する検
出回路とを有することを特徴とするクロックパルス発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61129606A JPS62285122A (ja) | 1986-06-03 | 1986-06-03 | クロツクパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61129606A JPS62285122A (ja) | 1986-06-03 | 1986-06-03 | クロツクパルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62285122A true JPS62285122A (ja) | 1987-12-11 |
Family
ID=15013615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61129606A Pending JPS62285122A (ja) | 1986-06-03 | 1986-06-03 | クロツクパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62285122A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02254512A (ja) * | 1989-03-29 | 1990-10-15 | Nec Corp | 情報処理システム |
| JPH0519892A (ja) * | 1991-07-11 | 1993-01-29 | Nec Corp | 可変クロツク分周回路 |
-
1986
- 1986-06-03 JP JP61129606A patent/JPS62285122A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02254512A (ja) * | 1989-03-29 | 1990-10-15 | Nec Corp | 情報処理システム |
| JPH0519892A (ja) * | 1991-07-11 | 1993-01-29 | Nec Corp | 可変クロツク分周回路 |
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