JPS62281196A - Semiconductor memory drive system - Google Patents
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- JPS62281196A JPS62281196A JP61124469A JP12446986A JPS62281196A JP S62281196 A JPS62281196 A JP S62281196A JP 61124469 A JP61124469 A JP 61124469A JP 12446986 A JP12446986 A JP 12446986A JP S62281196 A JPS62281196 A JP S62281196A
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Abstract
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、半導体メモリ駆動方式に関し、特に１個のト
ランジスタと１個のキャパシタからなるメモリセルに対
し、過渡電流の低減化を計ることができるダイナミック
形ランダムアクセスメモリ（以下、ＤＲＡＭと記す）の
駆動方式に関するものである。Detailed Description of the Invention 3. Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a semiconductor memory drive system, and in particular, the present invention relates to a semiconductor memory driving method, and particularly relates to a semiconductor memory drive system that controls transient current The present invention relates to a driving method for a dynamic random access memory (hereinafter referred to as DRAM) that can reduce the amount of noise.
ＤＲＡＭは、複数個のメモリセルが接続された複数本の
データ線と、所定のメモリセルを選択するためのワード
線および列選択線と、データ線に読出された信号を増幅
するセンスアンプ等がら構成される。このような構成の
ＤＲＡＭでは、複数本のデータ線が一度に充放電される
ため、チップ内の雑音が増大する。従って、この充放電
時の過Ｓ電流（ピーク値）を低減することは、チップ内
の雑音を小さく抑えて、高Ｓ／Ｎチップを設計するため
にも、またユーザがメモリカード上にチップ伝収容した
メモリパッケージを多数実装する際の実装設計を容易に
するためにも、極めて重要である。特に最近はメモリの
大容量化が進んでおり、よく知られたリフレッシュサイ
クルとの関係から、一度に充放電するデータ線の数が増
加するので、上述の過渡電流を低減することは、ますま
す重要な事項となってきている。この過渡電流を、図面
によりさらに詳しく説明する。A DRAM includes multiple data lines to which multiple memory cells are connected, word lines and column selection lines for selecting a predetermined memory cell, and sense amplifiers that amplify signals read out to the data lines. configured. In a DRAM with such a configuration, a plurality of data lines are charged and discharged at once, which increases noise within the chip. Therefore, reducing the excessive S current (peak value) during charging and discharging is important in order to suppress the noise within the chip and design a high S/N chip, and also to help the user transfer the chip information onto the memory card. This is extremely important in order to facilitate mounting design when mounting a large number of memory packages that accommodate them. Particularly recently, the capacity of memory has been increasing, and the number of data lines that are charged and discharged at the same time increases due to the well-known refresh cycle, so reducing the above-mentioned transient current is becoming increasingly important. This is becoming an important issue. This transient current will be explained in more detail with reference to the drawings.
第２図は、従来のＣＭＯ３を用いたＤＲＡＭの構成側図
であり、第３図は第２図における動作タイムチャートで
ある。第２図において、ＭＣはメモリセル、ＤＭＣはダ
ミーセル、ＸＤＥＣ，ＹＤＥＣはＸ方向デコーダ、Ｙ方
向デコーダ、ＳＡはセンスアンプ、ＡＲはアクティブリ
ストア回路。FIG. 2 is a side view of the configuration of a DRAM using a conventional CMO3, and FIG. 3 is an operation time chart in FIG. In FIG. 2, MC is a memory cell, DMC is a dummy cell, XDEC, YDEC is an X-direction decoder, Y-direction decoder, SA is a sense amplifier, and AR is an active restore circuit.
ＭＣＡはメモリセルアレー、ＲＷＣは読出し／書込み制
御回路、ＳＡＲはセンスアンプおよびアクティブリス）
・ア回路である。MCA is a memory cell array, RWC is a read/write control circuit, SAR is a sense amplifier and active list)
・It is a circuit.
第２図においては、メモリセルＭＣとして、Ｎチャネル
ＭＯ３（ＮＭＯ３）で構成された周知の折り返し形（Ｆ
ｏｌｄｅｄ Ｄａヒａ Ｌ １ｎｅ）セルＭＣを用い
、またデータ線ＤＯ”Ｄｌｌに読出された微小信号電圧
を増幅するセンスアンプＳＡとして、通常のＮＭ ＯＳ
のフリップフロップを用いている。さらに、センスアン
プＳＡで増幅した後に、高レベル側の電圧を十分な高電
圧に持ち上げるためのいわゆるアクティブリストア（Ａ
ｃしｉｖｅ Ｒｅ５ｊｏｒｅ、ＡＲ）回路としては、
ＰチャンネルＭＯ３（ＰＭＯＳ）が用いられている。こ
のメモリアレーＭＣＡの動作を、第３図により詳述する
。In FIG. 2, the memory cell MC is a well-known folded type (F
An ordinary NM OS is used as a sense amplifier SA that amplifies the minute signal voltage read out to the data line DO"Dll.
It uses flip-flops. Furthermore, after being amplified by the sense amplifier SA, so-called active restore (A
cive Re5jore, AR) circuit,
P-channel MO3 (PMOS) is used. The operation of this memory array MCA will be explained in detail with reference to FIG.
外部クロックＲＡ Ｓ （Ｒｏ ｗ Ａｄｄｒｅｓｓ
Ｓヒｒｏｂｅ） （図示省略）がチップに入力する
と、それに対応したアドレス（複数信号のａｘ）により
選択されたメモリアレーＭＣＡ内のワード線ＷＯ並びに
対応するダミーワード線ＤＷに、電源電圧ＶＣＣ（通常
５Ｖ）以上のパルス電圧（例えば７Ｖ）が印加される。External clock RA S (Row Address
When S Hirobe) (not shown) is input to the chip, the power supply voltage VCC (usually A pulse voltage (for example, 7 V) higher than 5 V) is applied.
その時には、既に全データ線は、プリチャージ信号φＰ
によりＶｃｃ／２（２，５Ｖ）にプリチャージが完了し
ているので、全データ線は２．５ｖのフローティング（
ｆｌｏａｊｉｎ区）状態となっている。上述のようにワ
ード線Ｗｏ、ダミーワードｉＤＷにパルスが印加される
と、ワード線ＷＯに接続される全メモリセルＭＣから対
応する全データ対線に、それぞれのＭＣ内のキャパシタ
Ｃ３に蓄積されていた情報電圧に応じて、読出し信号電
圧が出力される。同時に、対線の他側には、ダミーセル
ＤＭＣから参照電圧が出力され、この参照電圧を基準に
して各センスアンプＳＡは各データツ、１線の信号電圧
を差動増幅する。このセンスアンプの起動は、端子φＳ
をオンすることにより行われる。次に、外部クロックＣ
ＡＳ （ＣｏｌｕＩＩＩｎＡｄｄｒｅｓｓ Ｓ ｊｒ
ｏｂｅ） （図示省略）によってストローブされた複数
のＹ系のアドレス信号ａｙにより、列別択線φ”１０〜
φｙｎのうちの１つ（ここでは、φｙｏ）が選択され、
それにより選択されたデータ線の信号電圧のみが■／○
対線に出力される。At that time, all data lines are already connected to the precharge signal φP.
Since precharging to Vcc/2 (2.5V) has been completed, all data lines are floating at 2.5V (
Floajin Ward) state. As described above, when a pulse is applied to the word line Wo and the dummy word iDW, the data accumulated in the capacitor C3 in each MC is transferred from all the memory cells MC connected to the word line WO to all the corresponding data pair lines. A read signal voltage is output according to the information voltage. At the same time, a reference voltage is output from the dummy cell DMC to the other side of the pair of lines, and each sense amplifier SA differentially amplifies the signal voltage of each data line and one line using this reference voltage as a reference. Activation of this sense amplifier is performed by terminal φS.
This is done by turning on. Next, external clock C
AS (ColuIIInAddress S jr
obe) (not shown), the column selection lines φ"10~
One of φyn (here, φyo) is selected,
As a result, only the signal voltage of the selected data line is
Output on a pair of wires.
そして、読出し／書込み制御回路Ｒ，ＷＣよりデータ出
力Ｉ）ｏｕ”ｒとして出力される。Then, the read/write control circuits R and WC output the data as data output I)ou''r.
なお、第２図では、ダミーセルＤＭＣは、１個のトラン
ジスタのみで構成されているが、場合によっては周知の
ように、１個のトランジスタと１個のキャパシタで構成
されてもよい。啓込み動作の場合にも、前述と同じよう
に、書込み制御信号ＷＥとデータ入力Ｄ ｉ ｎを用い
て、前述と逆の経路を介して行われる。ここで、各デー
タ線ＤＯ〜Ｄｎに接続されているアクティブリストアＡ
Ｒは。Note that in FIG. 2, the dummy cell DMC is composed of only one transistor, but in some cases, it may be composed of one transistor and one capacitor, as is well known. In the case of the illumination operation, the write control signal WE and the data input D in are used in the same manner as described above, and the write operation is performed via a path opposite to that described above. Here, active restore A connected to each data line DO to Dn
R is.
メモリセルＭＣ内のキャパシタｃｓへの再書込み電圧が
５ｖになるように、昇圧する回路である。This circuit boosts the voltage so that the rewrite voltage to the capacitor cs in the memory cell MC becomes 5V.
φＳとφＡとを同時にオンすることにより、センスアン
プＳＡとアクティブリストアＡＲを同時に動作させるこ
とも可能であるが、ＳＡとＡＲを貫通する電流が増大す
るので、通常はセンスアンプＳ Ａにより多少増幅した
後にアクティブリストアＡＲをオンして、上述の貫通電
流の増大を抑止している。なお、このようなりＲＡＭに
ついては、例えば、特願昭５８−１０５７１０号明細書
、および特願昭５８−１５３３０８号明細書に詳述され
ている。It is possible to operate the sense amplifier SA and active restore AR simultaneously by turning on φS and φA at the same time, but since the current passing through SA and AR increases, it is usually amplified by the sense amplifier SA to some extent. After that, the active restore AR is turned on to suppress the increase in the through current described above. Incidentally, such a RAM is detailed in, for example, Japanese Patent Application No. 105710/1982 and Japanese Patent Application No. 153308/1982.
前述のように、従来の技術においては、センスアンプＳ
ＡとアクティブリストアＡＲをオンする場合に、各々過
大な過渡電流ｉＡが禿れ、しかもアクティブリストアＡ
Ｒをオンするとき、それらの電流ｉＡにＳＡとＡＲを貫
通して流れる電流（第３図の電流ｉＡ中の破線で示す値
）が重なる。As mentioned above, in the conventional technology, the sense amplifier S
When turning on A and active restore AR, each excessive transient current iA is turned on, and active restore A
When R is turned on, the current flowing through SA and AR (the value shown by the dashed line in the current iA in FIG. 3) overlaps these currents iA.
このように過大な過渡電流（ピーク値）は、チップ内に
雑音電圧を誘起するので、高Ｓ／Ｎ設計を困難にしてい
る。また、このような過大電流に見合って、電源配線の
抵抗を低くするために、広いアルミニウム配ｇを使用せ
ざるを得なくなり、チップ面積を増大させる結果を招く
。Such an excessively large transient current (peak value) induces noise voltage within the chip, making it difficult to design a high S/N ratio. Furthermore, in order to reduce the resistance of the power supply wiring in order to cope with such an excessive current, a wide aluminum distribution must be used, resulting in an increase in the chip area.
本発明の目的は、このような従来の問題を改善し、セン
スアンプとアクティブリストアの駆動時に流れる過大な
＠流を低減し、チップ内の雑音電圧を少なくして、高Ｓ
／Ｎ設計を容易にするとともに、チップ面積を減少させ
ることが可能な半導体メモリ駆動方式を提供することに
ある。The purpose of the present invention is to improve such conventional problems, reduce the excessive @ current that flows when driving the sense amplifier and active restore, reduce the noise voltage inside the chip, and achieve high S.
An object of the present invention is to provide a semiconductor memory driving method that facilitates /N design and can reduce chip area.
上記目的を達成するため、本発明の半導体メモリ駆動方
式は、第１と第２の端子間の信号電圧を差動増幅するた
めに５該第１．第２の端子と電源線間に設けられた第１
の差動増幅器、および該第１、第２の端子と接地線間に
設けられた第２の差動増幅器を備えた半導体メモ１月５
おいて、上記第１、第２の端子と電源線間の容量、およ
び上記第１、第２の端子と接地線間の容量の大小により
。In order to achieve the above object, the semiconductor memory driving method of the present invention provides five terminals for differentially amplifying the signal voltage between the first and second terminals. The first terminal provided between the second terminal and the power line
and a second differential amplifier provided between the first and second terminals and the ground line.
Depending on the size of the capacitance between the first and second terminals and the power line, and the capacitance between the first and second terminals and the ground line.
上記第１と第２の差動増幅器を駆動する際に１両者間に
時間差を持たせることに特徴がある。The present invention is characterized in that a time difference is provided between the first and second differential amplifiers when they are driven.
本発明においては、過渡電流のピーク値の低減を、デー
タ線容量の構成内容に応じてセンスアンプＳＡとアクテ
ィブリストアＡＲの駆動タイミンクを変えて、放電、充
電および貫通の３つの？ｌ！流のピークの発生する時間
を変えることにより実現する。すなわち、過渡電流を分
析すると、データ線容量の放電、充電における電流と、
ＳＡ、ＡＲを貫通して流れる貫通電流の３つに分けられ
る。In the present invention, the peak value of the transient current is reduced by changing the drive timing of the sense amplifier SA and the active restore AR depending on the configuration of the data line capacitance, thereby reducing the peak value of the transient current in the three ? l! This is achieved by changing the time at which the peak of the flow occurs. In other words, when analyzing the transient current, the current for discharging and charging the data line capacitance,
The through current is divided into three types: the through current that flows through the SA and the AR.
これらの電流のうち、放電と充電の電流の大きさは、デ
ータ線容量の構成内容、つまり対電源線容量、対接地線
容量の大きさにより決定される。また、放電時の電流の
ピークはセンスアンプＳＡの駆動時に発生し、充電時の
電流のピークはアクティブリストアＡＲの駆動時に発生
する。一方、貫通電流は、センスアンプＳＡとアクティ
ブリストアＡＲが共に駆動状態になったときに発生する
。Among these currents, the magnitude of the discharging and charging currents is determined by the configuration of the data line capacitance, that is, the magnitude of the power line capacitance and the ground line capacitance. Further, the current peak during discharging occurs when the sense amplifier SA is driven, and the current peak during charging occurs when the active restore AR is driven. On the other hand, a through current occurs when both the sense amplifier SA and the active restore AR are in a driven state.
従って、これらの電流のタイミングを変えることにより
、ピーク値を低減させる。Therefore, by changing the timing of these currents, the peak value is reduced.
放電時の電流のピークが充電時のピークより大きい場合
には、先ずセンスアンプＳＡを駆動して放電電流を流し
、後からアクティブリストアＡＲを駆動して、充電電流
と貫通電流とを同時に流す。If the peak of the current during discharging is larger than the peak during charging, first drive the sense amplifier SA to flow the discharge current, and then drive the active restore AR to flow the charging current and the through current simultaneously.
充電時の電流のピークが放電時のピークより大きい場合
には、先ずアクティブリストアＡＲを駆動して充電電流
を流し、後からセンスアンプＳＡを駆動して放電電流を
同時に流す。これにより、上述の過ｆｆ電流が平均化さ
れ、ピーク値を低減できる。従って、チップ内の雑音型
゛圧の誘起による高Ｓ／Ｎ設計の困難さを解消すること
ができ、また、過１１電流の低減に見合って、配線幅も
細くできるので、チップ面積を減少させることができる
。If the peak of the current during charging is larger than the peak during discharging, first the active restore AR is driven to flow the charging current, and later the sense amplifier SA is driven to simultaneously flow the discharging current. Thereby, the above-mentioned excessive ff current is averaged, and the peak value can be reduced. Therefore, it is possible to solve the difficulty of high S/N design due to the induction of noise-type pressure inside the chip, and the wiring width can also be made thinner in proportion to the reduction in excess current, reducing the chip area. be able to.
以下、本発明の実施例を、図面により詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第４図と第５図は、本発明の動作原理を示すもので、デ
ータ線波形の図である。FIGS. 4 and 5 illustrate the principle of operation of the present invention, and are diagrams of data line waveforms.
センスアンプＳＡはＮチャネルＭＯ３−ＦＥＴ（以下、
ＮＭＯ３）で構成され、アクティブリストアＡＲＩよＰ
チャネルＭＯ８−ＦＥＴ （以下、ＰＭＯ８）で構成さ
れる。そして、センスアンプＳＡで接地レベル（０■）
に向って放電する方向に増幅し、アクティブリストアＡ
Ｒにより電源レベル（Ｖｃｃ）に充電する。しかし、第
２図におけるセンスアンプＳＡとアクティブリストアＡ
Ｒは、回路形式が全く同一であるため、電圧の陽性を考
慮すると、ＮＭＯ３とＰ Ｍ ＯＳはいずれも増幅動作
を行っていると考えられる６
次に、その理由を述へる。第４図のデータ線波形で示す
ように、ＮＭＯ３で構成されたＳＡがオンすることによ
り、メモリセル信号が読出されてデータ対線上の微小信
号電圧差が差動増幅される。The sense amplifier SA is an N-channel MO3-FET (hereinafter referred to as
NMO3), active restore ARI
It is composed of channel MO8-FET (hereinafter referred to as PMO8). Then, the ground level (0 ■) at the sense amplifier SA
Active restore A
Charge to the power supply level (Vcc) by R. However, the sense amplifier SA and active restore A in FIG.
Since the circuit formats of R are exactly the same, considering the positive voltage, both NMO3 and PMOS are considered to perform an amplification operation.6 Next, the reason for this will be described. As shown by the data line waveform in FIG. 4, when the SA composed of NMO3 is turned on, the memory cell signal is read out and the minute signal voltage difference on the data line pair is differentially amplified.
つまり、対線の低レベル側だけが接地レベル（ＯＶ）に
向って放電される形で、増幅されることになる。この場
合、周知のように、対線め高レベル側のデータ線電圧は
、プリチャージ電圧であるＶｃ ｃ ／ ２にほぼ維持
されたままである。一方、メモリセルＭＣに蓄積された
信号が読出され、データ対線上に微小信号電圧が出力さ
れた状態において、ＰｕＯ２で構成されたアクティブリ
ストアＡＲをオンする場合を考えてみる。この場合には
、第５図のデータ線波形で示すように、データ対線の低
レベル側はほぼＶ ｃ ｃ ／ ２の電圧を維持したま
まで、高レベル側はＶＣＣに向って充電される形で増幅
される。このように、従来に比べて、増幅動作の定義に
柔軟性を持たせることにより、アクティブリストアＡＲ
で十分に増幅した後にセンスアンプＳＡをオンし、低レ
ベル側の電圧を接地レベル（ＯＶ）に放電し動作させる
ことができる。In other words, only the low level side of the pair of wires is amplified in a manner that it is discharged toward the ground level (OV). In this case, as is well known, the data line voltage on the high level side of the paired line remains approximately at Vcc/2, which is the precharge voltage. On the other hand, consider the case where the active restore AR made of PuO2 is turned on in a state where the signal stored in the memory cell MC is read out and a minute signal voltage is output on the data pair line. In this case, as shown by the data line waveform in Figure 5, the low level side of the data pair line maintains a voltage of approximately Vcc/2, and the high level side is charged toward VCC. amplified in form. In this way, by providing more flexibility in the definition of amplification operation than in the past, active restore AR
After sufficient amplification, the sense amplifier SA is turned on and the low-level voltage is discharged to the ground level (OV), allowing operation.
第１図は、本発明の第１の実施例を示すメモリアレー増
幅部の構成図、および回路の駆動方法を示す図である。FIG. 1 is a diagram showing a configuration of a memory array amplification section and a method of driving the circuit according to a first embodiment of the present invention.
第１図（ａ）は、第２図に示すアレーの増幅部（ＳＡの
ＱＳ＋ ＡＲのＱＡ）と同じものを示しており、Ｃ１，
Ｃ２は第２図に示すデータ線の寄生容量ＣＤを、その接
続されるノード別に分けて示したものである。ＱＡｌ
＋ ＱＡ２はＡＲを構成し、ＱＳｌ ＋ ＱＳ２はＳＡ
を構成しており、スイッチＳＷＩ、ＳＷ２はＱ Ａ ｒ
Ｑ Ｓにそれぞれ対応している。また、Ｃ１はデータ
線と電源線間の寄生容量、Ｃ２はデータ線と接地線間の
寄生容量を、それぞれ示している。Figure 1(a) shows the same amplification section of the array (SA QS + AR QA) shown in Figure 2, with C1,
C2 shows the parasitic capacitance CD of the data line shown in FIG. 2, divided by node to which it is connected. QAl
+ QA2 constitutes AR, QSl + QS2 constitutes SA
The switches SWI and SW2 are QA r
Each corresponds to QS. Further, C1 indicates the parasitic capacitance between the data line and the power supply line, and C2 indicates the parasitic capacitance between the data line and the ground line.
第１図（ｂ）では、ＣＬ＞０２の場合における（ａ）の
回路の駆動方法を示している。Ｃ，＞Ｃ２の場合には、
先ず、スイッチＳＷ２をオンしてセンスアンプＳＡを駆
動した後に、スイッチＳＷＩをオンしてアクティブリス
トアＡＲを駆動する。FIG. 1(b) shows a method of driving the circuit of FIG. 1(a) in the case of CL>02. In the case of C,>C2,
First, the switch SW2 is turned on to drive the sense amplifier SA, and then the switch SWI is turned on to drive the active restore AR.
一方、Ｃ１くＣ２の場合には、先ずスイッチｓｗ１をオ
ンしてＡＲを駆動した後、次にスイッチＳＷ２をオンし
てＳＡを駆動する。これによって、過渡電流のピークを
低減できる。なお、（ｂ）のスイッチ、ノード電圧、電
流の状態の左側が本発明の方法であり、右側が逆の操作
を行った場合の現象を示している。（ｂ）に示すように
２本発明の方法で操作した場合には、電流ｉが２つに分
けられて平均化されるが、逆の操作を行った場合には、
電流ｉが重畳されてピーク値が高くなる。On the other hand, in the case of C1 and C2, the switch sw1 is first turned on to drive AR, and then the switch SW2 is turned on to drive SA. This allows the peak of transient current to be reduced. In addition, the left side of the state of the switch, node voltage, and current in (b) shows the method of the present invention, and the right side shows the phenomenon when the reverse operation is performed. As shown in (b), when the method of the present invention is operated, the current i is divided into two and averaged, but when the reverse operation is performed,
The current i is superimposed and the peak value becomes high.
先ず、（ａ）において、ノードＮｌの電圧がノードＮ２
の電圧より高い場合を考えると、スイッチＳＷ１がオン
することによって低電位ノードに接続されたゲートを持
つＱＡｌが導通状態となり。First, in (a), the voltage at node Nl is equal to node N2.
Considering the case where the voltage is higher than the voltage of , when the switch SW1 is turned on, QAl whose gate is connected to the low potential node becomes conductive.
ノードＮ１に接続されたＣＬ＋Ｃ２は電源電圧ＶＣＣに
充電される。このとき、ＱＡ２はカットオフ状態となる
ため、ノードＮ２に接続されたＣ Ｉ ＋ Ｃ２は殆ん
ど充電されない。スイッチＳＷ２をオンすると、高電位
ノードに接続されたゲートを持つＱＳ２が導通状態とな
り、ノードＮ２に接続されたＣ１ ｒ Ｃ２は接地電圧
ＶＳＳに放電される。このとき、Ｑｓｌはカットオフ状
態となるため、ノードＮ１に接続されたＣ１は殆んど放
電されない。なお、スイッチＳＷＩ、ＳＷ２が共にオン
状態になったときには、ＱＡＩＩＱＳ□あるいはＱＡ２
１ＱＳ２に周知の貫通電流が流れる。CL+C2 connected to node N1 is charged to power supply voltage VCC. At this time, since QA2 is in a cutoff state, C I + C2 connected to node N2 is hardly charged. When the switch SW2 is turned on, QS2 having its gate connected to the high potential node becomes conductive, and C1 r C2 connected to the node N2 is discharged to the ground voltage VSS. At this time, since Qsl is in a cutoff state, C1 connected to node N1 is hardly discharged. Note that when both switches SWI and SW2 are in the on state, QAIIQS□ or QA2
A well-known through current flows through 1QS2.
第１図（ｂ）の方法を、第６図を用いて説明する。The method shown in FIG. 1(b) will be explained using FIG. 6.
第６図（ａ）は電流の経路を示す図、第６図（ｂ）はセ
ンスアンプＳＡを先に駆動した場合と、アクティブリス
トアＡＲを先に駆動した場合における各信号波形のタイ
ムチャートである。FIG. 6(a) is a diagram showing the current path, and FIG. 6(b) is a time chart of each signal waveform when the sense amplifier SA is driven first and when the active restore AR is driven first. .
第６図（ａ）において、破線はＣＭＯＳセンスアンプを
駆動した時に流れる電流の経路を示している。先ず、セ
ンスアンプＳＡを先に駆動した場合（つまり、ＮＭＯ３
を先に駆動）における電流について、述べる。信号φＳ
がＬＯＷがらＨｉｇｈになり、トランジスタＱＳＩ Ｑ
Ｓ２がオンした場合（Ｎ１の電位〉Ｎ２の電位であるた
め、ＱＳ２がオン、ＱＳｌはオフとなる）、Ｎ２はプリ
チャージレベルからＶＳＳのレベルに変化する。このと
き、Ｎ２に接続されたキャパシタＣ２はトランジスタＱ
ｓ＋ Ｑ ｓ ２により短絡され、短Ｕ電流１２が流
れる。さらに、Ｎ２のキャパシタｃ１に印加されている
電圧が変化するため、変位電流ｉｌが流れる。その後、
φＡがＨｉｇｈからＬｏｗになり、トランジスタＱＡＩ
ＱＡｌがオンすると（Ｎｌの電位＞ Ｎ ２の電位で
あるため、Ｑ Ａ １がオン、ＱＡ２がオフとなる）、
ＮｌはプリチャージレベルからＶＣＣレベルに変化する
。このとき、Ｎ１に接続されたキャパシタＣ１はトラン
ジスタＱ Ａ ＋Ｑ Ａ ｔにより短終され、短絡電流
ｉ４が流れる。In FIG. 6(a), the broken line indicates the path of current flowing when the CMOS sense amplifier is driven. First, if sense amplifier SA is driven first (that is, NMO3
We will discuss the current when (driving first). Signal φS
changes from LOW to HIGH, and the transistor QSI Q
When S2 is turned on (the potential of N1>the potential of N2, QS2 is on and QSl is off), N2 changes from the precharge level to the VSS level. At this time, capacitor C2 connected to N2 is connected to transistor Q
It is short-circuited by s+Q s 2 and a short U current 12 flows. Furthermore, since the voltage applied to the capacitor c1 of N2 changes, a displacement current il flows. after that,
φA goes from High to Low, and transistor QAI
When QAl is turned on (because the potential of Nl is greater than the potential of N2, QA1 is turned on and QA2 is turned off),
Nl changes from the precharge level to the VCC level. At this time, the capacitor C1 connected to N1 is short-terminated by the transistor Q A +Q A t, and a short circuit current i4 flows.
さらに、Ｎ１のキャパシタＣ２に充１！電流ｉ３が流れ
る。また、このとき、トランジスタＱ Ｓ ＴＱＳ２
＋ ＱＡＩ ＱＡ２が同時にオンとなる状態が生じるた
め、貫通電流ｉ６が流れる。従って、同図（ｂ）の［Ｎ
ＭＯ３先］に示すように、電源電流ｉは、先ず１１が流
れ、次に１３と１６の和の電流が流れる。一方、［ＮＭ
Ｏ３後〕では、先ずｉ３が流れ、次に１１と１６の和の
電流が流れることになる。このように、センスアンプＳ
Ａ（ＮＭＯＳ）とアクティブリストアＡＲ（ＰＭＯＳ）
の駆動タイミングを変えることにより、ｌＬ＋ ’３
＋ ４５の流れる時間を変えることができるため、そ
れらの和となる電源電流のピーク値は、’ｌ＋’３＋！
６を組み合せることにより低減することができる。Furthermore, capacitor C2 of N1 is charged! Current i3 flows. Also, at this time, the transistor Q S TQS2
+ QAI QA2 are turned on at the same time, so a through current i6 flows. Therefore, [N
As shown in [MO3], the power supply current i first flows through 11, and then the sum of currents 13 and 16 flows. On the other hand, [NM
After O3], first i3 flows, and then the sum of currents 11 and 16 flows. In this way, the sense amplifier S
A (NMOS) and active restore AR (PMOS)
By changing the drive timing of lL+ '3
Since the flow time of +45 can be changed, the peak value of the power supply current, which is the sum of them, is 'l+'3+!
It can be reduced by combining 6.
ここで、１１と１３の大きさは、Ｃ１とＣ２の大きさに
比例することから、第ε図（ａ）の例ではＣｓ ＜ ＜
Ｃ２であるため、電流値は’ ｔ ＜＜ １３となる
。従って、この場合、アクティブリストアＡＲを先に駆
動させ、その後にセンスアンプＳＡを駆動する方法（Ｎ
Ｍ ＯＳ後）が、過渡電流のピーク値の低減に効果が
ある。次に、 Ｃｓ ＞＞Ｃ２の場合を考えると、ｉ□
〉〉ｉ３となるため、前述の場合とは逆にセンスアンプ
ＳＡを先に駆動させ、その後にアクティブリス１へアＡ
Ｒを駆動する方法（ＮＭＯＳ先）が、過渡電流のピーク
値の低減に効果的となる。Here, since the sizes of 11 and 13 are proportional to the sizes of C1 and C2, in the example of Figure ε (a), Cs <<
C2, the current value is ' t << 13. Therefore, in this case, the method of driving the active restore AR first and then driving the sense amplifier SA (N
(after MOS) is effective in reducing the peak value of transient current. Next, considering the case where Cs >> C2, i□
〉〉i3 Therefore, contrary to the above case, sense amplifier SA is driven first, and then A
The method of driving R (NMOS first) is effective in reducing the peak value of transient current.
以上の説明で明らかなように、第６図（１））はＣ１＜
＜Ｃ２の場合であって、このときには〔ＮＭＯ３後〕に
示すように、アクティブリストアＡＲを先に駆動させ、
その後にセンスアンプＳＡを駆動させると、ピーク電流
を低減できる。これに対して、第１図（ｂ）は、Ｃ１〉
Ｃ２の場合であるため５逆にセンスアンプＳＡを先に駆
動し、アクティブリストアＡＲを後に駆動すると、ピー
ク電流を低減できる。つまり、データ線の電源電位に対
するキャパシタと、接地電位に対するキャパシタとの容
量の大きさにより、いずれを先に駆動するかを決定すれ
ばよい。これにより、チップ内の雑音電圧の誘起による
高Ｓ／Ｎ設計の困難さを解消できるとともに、過渡電流
に見合って配線幅を細くできるので、チップ面積を減少
させることができる。なお、どちらをどの程度光に駆動
させるかは、対象となるＤＲＡＭの構成によってそれぞ
れ異なってくるため、その都度、キャパシタ容量と時定
数を計算して駆動時刻を決定する。As is clear from the above explanation, Fig. 6 (1)) indicates that C1<
In the case of <C2, in this case, as shown in [After NMO3], the active restore AR is driven first,
If the sense amplifier SA is then driven, the peak current can be reduced. On the other hand, in FIG. 1(b), C1>
Since this is the case of C2, the peak current can be reduced by driving the sense amplifier SA first and driving the active restore AR later. In other words, it is only necessary to determine which one to drive first depending on the capacitance of the capacitor for the power supply potential of the data line and the capacitor for the ground potential. This eliminates the difficulty of high S/N design due to the induction of noise voltage within the chip, and also allows the wiring width to be made thinner in proportion to the transient current, thereby reducing the chip area. Note that the degree to which one is driven by light varies depending on the configuration of the target DRAM, so the driving time is determined by calculating the capacitor capacity and time constant each time.
次に、実際のＤＲＡ〜１に対して、本発明を適用する場
合を説明する。ＤＲＡＭにおいて、上記のＣ１はデータ
線と電源線との間の寄生容量であり、Ｃ２はデータ線と
接地線間の寄生容量である９これらの容量の大小関係は
、メモリセルの設計方式によって決定される。すなわち
、第７図に示すように、データ線容量はワード線・デー
タ線間容量ＣＷ Ｄ ＋データ線・プレート（メモリセ
ルを構成する電極）間容量ＣＤ Ｐ ｒワード線・プレ
ート間容量ＣＷ Ｐ ｒデータ線・基板間容量ＣＤＳの
各寄生容量から成る。ここで、プレートは、プレート電
圧発生回路ＶＰＬに、ワード線の殆んどは非選択状態で
あるため、ラッチ回路Ｖ Ｗ Ｌに、基板は基板電圧発
生回路ＶＳＵＢにそれぞれ接続されている。従って、Ｃ
１とＣ２の大きさ“は、これらの各回路方式によって決
定される。Next, a case will be described in which the present invention is applied to an actual DRA~1. In DRAM, the above C1 is the parasitic capacitance between the data line and the power supply line, and C2 is the parasitic capacitance between the data line and the ground line.9 The magnitude relationship of these capacitances is determined by the design method of the memory cell. be done. That is, as shown in FIG. 7, the data line capacitance is the word line/data line capacitance CW D + the data line/plate (electrode constituting the memory cell) capacitance CD P r The word line/plate capacitance CW P r It consists of each parasitic capacitance of data line/substrate capacitance CDS. Here, the plate is connected to the plate voltage generation circuit VPL, and since most of the word lines are in a non-selected state, the plate is connected to the latch circuit V W L, and the substrate is connected to the substrate voltage generation circuit VSUB. Therefore, C
1 and C2 are determined by each of these circuit systems.
第８図は、本発明の第２の実施例を示すＤＲＡＭの等価
回路図と信号タイムチャートである。ここでは、メモリ
セルＭＣのスイッチングＭＯ３をＮＭＯＳで構成したＤ
ＲＡＩＩＪが示されている。この場合、基板は、基板電
圧発生回路ｖｓｕｓを通。FIG. 8 is an equivalent circuit diagram and signal time chart of a DRAM showing a second embodiment of the present invention. Here, the switching MO3 of the memory cell MC is D
RAIIJ is shown. In this case, the substrate passes through the substrate voltage generation circuit vsus.
して接地ＭＶＳＳに接続される。ワード線Ｗは、ラッチ
回路ＶＷＬで接地線ＶＳＳに接続される。and connected to ground MVSS. Word line W is connected to ground line VSS through latch circuit VWL.
プレートは、プレート電圧発生回路ｖＰＬを通してＶＣ
ＣまたはＶＳＳ線に接続されるが、このときの等測的な
抵抗ＲＰＬは抵抗ＲＷＬに比べて非常に大きく設計され
る。従ってプレートがＶＳＳに接続されても、ＶＣＣに
接続されても、Ｃよく＜ Ｃ２となる。なお、第８図（
ａ）では、ＶＳＳに接続されている例を示す。The plate is connected to the VC through the plate voltage generation circuit vPL.
C or VSS line, but the isometric resistance RPL at this time is designed to be much larger than the resistance RWL. Therefore, whether the plate is connected to VSS or VCC, C<C2. In addition, Figure 8 (
In a), an example is shown where it is connected to VSS.
従って、この場合には、第８図（ｂ）に示すように、先
にφＡによりアクティブリストアＡＲを駆動し、後にφ
ＳによりセンスアンプＳＡを駆動することにより、ピー
ク電流を低減できる。その結果、チップ内の雑音電圧の
誘起による高Ｓ／Ｎ設計の困難さを解消でき、また過渡
電流の低減に見合って配線幅を細くできるため、チップ
面積を減少させることができる。Therefore, in this case, as shown in FIG. 8(b), the active restore AR is first driven by φA, and then φ
By driving the sense amplifier SA with S, the peak current can be reduced. As a result, the difficulty of high S/N design due to the induction of noise voltage within the chip can be resolved, and the wiring width can be made thinner in proportion to the reduction in transient current, so that the chip area can be reduced.
第９図は、本発明の第３の実施例を示すＤＲＡＭの等価
回路図と信号タイムチャートである。ここでは、メモリ
セルのスイッチングＭＯ３をＰＭＯ８で構成したＤＲＡ
Ｍが示されている。この場合、基板は５第２の実施例と
は逆に電源線ＶＣＣに接続される。非選択ワード線Ｗは
、ランチ回路ＶＷＬで１ｔｒＡ線ＶＣＣに接続される。FIG. 9 is an equivalent circuit diagram and signal time chart of a DRAM showing a third embodiment of the present invention. Here, we will use a DRA in which the memory cell switching MO3 is composed of PMO8.
M is shown. In this case, the substrate is connected to the power supply line VCC, contrary to the second embodiment. The unselected word line W is connected to the 1trA line VCC by a launch circuit VWL.
このときの抵抗ＲｗＬは、第２の実施例と同じく、小さ
いと考えられる。従って、プレートがＶＣＣに接続され
ても、ＶＳＳに接続されても、ＣＬ＞＞Ｃ２となるため
、第９図（ｂ）に示すように、第２の実施例とは逆に、
先にφＳによりセンスアンプＳＡを駆動し、後にφＡに
よりアクティブリストアＡＲを駆動することによって、
ピーク電流を低減する ・ことができる、従って、チッ
プ内の雑音電圧の誘起による高Ｓ／Ｎ設計の困難さを解
消でき、また過渡電流の低減に見合って、配線幅を細く
できるため、チップ面積は減少する。The resistance RwL at this time is considered to be small as in the second embodiment. Therefore, whether the plate is connected to VCC or VSS, CL>>C2, so as shown in FIG. 9(b), contrary to the second embodiment,
By first driving the sense amplifier SA with φS and later driving the active restore AR with φA,
・It is possible to reduce the peak current. Therefore, it is possible to eliminate the difficulty of high S/N design due to the induction of noise voltage within the chip. Also, since the wiring width can be made thinner in proportion to the reduction in transient current, the chip area can be reduced. decreases.
なお、上記プレート電圧発生回路、基板電圧発生回路、
非選択ワード線ラッチ回路については、前述の特願昭５
８−１０５７１０号明ｍ書および特願昭５８−１５３３
０８号明細香に詳述されている。In addition, the above-mentioned plate voltage generation circuit, substrate voltage generation circuit,
Regarding the unselected word line latch circuit, the above-mentioned patent application
Memorandum No. 8-105710 and patent application 1982-1533
It is detailed in the specification of No. 08.
以上説明したように、本発明によれば、データ線と電源
線間の容量と、データ線と接地線間の容量との比較によ
り、センスアンプとアクティブリストアのいずれか一方
を先に駆動し、他方を後に駆動するので、センスアンプ
とアクティブリストアの駆動時に流れる過大な過渡１！
流（ピーク値）を低減でき、その結果、チップ内の雑音
電圧の誘起による高Ｓ／Ｎ設計の困難さを解消すること
ができ、また過渡Ｓ流の低減に見合って、配線幅を細く
することができるので、チップ面積を減少することが可
能となる。As described above, according to the present invention, one of the sense amplifier and the active restore is driven first by comparing the capacitance between the data line and the power supply line and the capacitance between the data line and the ground line. Since the other is driven later, excessive transient 1 flows when driving the sense amplifier and active restore!
The current (peak value) can be reduced, and as a result, the difficulty of high S/N design due to the induction of noise voltage within the chip can be resolved, and the wiring width can be made thinner to compensate for the reduction of the transient S current. This makes it possible to reduce the chip area.
第１図は本発明の第１の実施例を示すセンスアンプとア
クティブリストアの回路構成とその動作説明図、第２図
は従来のＤＲＡＭの回路構成図。
第３図は第２図の信号タイムチャート、第４図、第５図
は本発明の動作原理を示す波形図、第６図は第１図の具
体的説明図、第７図は同じく第１図におけるＤＲＡＭの
各線間容量を示す図、＠８図は本発明の第２の実施例を
示すＤＲＡＭの構成と信号タイムチャート、第９図は本
発明の第３の実施例を示すＤＲＡＭの構成と信号タイム
チャートである。
ＡＲニアクチイブリストア、ＳＡ：センスアンプ、ＭＣ
：メモリセル、ＭＣＡ？メモリセルアレー Ｃ１＋ Ｃ
２：浮遊容量、ＳＷＩ、ＳＷ２ ：スイッチ、Ｎｌ ｒ
Ｎ２ ：ノード、ＱＡ、ＱＡ□、ＱＡ２１ ＱＳＩＱ
ｓｔ ｒ ＱＳ２ ： ＭＯＳ ｈランジスタ、Ｖｃｃ
：電源電圧、Ｖ、ｇｓ：接地電圧、ＶＳＵＢ二基板型基
板電圧発生回路Ｌニブレート電圧発生回路、ＶｗＬ：非
選択ワード線ラッチ回路。
・、−／
第 １ 図
第 ２ 図
第 ３ 図
第 Φ 図
第 ６ 図
（ａ） ｖｃｃ
第 ６ 図
（ｂ）
第 ７ 図
第８図FIG. 1 is a diagram illustrating the circuit configuration of a sense amplifier and active restore and its operation, showing a first embodiment of the present invention, and FIG. 2 is a circuit configuration diagram of a conventional DRAM. FIG. 3 is a signal time chart of FIG. 2, FIGS. 4 and 5 are waveform diagrams showing the operating principle of the present invention, FIG. 6 is a concrete explanatory diagram of FIG. 1, and FIG. Figure 8 shows the line-to-line capacitance of the DRAM, Figure @8 shows the configuration of the DRAM and signal time chart showing the second embodiment of the present invention, and Figure 9 shows the configuration of the DRAM according to the third embodiment of the invention. and a signal time chart. AR near active restore, SA: sense amplifier, MC
:Memory cell, MCA? Memory cell array C1+ C
2: Stray capacitance, SWI, SW2: Switch, Nl r
N2: Node, QA, QA□, QA21 QSIQ
str QS2: MOS h transistor, Vcc
: power supply voltage, V, gs: ground voltage, VSUB dual-substrate type substrate voltage generation circuit L nibrate voltage generation circuit, VwL: unselected word line latch circuit.・, -/ Figure 1 Figure 2 Figure 3 Φ Figure 6 (a) vcc Figure 6 (b) Figure 7 Figure 8
Claims (1)
に、該第１、第２の端子と電源線間に設けられた第１の
差動増幅器、および該第１、第２の端子と接地線間に設
けられた第２の差動増幅器を備えた半導体メモリにおい
て、上記第１、第２の端子と電源線間の容量、および上
記第１、第２の端子と接地線間の容量の大小により、上
記第１と第２の差動増幅器を駆動する際に、両者間に時
間差を持たせることを特徴とする半導体メモリ駆動方式
。 ２、上記第１、第２の端子と電源線間の容量、および上
記第、第２の端子と接地間の容量は、前者が後者より大
きいときには、第２の差動増幅器を先行させ、後者が前
者より大きいときには、第１の差動増幅器を先行させて
、駆動することを特徴とする特許請求の範囲第１項記載
の半導体メモリ駆動方式。 ３、上記第１の差動増幅器と第２の差動増幅器は、それ
ぞれＰＭＯＳフリップフロップ、ＮＭＯＳフリップフロ
ップで構成されることを特徴とする特許請求の範囲第１
項または第２項記載の半導体メモリ駆動方式。[Claims] 1. A first differential amplifier provided between the first and second terminals and a power supply line to differentially amplify the signal voltage between the first and second terminals; and a semiconductor memory including a second differential amplifier provided between the first and second terminals and a ground line, and a capacitance between the first and second terminals and the power supply line; A semiconductor memory driving method characterized in that a time difference is provided between the first and second differential amplifiers when driving the first and second differential amplifiers depending on the magnitude of the capacitance between the second terminal and the ground line. 2. When the capacitance between the first and second terminals and the power supply line and the capacitance between the first and second terminals and the ground are larger than the latter, the second differential amplifier is placed in front, and the latter 2. The semiconductor memory driving system according to claim 1, wherein when the first differential amplifier is larger than the former, the first differential amplifier is driven in advance. 3. Claim 1, wherein the first differential amplifier and the second differential amplifier are each composed of a PMOS flip-flop and an NMOS flip-flop.
3. The semiconductor memory driving method according to item 1 or 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124469A JPS62281196A (en) | 1986-05-29 | 1986-05-29 | Semiconductor memory drive system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124469A JPS62281196A (en) | 1986-05-29 | 1986-05-29 | Semiconductor memory drive system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62281196A true JPS62281196A (en) | 1987-12-07 |
Family
ID=14886293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61124469A Pending JPS62281196A (en) | 1986-05-29 | 1986-05-29 | Semiconductor memory drive system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62281196A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03144993A (en) * | 1989-10-30 | 1991-06-20 | Matsushita Electron Corp | Semiconductor memory device |
-
1986
- 1986-05-29 JP JP61124469A patent/JPS62281196A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03144993A (en) * | 1989-10-30 | 1991-06-20 | Matsushita Electron Corp | Semiconductor memory device |
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