JPS622797A - 時分割交換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は６４　ｋｂ／ｓ　、　３２　ｋｂ／ｓの情報を
交換で　　　“きる時分割交換機の構成に関するもので
ある。

（従来の技術） 従来の時分割交換機は一般に６４　ｋｂ／ｓの情報のみ
を交換するように設定されている。ところが、最近の音
声圧縮技術の進展によＦ）　３２　ｋｂ／ｓで通信を特
徴とする請求が出始めている。このような主として５４
　ｋｂ／ｓの情報を交換するが３２　ｋｂ／ｓの情報も
取扱うといった交換機の一構成例が昭和６０年度電子通
信学会総合全国大会予稿集、第８分冊（昭和６０−３−
５　）　Ｐ、１８８に提案されている。それによると、
集線段で３２　ｋｂ／ｓ　＋３２ｋｂ／ｓの情報をｊ、
になるタイムスロットでそれぞれ上側または下側だけを
読み出し６４　ｋｂ／ｓに交換した後分配段で処理を行
い、再び集線段で３２　ｋｂ／ｓへ変換するという方法
で３２　ｋｂ／ａの情報を扱っていた。

（発明が解決しようとする問題点） しかしながら上記の構成では、３２　ｋｂ／ｓを収容す
る可能性のあるすべての集線段に上側か下側かを識別し
制御する回路が必要であり、また分配段はすべて５４　
ｋｂ／ｓの処理を行うため、３２　ｋｂ／ａの処理を行
うにしても効率がよくないという問題点があった。

（問題点を解決するだめの手段） 本発明は５４　ｋｂ／ｓを基本元とするＴＳＴ構成の時
分割交換機のＳスイッチと並列に、３２　ｋｂ／ｓを扱
うＴスイッチを最大２個並列に備え、６４　ｋｂ／ｓか
ら３２　ｋｂ／ｓへ変換する回路と３２　ｋｂ／ｓから
６４ｋｂ／ｓへ変換する回路とを備えて帰還形時分割ト
ランクを構成した。

（作用） ５４　ｋｂ／ｓを扱うＴスイッチで変換された情報はＳ
スイッチを経由し、直接にまたは５４　ｋｂ／ｓから３
２　ｋｂ／ｓへ変換する回路を経由して３２　ｋｂ／ｓ
を扱うＴスイッチへ入力される。３２　ｋｂ／ｓ　；を
扱うＴスイッチで変換された情報は直接にまたは３２ｋ
ｂ／ｓから６４　ｋｂ／ｓへ変換する回路を経由してさ
らに再び前記Ｓスイッチへ出力され、さらにもう一つの
６４　ｋｂ／ｓを扱うＴスイッチへ出力される。

（実施例） 第１図は本発明の一実施例を示すブロック図である。図
中、１０は入力側ＴスイッチＴａ、２０は出力側Ｔスイ
ッチＴ、、３０はＳスイッチ、４０は帰還形時分割トラ
ンク、４１は６４　ｋｂ→３２　ｋｂの第１の集合変換
回路、４２は３２　ｋｂ→６４　ｋｂの第２の集合変換
回路、４３は４→２の第１の選択回路、４４は４→２の
第２の選択回路、４５ｇ。

４５ｂは４ビツト構成の３２　ｋｂ／ｓ専用のＴスイッ
チＴ　ｃ　ｒ　Ｔｄ％　４ｅは２→１の第３の選択回路
である。この実施例では最大２個まで３２ｋｂ／ｓ専用
Ｔスイツチを設置することができる。なお、各回路間で
信号を伝送するバスに付与しである４または８の数字は
４ビツトパスまたは８ビツトパスであることを示す。ま
た図示していないが、ふたつの３２　ｋｂ／ｓ専用スイ
ッチＴｃ、　Ｔ、はそれぞれ独立に制御メモリＳＣＭを
持ち、独立に制御される。該制御メモリＳＣＭはＴｃ、
　Ｔ、のみならず、他の集合変換回路４１．４２及び選
択回路４３，４４．４６を各々制御するフィールドを持
たせることも可能である。

こうした構成では５４　ｋｂ／ｓ→６４　ｋｂ／ｓ　、
　６４ｋｂ／ｓ　−＋　３２　ｋｂ／ｓ　、　３２　ｋ
ｂ／ｓ→６　’４　ｋｂ／ｓ　＃　３２ｋｂ／ｓ→３２
　ｋｂ／ｓの４つの通信ｔＪ？ターンがある。

以下それぞれの通信パターンの通信方式を説明する。な
お、以下の説明でＴｃｔ（β、γ）（α＝ａ。

ｂ、ｃ、ｄ）はＴａというＴスイッチの入力タイムスロ
ットβを出力タイムスロットγに変換することを表現す
るものとする。

イ）　　５　４　ｋｂ／ｓ→６　４　　ｋｂ／ｓ　　：
これはいわばタイムスロットの変換であって、ＴＳＴ構
成を一時的にＴ３構成へ変換する。Ｓスイッチ３０を用
いて’ｌ’ａ（ｕ　、　ｖ　）→Ｔｂ　（ｖ　、ｖｒ　
）と変換する場合を考える。この変換はＴａのＶタイム
スロットとＴｂのＶタイムスロットが直前に空の時に限
り許される。なお、いずれかが使用中である確率は呼量
によって変化するが０とはならない。いま、Ｔ、のＶタ
イムスロットが使用中であシ、あるＸで表わされるタイ
ムスロットが空であるとすると、第１および第２の選択
回路４３．４４ならびに３２　ｋｂ／ｓ専用スイッチＴ
ｃ、　Ｔ、を使って、と変換する。

口）　　６　４　　ｋｂ／ｓ→３　２　　ｋｂ／ｓ　　
：これは６４　ｋｂ／ｓ端末から３２　ｋｂ／ｓ端末へ
通信を行う場合の通信）Ｊ？ターンである。まず、入力
データを第１の集合変換回路４ノで３２　ｋｂ／ｓへ変
換し、次周期に４ビツトの同一のタイムスロットで出力
する。第１の選択回路４３は制御メモリＳＣＭの指示に
よシ、Ｔ　側かＴｄ側かのいずれかへ、第１の集合変換
回路４ノの４ビツト出力を入力し、他方には無音パター
ンを入力する。

従ってＴａ（ｕ　、　ｖ　）→Ｔｂ（ｖ、ｗ）の変換で
はＷのタイムスロット８ビツトを上側４ビツトと下側４
ビツトに分け、 Ｔａ（ｕ、す→（６４→３２）（ｖ）−＋Ｔｃ（ｖ、ｖ
）−＋Ｔ、（ｖｕｐ、ｗｕｐ）またはＴａ（ｕ、ｖ）→
（６４→３２）（す→Ｔｃ（ｖ、ｖ）→Ｔｂ（ｖｌｏｗ
”’ｌｏｗ）と変換される、ここで（６４→３２　）　
（Ｖ）はＶスロットが５４　ｋｂ／ｓから３２ｋｂ／ｓ
へ変換されたことを示している。またＴｄでも同様のこ
とはできる。

さらにＴａ（ｕ　、　ｙ）−＋Ｔ、　（ｖ　、ｗｕｐ）
　、　Ｔ＆（ｘ、ｙ）→Ｔｂ　（Ｙ　’　”ｌｏｗ）と
いうふたつの呼も次のように共通に処理できる： ’ｌ’ａ（ｕ、す→（６４→３２）（す→Ｔｃ（ｖ、す
→Ｔｂ（ｖｕｐ、Ｗｕｐ）またはＴ＆（ｘ、ｙ）→（６
４→３２　）（ｙ）→Ｔｄ（ｙｐす→Ｔｂ（ｖｌｏｗ”
’ｌｏｗ）・ハ）　　３２　ｋｂ／ｓ→６４　ｋｂ／ｓ
　　：３２ｋｂ／Ｓ回線が２つ存在する場合は１タイム
スロツト（８ビツト）で２つの通信を行うことができる
。まずＴａスイッチの出力はＳスイッチを経由して第１
の選択回路４３に入力され、ここで上下４ピットずつ分
けられＴｃスイッチとＴ、スイッチに選択して入力され
る。ＴｃスイッチとＴ、スイッチのなかでは、異ったタ
イムスロットに変換して別々のタイミングで第３の選択
回路４６に入力され、３２　ｋｂ／ｓから５４　ｋｂ／
ｓへ変換され８ビツトとなつた出力を第２の選択回路４
４で選択されＳ経由でＴ、スイッチへ入力される： 次に３２　ｋｂ／ｓ回線をひとつしか利用しない場合は
上記Ｔ、スイッチの上下ビットのいずれか一方は使われ
ない。

二）　　３　２　ｋｂ／ｓ　−＋　３　２　ｋｂ／ｓ　
　：これは３２　ｋｂ／ｓ系端末全端末ずつ６４　ｋｂ
／ｓ回線１本で接続しようとするものである。この時第
１、第２の選択回路４３．４４と３２　ｋｂ／ｓ専用の
Ｔスイッチ４５ｔｈ、４５ｂを用い、一般にＴａ（”ｘ
”ｘ’）→Ｔｃ　ｏｒ　ｄ（”　ｙｖ）→Ｔｂ（ｖｙ、
Ｗ、）と表わされる。ただしＮ　Ｘ　＊　Ｖはｕｐまた
はｌｏｗであって上側ピットまたは下側ビットを示すも
の　　　゛である。

ここで、送シ側と受は側の端末の数の違いによって次の
４つに分類することができる。

ａ）単一：送り側＝１．受は側＝１ Ｔａ（’ｘ”ｘ’）−＋Ｔｃ（ｖ’　、ｖ）、ＴＨ（ｖ
ｙ、ｗ、）またはＴａ（ｕｘ、ｖｘ／）→Ｔ、（ｖ′、
ｖ）→Ｔｂ（ｖｙ１ｗρ。

ｂ）マージニ送り側＝２．受は側＝１ Ｔａ（ｕ、ｖ’）→Ｔｅ（ｖ’、リ−＋’ｐ　ｂ　（Ｖ
　ｕ、　＃　”ｕｐ　）またはＴａ（ｘ、ｙ）→Ｔ、１
（ｙ、ｖ）→Ｔｂ（ｖ１ｏｗ’、”ｌｏｗ）。

Ｃ）分配：送り側＝１．受は側＝２ Ｔａ（ｕｌｏｗ、ｖｌｏｗ）→Ｔｃ（ｖ、ｖ’）→Ｔｂ
（ｖ’、、ｗｙ）Ｔ　ａ　（ｕ　ｕ　ｐ　ｒ　Ｖ　ｕ　
、　）→Ｔｄ（Ｖ　＃　’Ｉ”）→Ｔ　５　（’Ｚ　＃
　Ｘ　ｚ　）ただし、ｙ、ｚはｕｐまたはｌｏｗである
。

ｄ）交換：送シ側＝２．受は側＝２ Ｔａ（ｕｌｏｗ、ｖｌｏｗ）→Ｔｃ（ｖ、ｖ）→Ｔｂ（
ｖｕｐｌｗｕｐ）Ｔａ（ｕｕｐ”ｕｐ）→Ｔ　ａ　（ｖ
　、　ｖ’　）→Ｔｂ（”ｌ　ｏｗ”ｌ　ｏｗ）。

次に、Ｔｃ、　Ｔ、のスイッチに対するＳＣＭ　（制御
メモリ）のフィールド構成の一例を第２図に示す。

図中２，１０は２ビツト、１０ビツトであることを示し
、４１．４２は第１．第２の集合変換回路を示している
。また、ＴＳ変換テーブルにはタイムスロットの変換に
関するデータが収容されている。ここでは、Ｔ、　、　
Ｔ、のタイムスロット上１０２４ビツトあると仮定して
いる。

また、Ｔｃ、Ｔｄのタイムスイッチはタイムスロットの
移動を除くと同時に動作するので第３図のようなフィー
ルド構成とすることもできる。

以上で帰還形時分割トランク４ｏを用いた４つ＋７）通
信／ｆターンについて述べたが、もちろん６４ｋｂ／ｓ
→６４　ｋｂ／ｓはタイムスロット変換機能でトラヒッ
ク特性向上を目指す時だけ使用すればよく、口）〜二）
の３２　ｋｂ／ｓを扱う時にはアダプテイブに使用すれ
ばよい。この場合ソフトでの制御性も優れたものとなる
。

なお変換対象外の４ビツトについては特に触れていない
が、無通話・母ターンあるいはマージの時に第２の選択
回路を適当に制御する事で可能である。

以上の全説明はＴＳＴ構成のみばかシではなく　Ｔ　３
構成にも適用できる。この場合は特にＴ■Ｔ構成として
直列に使用する方が効果があがる。

尚、該帰還形トランクは３２ｋｂ／ｓのトラヒック見合
いで、ある経済ポイントに達する迄、複数組設ける事も
できる。

（発明の効果） 以上に述べたように、５４　ｋｂ／ｓを主に扱うＴＳＴ
構成の時分割交換機において、Ｓスイッチに並列に３２
ｋｂ／ｓ用Ｔスイツチを最大２個備え、その前後に６４
．ｋｂ／ｓ　−＋　３２　ｋｂ／ｓの変換回路と３２　
ｋｂ／ｓ→５４　ｋｂ／ａの変換回路を備えて帰還形ト
ランクを設え、簡単な構成で６４　ｋｂ／ｓと３２　ｋ
ｂ／ｓ　　とが混在の交換機を提供することができる。

【図面の簡単な説明】

第１図は本発明の好適な一実施例のブロック図であシ、
第２図は制御メモＩＪ　ＳＣＭのフィールド構成のひと
つを示す図であり、第３図は制御メモリＳＣＭの他のフ
ィールド構成を示す図である。 １０・・・ＴスイッチＴａ、２０・・・ＴスイッチＴｂ
１３０・・・Ｓスイッチ、４０・・・帰還形トランク、
４ノ・・・第１の集合変換回路、４２・・・第２の集合
変換回路、４３・・・第１の選択回路、４４・・・・第
２の選択回路、４５　ａ　、　４５　ｂ　−＝　３２　
ｋｂ／ｓ用Ｔスイッチ、４６・・・第３の選択回路。 本莞朗句−宴距例のプ０．７７凹　　　　　　　　　４
０第１図 １　：　３２ｋｂ−＋５Ｇｂ　　　　　　　　　　　　
Ｉ　：　６４ｋｂ　−５２ｋｂ。ヤゎ１．　　　　　　
　　　　　　　　壺″″″ＪＳＣＭの７４−Ｎぜ積へ 第２図 Ｆ：　　　ＴｄのＴＳ々１艷テーブル Δ： ＳＭＣのイｔのフィールばｌＩ＼ 第３図 手続補正書（睦） 昭和　　、７ｏ°％２７日

Claims (1)

1. 【特許請求の範囲】 １、Ｎｋｂ／ｓを基本元とするＴＳＴ構成の時分割交換
   機のＳスイッチを経由する帰還形時分割トランクを設け
   、該帰還形時分割トランクが 情報をＮｋｂ／ｓからＮ／Ｍｋｂ／ｓへ変換する手段と
   、最大Ｍ個を並列に配した、Ｎ／Ｍｋｂ／ｓの情報を扱
   うＴスイッチと、 情報をＮ／Ｍｋｂ／ｓからＮｋｂ／ｓへ変換する手段と
   を直列に配して有しており、前記時分割交換機のＮｋｂ
   ／ｓの情報を扱うＴスイッチを経由した情報は前記Ｓス
   イッチを経由し、直接に前記Ｎ／Ｍｋｂ／ｓの情報を扱
   うＴスイッチ群へまたはＮｋｂ／ｓからＮ／ｍｋｂ／ｓ
   へ変換する手段を経由して前記Ｎ／Ｍｋｂ／ｓの情報を
   扱うＴスイッチへ入力され、該Ｎ／Ｍｋｂ／ｓの情報を
   扱うＴスイッチで個別に変換され直接に前記Ｓスイッチ
   にまたはＮ／Ｍｋｂ／ｓからＮｋｂ／ｓへ変換する手段
   を経由して前記Ｓスイッチを出力され、さらにもうひと
   つのＮｋｂ／ｓの情報を扱うＴスイッチへ出力されるこ
   とを特徴とする時分割交換方式。