JPS62278818A - Programmable logical array - Google Patents

Abstract

PURPOSE:To attain the whole testing and to shorten a test time by dividing to the part circuit of the suitable number of the input determined from a test speed and a test time when the number of the input is many, and testing a logical array for respective part circuits. CONSTITUTION:A part array 12 to realize a logic for a test is added to prevent the redundancy defect from occurring by the dividing. In the part, by adding a mutually exclusive OP concerning the input of the test between respective product term lines to link to the same output line, the occurrence of the redundancy defect can be prevented. For example, when the part array 12 is included in a part circuit as C3=C4=1, at product term lines 101 and 104 of the left edge and the fourth from the left, (x1+C1) (the inverse of x2+c2) (the inverse of y1+ct) (the inverse of y2+ct) and (the inverse of x2+c2) (y1+ct) (the inverse of y2+ct) are obtained and the inclusive relation is eliminated. In addition to the part circuit in which the c3=c4-1 is obtained, the part circuit, in which c1=c2=1 is obtained, is tested, thereby, obtaining the whole test.

Description

【発明の詳細な説明】 発明の詳細な説明 〔産業上の利用分野〕 本発明は、プログラム可能な論理アレイ（以下ＰＬＡと
いう）に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to programmable logic arrays (hereinafter referred to as PLA).

〔従来の技術〕[Conventional technology]

従来のＰＬＡのテストには、大型計算機を長時間使用し
てテストパターンを生成し、高級なテスタを使用して多
量のテストパターンを高速に印加し、短時間でその良否
を判定することが必要であるためテスト費用が非常にか
かつていた。このため、従来よりテスト費用の低減を目
的として種々のテスト容易化手法が提案されている。Conventional PLA testing requires the use of a large computer for a long time to generate test patterns, the use of a high-end tester to apply a large number of test patterns at high speed, and to determine the pass/fail in a short time. As a result, testing costs were extremely high. For this reason, various testability techniques have been proposed for the purpose of reducing test costs.

その一つとして、ｎ入力の組合せ回路に対して２″個の
すべての入力ベクトルを一回ずつ加え、出力を線形フィ
ードバックシフトレジスタで圧縮し最終値を期待値と比
較して良否を判定する簡易テスト方式がある。One of them is a simple method that adds all 2'' input vectors once to a combinational circuit with n inputs, compresses the output with a linear feedback shift register, and compares the final value with the expected value to determine pass/fail. There is a test method.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上記の従来のＰＬＡについてのテスト方式では、入力数
ｎが大きくなるとテスト時間が非常に長くなるという問
題点がある。The conventional test method for PLA described above has a problem in that the test time becomes extremely long as the number of inputs n becomes large.

本発明の目的は、入力数が多い場合にはテスト速度とテ
スト時間から決められる適当な入力数（例えば、１０Ｍ
Ｈｚで数秒とすると、２０〜２５）の部分回路に分割し
、各部分回路ごとに上記のテストを行うことにより全体
のテストを可能にしてテスト時間の短縮をはかったＰＬ
Ａを提供することにある。The purpose of the present invention is to select an appropriate number of inputs (for example, 10M) determined from the test speed and test time when the number of inputs is large.
If the frequency is several seconds at Hz, the PL is divided into 20 to 25) subcircuits and the above test is performed for each subcircuit to enable the overall test and shorten the test time.
The goal is to provide A.

〔問題点を解決するための手段〕[Means for solving problems]

本発明のプログラム可能な論理アレイは、デコード機能
を制御する手段を備えた外部入力信号のデコーダ群と、
前記デコーダ群の出力信号群の任意の論理積を生成する
積項線群をもつプログラム可能な論理積アレイと、前記
論理積アレイの出力信号群の任意の論理和を生成する出
力線群をもつプログラム可能な論理和アレイと、前記デ
コーダ群の一部とこれに対応する前記論理積アレイの一
部とを用いて前記積項線群のうち定められた各積項線間
に排他的関係を持つテスト用論理を付加するテスト用論
理積アレイと、テスト時には線形フィードバックシフト
レジスタとして機能する出力レジスタとを含んで構成さ
れる。The programmable logic array of the present invention includes a group of external input signal decoders with means for controlling the decoding function;
a programmable AND array having a group of product term lines that generates an arbitrary AND of the output signals of the decoder group; and a programmable AND array that has a group of output lines that generates an arbitrary OR of the output signals of the AND array. A programmable OR array, a portion of the decoder group and a corresponding portion of the AND array are used to establish an exclusive relationship between each defined product term line of the product term line group. It is configured to include a test AND array to which test logic is added, and an output register that functions as a linear feedback shift register during testing.

〔作用〕[Effect]

各デコーダに具備された制御機能を用い論理積アレイを
分割してテストする。各部分回路は、本来の論理機能を
実現するための論理積アレイの一部と、テスト用に付加
された論理積アレイ部と、論理和アレイで構成し、その
入力数は適当な値以下とする。この部分回路に対して、
すべての入力ベクトルを１回ずつ加え、出力応答系列を
テストモードのもとでは線形フィードバックシフトレジ
スタとして機能する出力レジスタで圧縮する。各部分回
路について、このテストの最終値と期待値を比較して全
体回路の良否を判定する。The AND array is divided and tested using the control function provided in each decoder. Each partial circuit consists of a part of the AND array for realizing the original logic function, an AND array added for testing, and an OR array, and the number of inputs is kept below an appropriate value. do. For this partial circuit,
All input vectors are added once and the output response series is compressed with an output register that functions as a linear feedback shift register under test mode. For each partial circuit, the final value of this test is compared with the expected value to determine whether the entire circuit is good or bad.

〔実施例〕〔Example〕

本発明の実施例について図面を参照して説明する。 Embodiments of the present invention will be described with reference to the drawings.

第１図は本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.

第１図において、１はプログラム可能な論理積アレイ、
１１は通常の論理を実現するための部分アレイ、１２は
テスト用論理を実現するための部分アレイ、２はプログ
ラム可能な論理和アレイ、３１〜３６はデコーダ、４は
出力レジスタ、１０１〜１０６は積項線、２０１〜２０
３は出力線、３１１〜３１２はデコード線、ＸｌへＸ４
は通常の入力信号、ｙ１〜ｙ２はテスト用入力信号、ｃ
ｌ”’−ｃ４及びＣ０はデコーダの制御信号、ｆ１〜ｆ
３は出力信号、Ｓはモード切替信号である。In FIG. 1, 1 is a programmable AND array;
11 is a partial array for realizing normal logic; 12 is a partial array for realizing test logic; 2 is a programmable OR array; 31 to 36 are decoders; 4 is an output register; 101 to 106 are Product term line, 201-20
3 is the output line, 311-312 are the decode lines, X4 to Xl
is the normal input signal, y1 to y2 are the test input signals, c
l"'-c4 and C0 are decoder control signals, f1 to f
3 is an output signal, and S is a mode switching signal.

第２図は、第１図のデコーダ３１の回路図であり、５０
１はインバータ、５０２〜５０３は論理和ゲートである
。第２図において、論理和ゲート５０２〜５０３ではそ
れぞれＸｉ　十ｃ１、−マ］″＋Ｃ１なる演算が実行さ
れ、その結果がデコード線３１１〜３１２に出力される
。ただし、＋は論理和、−は論理の否定をあられす。デ
コーダ３２〜３６についても同様である。FIG. 2 is a circuit diagram of the decoder 31 of FIG.
1 is an inverter, and 502 to 503 are OR gates. In FIG. 2, OR gates 502 and 503 respectively execute the operation Xi +C1, -ma]''+C1, and the results are output to decode lines 311 and 312. However, + means logical sum, and - means Hail the negation of logic. The same applies to decoders 32-36.

第３図は、第１図の出力レジスタ４の回路図であり、４
０〜４２は否定論理和ゲート、４３〜４６は排他的論理
和ゲート、４７〜４９はＤタイプのフリップフロップで
ある。第３図において、モード切替信号Ｓが１のとき（
通常モードのとき）は出力線２０１〜２０３上の信号が
それぞれＤタイプのフリップフロップ４７〜４９に記憶
される。Ｓが０のときくテストモードのとき）は、フィ
ードバックループが活性化され、線形フィードバックシ
フトレジスタとして機能するこの回路で出力線２０１〜
２０３に現われる信号系列が圧縮される。FIG. 3 is a circuit diagram of the output register 4 in FIG.
0 to 42 are NOR gates, 43 to 46 are exclusive OR gates, and 47 to 49 are D type flip-flops. In FIG. 3, when the mode switching signal S is 1 (
In normal mode), the signals on output lines 201-203 are stored in D-type flip-flops 47-49, respectively. When S is 0 (in test mode), the feedback loop is activated and the output lines 201 to 201 are activated in this circuit, which functions as a linear feedback shift register.
The signal sequence appearing at 203 is compressed.

レジスタの数をｍとするとき、線形フィードバックシフ
トレジスタを用いて圧縮することによる誤りの見逃し率
が２１程度（ｍ＝８で０．４％）になることが知られて
いる（ヒユーレットパラカード・ジャーナル（Ｈｅｗｌ
ｅｔｔ−Ｐａｃｋａｒｄ　Ｊｏｕｒ［Ｉａｌ。It is known that when the number of registers is m, the missed error rate when compressing using linear feedback shift registers is about 21 (0.4% when m = 8) (Heuret Paracard・Journal (Hewl
ett-Packard Jour [Ial.

ｐｐ、２−８．Ｍａｙ　１９７７））　、従って、ｍを
ある程度大きくすればこの見逃しは事実上問題とはなら
ない。pp, 2-8. May 1977)), therefore, if m is made large to a certain extent, this oversight will not actually be a problem.

出力線の数が少ない場合には、ダミーの出力レジスタを
付加してｍを見かけ上大きくすることにより見逃し率を
改善することができる。When the number of output lines is small, the oversight rate can be improved by adding a dummy output register to make m apparently larger.

再び第１図を参照して、論理積アレイ１では各積項線１
０１〜１０６において、デバイス（・印に相当する）の
存在するデコード線の信号の論理積が生成され、また論
理和アレイ２では各出力線２０１〜２０３においてデバ
イス（×印に相当する）の存在する積項線の信号の論理
和が生成される。従って、通常モード（Ｃ□〜Ｃ４＝Ｑ
、Ｃｔ＝１）では、 ｆｌ＝ｘｌてＸ４　＋ｘＩ　Ｘ２Ｘ３　＋ｘ２７Ｔｆ２
＝１］ηＸ４十−石玉− ｔ’３　＝ｘｌ　ｘＳＸ４　＋Ｘ２Ｘ４　＋ｘＩ　Ｘ３
となる。Referring again to FIG. 1, in the logical product array 1, each product term line 1
In 01 to 106, the AND of the signals of the decode lines where devices (corresponding to marks) are present is generated, and in the OR array 2, the presence of devices (corresponding to × marks) is generated in each output line 201 to 203. A logical sum of the product term line signals is generated. Therefore, normal mode (C□~C4=Q
, Ct=1), then fl=xlX4 +xI X2X3 +x27Tf2
= 1] ηX4 - stone ball - t'3 = xl xSX4 +X2X4 +xI X3
becomes.

今、Ｃ３＝Ｃ４＝Ｃｔ　＝１とすると、入力ｘｌ、Ｃ１
，ｘ２．Ｃ２だけに関する部分回路が得られる。この部
分回路では、左端及び左から４番目の積項線１０１およ
び１０４で実現される論理になる包含関係が成立し、左
端に積項線１０１は冗長である。従って、この積項線と
各デコード線との交点に存在するデバイスの故障は検出
できない。Now, if C3=C4=Ct=1, the input xl, C1
, x2. A partial circuit relating only to C2 is obtained. In this partial circuit, an inclusive relationship is established that is the logic realized by the left end and the fourth product term line 101 and 104 from the left, and the product term line 101 at the left end is redundant. Therefore, a failure in a device existing at the intersection of this product term line and each decode line cannot be detected.

テスト用論理を実現するための部分アレイ１２は分割に
よってこのような冗長故障が発生することを防ぐために
付加されたものである。この部分において、同一の出力
線につながる各積項線間にテスト用入力に関して互いに
排他的な論理を付加することにより上記のような冗長故
障の発生が防止できる０例えば、Ｃ３＝ｃ４　＝１とし
て上記部分アレイ１２を部分回路に含めた場合、左端及
び左から４番目の積項線１０１および１０４では（ｘｔ
　＋Ｃ，＞（Ｘ２　＋ｃ２　）（ｙ＋　＋ｃｔ　）（ｙ
ｚ　　＋ｃｔ　　）　　、　　　（Ｘ２　　＋Ｃ２）　
　　（ｙ＋　　＋ｃｔ　　）（ｙｚ＋ｃｔ）となり包含
関係はなくなる。このＣ３＝０４＝１とした部分回路に
加えてＣ３＝０２＝１とした部分回路のテストをすれば
全体のテストとなる。尚、上記では１ビツトデコ一ド方
式の場合について述べたが、２ビツトデコ一ド方式の場
合についても同様に考えることができる。The partial array 12 for implementing test logic is added to prevent such redundant failures from occurring due to division. In this part, by adding mutually exclusive logic regarding the test input between each product term line connected to the same output line, the occurrence of redundant faults as described above can be prevented.For example, if C3=c4=1 When the partial array 12 is included in a partial circuit, the leftmost and fourth product term lines 101 and 104 from the left (xt
+C,>(X2 +c2)(y+ +ct)(y
z +ct), (X2 +C2)
(y+ +ct)(yz+ct), and the inclusion relationship disappears. If the partial circuit with C3=02=1 is tested in addition to the partial circuit with C3=04=1, the entire test is completed. Although the case of the 1-bit decoding method has been described above, the case of the 2-bit decoding method can be similarly considered.

〔発明の効果〕〔Effect of the invention〕

上記のように、一本廃明によれば簡単なテスト用ハード
ウェアを付加することにより、大規模なＰＬＡを分割し
て短時間にテストすることができ、また大型計算機を用
いたテストパターン生成の必要がなく出力応答を逐次比
較する必要もないのでテスト費用が大幅に、削減できる
という効果がある。As mentioned above, according to Ippon Haimei, by adding simple test hardware, a large-scale PLA can be divided and tested in a short time, and test patterns can be generated using a large-scale computer. Since there is no need to compare output responses successively, test costs can be significantly reduced.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示す回路図、第２図は第１
図のデコーダ３１の回路図、第３図は第　・１図の出力
レジスタ４の回路図である。 １・・・論理積アレイ、１１．１２・・・部分アレイ、
２・・・論理和アレイ、３１〜３６・・・デコーダ、４
・・・出力レジスタ、１０１〜１０６・・・積項線、２
０１〜２０３・・・出力線、３１１〜３１２・・・デコ
ード線、４０〜４２・・・否定論理和ゲート、４３〜４
６・・・排他的論理和ゲート、４７〜４つ・・・Ｄタイ
プのフリップフロップ（Ｆ／Ｆ）、５０１・・・インバ
ータ、５０２〜５０３・・・論理和ゲート、ｘ１〜ｘ４
・・・通常の入力信号、ｙｒ〜ｙ２・・・テスト用入力
信号、Ｃ１〜Ｃ４、Ｃｔ・・・デコーダ制御信号、ｆ１
〜で３・・・出力信号、Ｓ・−・モード切替信号。 率／　面 第　２　図 牟３図Fig. 1 is a circuit diagram showing one embodiment of the present invention, and Fig. 2 is a circuit diagram showing an embodiment of the present invention.
FIG. 3 is a circuit diagram of the decoder 31 shown in the figure, and FIG. 3 is a circuit diagram of the output register 4 shown in FIG. 1... logical product array, 11.12... partial array,
2... Logical sum array, 31 to 36... Decoder, 4
...Output register, 101-106...Product term line, 2
01-203...Output line, 311-312...Decode line, 40-42...NOR gate, 43-4
6...Exclusive OR gate, 47-4...D type flip-flop (F/F), 501...Inverter, 502-503...OR gate, x1-x4
...Normal input signal, yr-y2...Test input signal, C1-C4, Ct...Decoder control signal, f1
3...output signal, S...mode switching signal. Rate / Figure 2, Figure 3

Claims (1)

【特許請求の範囲】[Claims] デコード機能を制御する手段を備えた外部入力信号のデ
コーダ群と、前記デコーダ群の出力信号群の任意の論理
積を生成する積項線群をもつプログラム可能な論理積ア
レイと、前記論理積アレイの出力信号群の任意の論理和
を生成する出力線群をもつプログラム可能な論理和アレ
イと、前記デコーダ群の一部とこれに対応する前記論理
積アレイの一部とを用いて前記積項線群のうち定められ
た各積項線間に排他的関係を持つテスト用論理を付加す
るテスト用論理積アレイと、テスト時には線形フィード
バックシフトレジスタとして機能する出力レジスタとを
含むことを特徴とするプログラム可能な論理アレイ。a programmable AND array having a group of external input signal decoders having means for controlling a decoding function; a group of product term lines for generating an arbitrary AND of output signals of the decoders; and the AND array; A programmable disjunction array having a group of output lines that generates an arbitrary disjunction of a group of output signals, and a portion of the decoder group and a corresponding portion of the AND array are used to It is characterized by including a test logical AND array that adds test logic having an exclusive relationship between each defined product term line of the line group, and an output register that functions as a linear feedback shift register during testing. Programmable logical array.