JPS59131182A - Logical integrated circuit - Google Patents

Abstract

PURPOSE:To reduce the cost required for inspection and improve reliability by using the part of a decoder group and the part of an AND array relating to the decoder group and adding logic for inspection having mutual exclusive relation with respective product term lines predetermined in a product term group, and observing an observation signal for inspection. CONSTITUTION:Decoders 45 and 46 uses a partial array 2c in an AND array 2 to add partial products having mutual exclusive relation with inputs t11-t22 for inspection to product term lines 21-26. The partial array 2c generates partial products having mutual exclusive relation, so this exclusive relation is put in operation in test mode all the time to prevent the formation of a redundant product term line. For example, when a syndrome test of logic for x1-x4, C1, C2, and t11-t22 is taken basing on C3=C4=1, logic realized by product term lines 21 and 22 are in exclusive relation with regard to t11-t22. Other product term lines are the same. A circuit in a figure takes a test of the whole while the both are put together by taking a syndrome test regarding x5-x8, C3, C4, and t11-t22.

Description

【発明の詳細な説明】 本発明は、検査容易な論理集積回路に関し、特にプログ
ラム可能な論理アレイの検査容易な構成に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to testable logic integrated circuits, and more particularly to testable configurations of programmable logic arrays.

Ｌ８Ｉ技術の進歩による論理集積回路の大規模、複雑化
に伴い故障検査が増々困難かつ高価となっている。検査
コストとしてはテストパターン生成費用とテスト実行費
用が主なものであるが；一般に論理Ｌ８Ｉ／ＶＬ８Ｉの
テストパターン生成には大型計算機を長時間使用するこ
とが必要であり、またテストの実行には多量のテストパ
ターンを？ＬＩｋ印加１．短時間で良否を判定すること
のできる高級なテスタの使用が必要であるため検査コス
トが非常に高くなり問題である。このため、従来より検
査コストの低減を目的として種々の検査容易な論理回路
の構成方法が提案されている。As logic integrated circuits become larger and more complex due to advances in L8I technology, fault testing is becoming increasingly difficult and expensive. The main inspection costs are test pattern generation cost and test execution cost; in general, it is necessary to use a large computer for a long time to generate test patterns for logic L8I/VL8I, and test execution costs A large number of test patterns? LIk application 1. Since it is necessary to use a high-grade tester that can determine pass/fail in a short period of time, the cost of testing becomes extremely high, which is a problem. For this reason, various methods of configuring logic circuits that are easy to test have been proposed for the purpose of reducing testing costs.

ＩＦｔＦｆＢ　Ｔｒａｎｓ、　Ｃｏｍｐａｔ、、　Ｃ−
２９，ｐｐ、　４４２−４５１゜Ｊｕｎｅ　１９８（Ｌ
のｒ、ｙ、　８ａｖｌｒ＊　’８ｙｎｄｒｏｍｅ−〒ｅ
ｓｔａｂｌｅＤｅｓｉｇｎ　ｏｆ　Ｃｏｍｂｉｎａｔｉ
ｏｎａｌ　ＣＩｒｅｕＩｔａ’Ｊでは、ｎ入力の組合せ
論理回路に対して２１１個のすべての入力ベクトルを１
度ずつ加え出力が１となる回数（以下ではシンドローム
と云う）をカウントして回路の良否を判定する安価な故
障検査方法（シンドル−人・テス））が提案され、単−
論理縮退故障のすべてが検出できるように回路を構成す
る手段が示されている。IFtFfB Trans, Compat,, C-
29, pp, 442-451゜June 198 (L
r, y, 8avlr* '8yndrome-〒e
stableDesign of Combinati
onal CIreuIta'J converts all 211 input vectors into 1 for an n-input combinational logic circuit.
An inexpensive fault testing method (Shindl test) was proposed that determines whether the circuit is good or bad by counting the number of times the output becomes 1 (hereinafter referred to as syndrome).
A means of configuring the circuit so that all stuck-at logic faults are detected is shown.

上記のシンドローム・テストを論理Ｌ８Ｉ／ＶＬＳＩを
経済的に実現するのに有用なフンボネントとして期待さ
れるプログラム可能な論理アレイ（Ｐｒｏ−ｇｒａｍｍ
ａｂｌｅ　Ｌｏｇｉｃ　Ａｒｒａｙ　）に適用し、信号
線の論理縮退故障と隣接する信号線間のワイヤード人Ｎ
Ｄ又はＯＲとして機能する短絡故障を併せて検出できる
よ５ｋした論理集積回路が、同一出願人より提出されて
いる％原昭５７−０３６１６７号明細書［論理集積回路
、１に示されている。A programmable logic array (Pro-gram
It is applied to logical stuck-at faults in signal lines and wired faults between adjacent signal lines.
A 5K logic integrated circuit capable of detecting short-circuit faults that functions as a D or an OR is shown in %HARA Sho 57-036167 [Logic Integrated Circuit, 1] filed by the same applicant.

この検査容易なＰＬＡでは、信号線の論理縮退故障とワ
イヤード人ＮＤ又はＯＲとして機能する短絡故障の他に
、ＰＬＡでは最も代表的故障である論理積７レイ及び論
理和アレイにおけるクロスポイント故障モシンドローム
・テストで検出可能であり、有用である。ここでクロス
ポイント故障とは、論理積アレイの入力線（以下ではデ
コード線と云う）と積項な生成する積項線との交点、及
び積項線と論理和アレイの出力線（以下では単に出力線
と云う）との交点において在るべきＡＮＩ）又はＯＲデ
バイスが無かつたり、逆に無いはずのデバイスが在った
りする故障のことである。しかしながら、入力数ｎが大
きくなるとテスト時間が長（なることが実用上問題とな
る。例えば、１０ＭＨｚでテストするとしてｎ冨５０で
あれば約１０　秒のテスト時間が必要であり、実際にテ
ストを行５ことは不可能である。In this easy-to-test PLA, in addition to logical stuck-at faults in signal lines and short-circuit faults that function as wired ND or OR, the most typical faults in PLA are cross-point fault syndromes in AND 7-rays and OR arrays. - Detectable and useful by testing. Here, cross-point faults are defined as the intersection of the input line of the AND array (hereinafter referred to as the decode line) and the product term line that generates a product term, and the intersection of the product term line and the output line of the OR array (hereinafter simply referred to as the decode line). This is a failure in which an ANI or OR device that should exist at the intersection with an output line (output line) is missing, or a device that should not be present exists. However, as the number of inputs n increases, the test time becomes longer, which poses a practical problem. For example, when testing at 10 MHz, if the n value is 50, the test time is approximately 10 seconds, and it is difficult to actually perform the test. Line 5 is impossible.

本発明の目的は、この点を鑑み一人力数が多い場合には
テスト速度とテスト時間から決められる適当な入力数（
例えば、ＩＯＭＨ！で数秒とすると、２０〜２５）の部
分回路に分割し、各部分回路ごとのシンドローム・テス
トにより全体のテストを可能にしてラスト時間の短縮を
図ったＰＬＡを提供することｋある。In view of this point, the purpose of the present invention is to provide an appropriate number of inputs (
For example, IOMH! If it takes a few seconds, it is possible to provide a PLA that is divided into 20 to 25) partial circuits and allows the entire test to be performed by syndrome testing each partial circuit to shorten the last time.

本発明によれば、デコード機能を制御する手段を備えた
外部入力信号のデコーダ群と、該デコーダ群の出力信号
群の任意の論理積が生成できる積項線群をもつプログラ
ム可能な論理積アレイと、該論理積アレイの出力信号群
の任意の論理和が生成できる出力線群をもつプログラム
可能な論理和アレイとから成る論理アレイにおいて、前
記デコーダ群の一部及びそれに係わる前記論理積アレイ
の一部を用いて前記積項線群のうち予め定められた各積
項線に互いに排他的関係をもつ検査用論理を付加し、更
に前記積項線群のうち一つの積項線を用いて通常の論理
とは無関係に決めることのできる検査用観測信号を生成
し、該信号を観測するととｋよりシンドローム・テスト
を容易にした論理集積回路が得られる。According to the present invention, a programmable AND array has a group of decoders for external input signals having means for controlling a decoding function, and a group of product term lines capable of generating an arbitrary AND of a group of output signals of the decoder group. and a programmable OR array having a group of output lines capable of generating an arbitrary OR of output signals of the AND array, wherein a part of the decoder group and the AND array associated therewith are provided. A test logic having a mutually exclusive relationship is added to each predetermined product term line of the product term line group using a part of the product term line group, and further, one product term line of the product term line group is used. By generating a test observation signal that can be determined independently of normal logic and observing this signal, a logic integrated circuit that facilitates syndrome testing can be obtained.

以下、本発明の実施例について図面を参照しながら説明
する。肖、集積化については通常の技術により容易に実
現されるので説明を省略する。Embodiments of the present invention will be described below with reference to the drawings. As for the integration, it is easily realized by ordinary technology, so the explanation will be omitted.

第１図は、前記特原昭５７−０３６１６７号明細書「論
理集積回路」に述べられた検査容易なＰＬＡの具体的な
一実施例を示す回路図である。同図において、（５） １１〜１４は２ビツトデコーダ、２はプログラム可能な
論理積アレイ、２ａ、２ｂはそれぞれ通常の論理、検査
用の論理を実現する部分アレイ、３はブーグラム可能な
論理和アレイ、１１６〜１１９はデコード線、２１〜２
７は積項線、３１〜３２は出力線、２１１はＡＮＤ機能
をもつデバイス、３１１はＯＲ機能をもつデバイス、Ｘ
、〜Ｘ、は外部入力信号、ｆ。FIG. 1 is a circuit diagram showing a specific embodiment of the easily testable PLA described in the specification of Tokuhara No. 57-036167 "Logic Integrated Circuit". In the figure, (5) 11 to 14 are 2-bit decoders, 2 is a programmable AND array, 2a and 2b are partial arrays that realize normal logic and test logic, respectively, and 3 is a programmable OR Array, 116-119 are decode lines, 21-2
7 is a product term line, 31 to 32 are output lines, 211 is a device with an AND function, 311 is a device with an OR function,
, ~X, are external input signals, f.

〜ｆ、は通常の出力信号、ｇは検査用観測信号である。~f is a normal output signal, and g is an observation signal for inspection.

第２図は、第１図のデコーダ１１の具体的な一実施例を
示す回路図であり、１１０，１１１はインバータ、１１
．２〜１１５はＯＲゲートである。同図において、ＯＲ
ゲート１１２〜１１５ではそれぞれマ、＋ｉ、マ、＋Ｘ
１、ｘ１＋気及びｘ、＋ｘ、なる演算が実行され、その
結果がデコード線１１６〜１１９に出力される。但し、
＋は論理和、−は論理の否定を表す。デコーダ１２〜１
４についても同様である。FIG. 2 is a circuit diagram showing a specific embodiment of the decoder 11 in FIG. 1, in which 110 and 111 are inverters;
．． 2 to 115 are OR gates. In the same figure, OR
Gates 112 to 115 are Ma, +i, Ma, and +X, respectively.
The calculations 1, x1+ki and x, +x are executed, and the results are output to decode lines 116-119. however,
+ represents logical sum, and - represents logical negation. Decoder 12-1
The same applies to 4.

再び第１図を参照して、論理積アレイ２では各積項線２
１〜２７においてＡＮＤデバイス（２１１の一部に相当
する）の存在するデコード線の信号の（６） 論理積、Ｘ、　ｘｔ　ｘｓ　ｘ、　ＸＩ　ＸＨＸ、　Ｘ
、、Ｘｔ　（Ｘｓ　ＸＩ　＋　ＸＨＸＩ　）Ｘｔ　　Ｘ
ｓ　　１　　Ｘｓ　　Ｘｔ　　（ＸＩ　＋Ｘ４　　）Ｘ
ｓ　　ｓ　　Ｘｓ　　Ｘｙ　　Ｘｓ　　ＸＩ　　ＸＩ　
　ＸＨＸｔ　　Ｘ’ｓマ５（Ｘｓ　＋ｘ、　）　Ｘ、及
びマｔ　Ｘｓ　ＸＩ　ＸＩ　ＸＩ　Ｘｓ　Ｘｑマ、がそ
れぞれ生成され、又論理和アレイ３では各出力線３１．
３２ＶＣおいてＯＲデノくイス（３１１の×印に相当す
る）の存在する積項線の信号の論理和が生成される。従
って、通常の出力信号ｆ、　、　ｆ、及び検査用観測信
号ｇは次式で表せる。Referring again to FIG. 1, in the logical product array 2, each product term line 2
(6) Logical product, X, xt xs x, XI XHX,
,,Xt (Xs XI + XHXI)Xt X
s 1 Xs Xt (XI +X4)X
s s Xs Xy Xs XI XI
XHXt X's matrix 5 (Xs +x, )
At 32VC, the logical sum of the signals of the product term line where the OR denomination (corresponding to the x mark in 311) exists is generated. Therefore, the normal output signals f, , f and the inspection observation signal g can be expressed by the following equations.

ｆ、＝ｘ、気Ｘｓ　Ｘ、　Ｘ、　ｉ、　ｘ、マ、＋ｉ（
マ、マ、＋ｘ、ｘ４）ｘ、ｘ。f, = x, Qi Xs X, X, i, x, Ma, +i (
Ma, Ma, +x, x4) x, x.

＋　ｘ、　Ｘ、　（マ’ｓ＋　ＸＩ　）　ＸＩ　＋　Ｘ
ｌｌ　Ｘｑ　　　　　　　（１）ｆ、　＝　Ｘｓ　Ｘｖ
＋マ、７４　Ｘｓ　Ｘｓ　Ｘｙ　Ｘｓ　＋　Ｘｓ（Ｘｓ
”Ｘｓ　）　３ｋ　（２１！！　−Ｘｓ　Ｘｔ　ＸＩ　
ＸＩ　ＸＩ　ＸＨＸｖ　Ｘｓ　　　　　　　　　（３）
式（１）〜（３）より、同図の回路に２個のすべての入
力ベクトルを一つずつ加えたときの出力ｆ、、ｆｌ及び
ｇのシンドｐ−ムｓ（ｒ、）、ｓｌ）及び８（ｇ）が求
められる。例えば、８（ｆｔ）＝１０５である。+ x, X, (Ma's+ XI) XI + X
ll Xq (1) f, = Xs Xv
+ Ma, 74 Xs Xs Xy Xs + Xs (Xs
”Xs ) 3k (21!! -Xs Xt XI
XI XI XHXv Xs (3)
From equations (1) to (3), when all two input vectors are added one by one to the circuit shown in the figure, the outputs f, , fl and g synds p-s(r, ), sl) and 8(g) are obtained. For example, 8 (ft)=105.

同図において、デコーダ内の各信号線、デコード線、積
項線及び出力線の単一〇及び１縮退故障、各デコーダに
おけるフィードバックやループを生じない信号線間、隣
接するデコード機能、積項線間及び出力線間のワイヤー
ドＡＮＤとして機能する単一短絡故障、又は論理アレイ
部の単一クロスポイント故障が生じた場合にはｓ（ｒ、
）、５（ｆｔ）、１９（ｇ）と異なるシンドｐ−ムを出
力するので故障が検出される。In the figure, single 0 and stuck-at faults in each signal line, decode line, product term line, and output line in the decoder, signal lines that do not cause feedback or loops in each decoder, adjacent decoding functions, product term lines, In the case of a single short-circuit fault that functions as a wired AND between output lines and output lines, or a single cross-point fault in the logic array section, s(r,
), 5 (ft), and 19 (g), a failure is detected.

第３図は、本発明の検査容易な論理集積回路の具体的な
一実施例を示す回路図である。同図の回路構成は、第１
図の回路におけるデコーダ１１〜１４をデコード機能を
制御する手段を備えたデコーダ４１〜４４で置換え、更
にデコーダ４５．４６と論理積７レイ２内の部分７レイ
２ｃを用いて検査用人力ｔＨ−ｔ□に関しては互いに排
他的関係をもつ部分積（ｉｎ　Ｌ□Ｔ□Ｔ□＋ｃ、）、
（ｊｅｔ　１＋ｔ　ｉ□１１１＋Ｃ５）、（ｉｓｔ　１
ｔ＊　ｔ□Ｔ□＋Ｃ，）、（Ｔｏ　ｊｅｔ　Ｌｎ　ｊｔ
ｔ＋ｃ１）、（ｔＨｔ、、　ｔ□Ｔ□＋Ｃｔ）及び（ｔ
＋ｓ　ｔ□ｔｔ＊　ｔｔ＊　＋　Ｃ，）を積項線２１〜
２６に付加したものである。尚、Ｃ１〜Ｃ１及びＣ１は
デコーダ４１〜４６の制御入力である。FIG. 3 is a circuit diagram showing a specific embodiment of the testable logic integrated circuit of the present invention. The circuit configuration in the same figure is the first
The decoders 11 to 14 in the circuit shown in the figure are replaced with decoders 41 to 44 equipped with means for controlling the decoding function, and the test human power tH- Regarding t□, partial products that have a mutually exclusive relationship (in L□T□T□+c,),
(jet 1+t i□111+C5), (ist 1
t* t□T□+C,), (To jet Ln jt
t+c1), (tHt,, t□T□+Ct) and (t
+s t□tt* tt* + C,) from the product term line 21~
This is an addition to 26. Note that C1 to C1 and C1 are control inputs for the decoders 41 to 46.

第４図は、第３図のデコーダ４１の具体的な一実施例を
示す回路図であり、４１０．４１１はインバータ、４１
２〜４１５はＯＲゲートである。同図において、ＯＲゲ
ート４１２〜４１５ではそれぞれｉ、十丸＋ｃ、、マｒ
　＋　ＸＨ＋Ｃ１ｓ　４　＋丸＋　ＣＩ及び！、　＋ｘ
、　＋Ｃ，なる演算が実行され、その結果がデコード線
４１６〜４１９に出力されるデコーダ４２〜４６につい
ても同様である。FIG. 4 is a circuit diagram showing a specific embodiment of the decoder 41 shown in FIG.
2 to 415 are OR gates. In the same figure, OR gates 412 to 415 each have i, ten circles + c, and mars
+XH+C1s 4 +circle+CI and! , +x
, +C, and the results are output to decode lines 416-419.

再び第３図を参照して、この回路が通常モード（ｃ、−
ｃ、＝ｏ、Ｃ’ｔ＝１）　　で動作している時には第１
図の回路と同一の論理が実現されている。制御入力ＣＩ
の値が１であればデコーダ４１の出力（デコード線４１
６〜４１９）の値は入力Ｘ３、Ｘ、の値によらず１であ
る。従って、例えば、Ｃ，＝Ｃ，＝　Ｃ，＝　１とする
ととｋよりデコーダ４１，４２の入力Ｘ、〜ｘ４、ＣＩ
及びＣｔだげに関する論理のシンドローム・テストを実
行することができる。このとき、積項線２１．２２”？
’それぞれ実現されるＰ＊　＝（Ｘ、　ｘ、　＋　０１
　）　（Ｘｓ　ｘ４＋Ｃよ）、　Ｐ＊”　（ＸＨ＋Ｃ＋
　）　（丸Ｘ４　＋Ｘ＠　ＸＩ　＋Ｃ＠　）　ＦＣはｐ
、ｃＰ、なる包含関係が存在するため積項線２１が冗長
となり、この線とデコーダ４１．４２の出力線の各交点
のクースポイント故障が検出不能となる。ＣＩ（９） ＝Ｃ，＝＝　Ｃ，＝　ｌとしてデコーダ４３．４４の入
力ｘ、〜ｘ、、Ｃ８及びＣ１だけに関する論理のシンド
ｐ−ム・テストを行った場合にも、例えば、積項線２３
と２５の間に同様の関係が生じる。Referring again to FIG. 3, this circuit is in normal mode (c, -
c, = o, C't = 1), the first
The same logic as the circuit shown in the figure is implemented. Control input CI
If the value of is 1, the output of the decoder 41 (decode line 41
6 to 419) is 1 regardless of the values of the inputs X3 and X. Therefore, for example, if C,=C,=C,=1, then from k the inputs X, ~x4, CI of the decoders 41 and 42
A syndrome test of logic for only and Ct can be performed. At this time, the product term line 21.22”?
'Each realized P* = (X, x, + 01
) (Xs x4+C), P*” (XH+C+
) (Circle X4 +X@XI +C@) FC is p
, cP, the product term line 21 becomes redundant, and Coos point faults at the intersections of this line and the output lines of the decoders 41 and 42 become undetectable. CI(9) =C, == C, = l When performing a logic syndrome test regarding only the inputs x, ~x, , C8 and C1 of the decoder 43.44, for example, the product term line 23
A similar relationship arises between and 25.

回路を部分回路に分割し、各部分回路についてシンドｐ
−ム・テストを実行してテスト時間の短絡を図っても、
その為に上記のよ５１Ｃ検出されない故障が生じるなら
ば問題である。第３図の回路におけるデコーダ４５．４
６及び論理積アレイ２内の部分アレイ２Ｃはこの問題を
解決するために付加されたものである。前述のよ５に１
部分アレイ２ｃでは互いに排他的関係を本つ部分積が生
成されるので、テスト・モードの下では常にこの排他的
関係を作用させるととｋより冗長な積項線の発生を防ぐ
ことができる。例えば、Ｃｓ　＝Ｃ４＝　１の下でＸＩ
〜Ｘイ０１％　Ｃｔｓ　ｔｕ−ｔｔ＊及びＣ，（但し、
ｃ、とＣ９は同一の入力ｅ”Ｑ駆動するものとする）ｋ
関する論理のシンＦＲ−ム・テストを実行したとき、積
項線２１．２２で実現される論理はそれぞれ夙＝（Ｘｔ
Ｘｔ＋Ｃ）”　（ｘｓｘａ＋ｃ）・（ｉｌｌ　Ｔ１１ｔ
ｔ＋　ｔｌｔ＋ｃｉ　）、（１０） Ｐ’＊−（Ｘｓ　＋　Ｃ）　・（Ｘｓマ、＋ｘ、ｘａ　
＋　Ｃ）　’　（ｆｌｌ　ｊｌｌ　Ｔ！ｌ　’ｔ！＋Ｃ
，）？Ｐ’ｌとなり、１．Ｉ−１□に関して両者は排他
的関係をもつ。他の積項線間についても同様である。同
図の回路では、次Ｉｃｃ、＝ｃ、＝ｉ　　の下でＸ。Divide the circuit into subcircuits, and for each subcircuit, sindo p
- Even if you try to shorten the test time by running a system test,
Therefore, if a failure occurs that is not detected in 51C as described above, it will be a problem. Decoder 45.4 in the circuit of Figure 3
6 and the partial array 2C in the AND array 2 are added to solve this problem. As mentioned above, 1 in 5
Since partial products having mutually exclusive relationships are generated in the partial array 2c, if this exclusive relationship is always applied in the test mode, it is possible to prevent the generation of product term lines that are more redundant than k. For example, XI under Cs = C4 = 1
~Xi01% Cts tu-tt* and C, (however,
c, and C9 are driven by the same input e''Q)k
When we perform a sym FR-me test of the logic related to
Xt+C)” (xsxa+c)・(ill T11t
t+ tlt+ci ), (10) P'*-(Xs + C) ・(Xsma, +x, xa
+C) '(fll jll T!l 't!+C
,)? P'l becomes 1. Regarding I-1□, both have an exclusive relationship. The same applies to other product term lines. In the circuit of the same figure, X under the following Icc, =c, =i.

〜ｘ１、Ｃ３、Ｃ４，１１１−１１１及びＣ，（但し、
ＣｓとＣ４は同一の入力で駆動する）ｋ関する論理のシ
ンドローム・テストを実行すれば、両者を合せて全体の
テストとすることができる。~x1, C3, C4, 111-111 and C, (however,
(Cs and C4 are driven by the same input) If a syndrome test of the logic related to k is executed, both can be combined into a whole test.

第３図の回路では、積項線２１と２５）１ｍ検査用論理
を付加しなくてもＣ，＝０４＝１の下でのシンドロー人
参テストとＣ，＝Ｃ，＝ｔの下でのシンドｐ−ム・テス
トによって前述のすべての故障を検出することができる
。第５図は、この点を考慮した本発明の検査容易な論理
集積回路の具体的な実施例を示す回路図である。同図の
回路構成は、第１図の回路におけるデコーダ１１〜１４
を第４図に具体的一実施例が示されているデコーダ４１
〜４４で置換え、更にデコーダ４５と論理積アレイ２内
の部分アレイ２ｃを用いて検査用人力ｉｌｌ、ｔ、、　
Ｋ関して互いに排他的関係をもつ部分積（ｔｕｉ□＋ｃ
、）、（ｔ＋ｔｔｔｔ＋ｃｌ）、（ｔ、、　ｔ、ｔ＋ｃ
、　＞及び（ｔＢ　ｆｎ＋Ｃｔ）を積項線２２．２３．
２４及び２６に付加したものである。In the circuit of Fig. 3, the product term lines 21 and 25) can be used to perform the syndromic test under C, = 04 = 1 and the syndromic test under C, = C, = t without adding the 1m test logic. All of the aforementioned faults can be detected by the p-me test. FIG. 5 is a circuit diagram showing a specific embodiment of the easily testable logic integrated circuit of the present invention in consideration of this point. The circuit configuration in the same figure is the decoder 11 to 14 in the circuit in FIG.
A specific example of the decoder 41 is shown in FIG.
.
Partial products that have mutually exclusive relationships with respect to K (tui□+c
, ), (t+tttt+cl), (t,, t, t+c
, > and (tB fn+Ct) as the product term line 22.23.
24 and 26.

再び第３図を参照して、通常の論理を実現する部分の構
造とシンドｐ−ム・テストのた″あの分割のしかたＫよ
っては、上記のように、必ずしもすべての積項線に検査
用論理を付加しなくてもよい場合がある。この点を充分
に考慮して検査用ハードウェア、特に入力ビン数の削減
をはかることが、Ｌ８Ｉのよ５にピン数に制限のある場
合には菫要である。Referring again to Fig. 3, depending on the structure of the part that realizes normal logic and the method of division for the syndrome test, as mentioned above, not all product term lines may be used for testing. There are cases where it is not necessary to add logic.It is recommended to take this point into consideration and reduce the number of testing hardware, especially the number of input bins, when the number of pins is limited, such as in L8I. This is Sumire Kaname.

一般に、Ｐ本の積項線に上述の検査用論理を付加するｋ
はｄ＝（（Ｐ”−”／４）＋１　（但し、〔〕はガウス
記号である）個のデコーダと論理積アレイ２内にこのデ
コーダに対応する部分アレイ２ｃが必要である。これら
Ｐ本の積項線に付加される検査用の部分積は、（ｊｌｌ
　１１１　ｊｔｌ　ｔｔｔ　””’　１ｄ１　’ｄ２　
＋ｃ、　）、（ｔｉｔ　ｔｉｔ　ｔｉｔ　ｔ□・・・・
・”ｄｌ　ｔｄ２　＋Ｃｔ）、・・・・・、（Ｌｓ　ｔ
ｉｔ　ｔｔｔｔｏ・・・・・ｔｄｌ”ｄ２）及び（ｔｉ
ｔ　ｔｓｔ　ｔ□ｔ□・・・・・’ｄｉ　’ｄ２十Ｃ１
）から任意に選択することができる。Generally, the above-mentioned test logic is added to P product term lines k
requires d=((P''-''/4)+1 (where [ ] is a Gaussian symbol) decoders and a partial array 2c corresponding to this decoder in the AND array 2. The test partial product added to the product term line of is (jll
111 jtl ttt ””' 1d1 'd2
+c, ), (tit tit tit t□・・・・
・"dl td2 +Ct), ..., (Ls t
it tttto...tdl"d2) and (ti
t tst t□t□・・・'di 'd20C1
) can be selected arbitrarily.

検査用観測信号ｇは、第３図の回路における積項線２７
と同様に、通常人力ｘ１〜ｘ２ｆＩｌ、制御人力Ｃ１〜
Ｃ１及びＣ１、検査用人力ｔｌｌ、ｔｌｌ、〜、’ｄｌ
”ｄｌに関して次式で表せる。The inspection observation signal g is the product term line 27 in the circuit of FIG.
Similarly, normal human power x1~x2fIl, control human power C1~
C1 and C1, human power for inspection tll, tll, ~, 'dl
``dl can be expressed by the following equation.

とを表す。１了も同様である。represents. The same goes for 1st place.

ｂ＝１ 第６図は、第３図のデコーダ４１の具体的なも５一つの
実施例を示す回路図受あり、６１０，６１１はインバー
タ、６１２〜６１５はＮＡＮＤゲートである。第４図の
デコーダのかわりに同図のデコーダを用いる場合には、
式（４）のかわりに１例えば、次式を検査用観測信号ｇ
とすれば同様の効果が得られる。b=1 FIG. 6 is a circuit diagram showing one specific embodiment of the decoder 41 shown in FIG. 3, in which 610 and 611 are inverters, and 612 to 615 are NAND gates. When using the decoder shown in Fig. 4 instead of the decoder shown in Fig. 4,
1 instead of equation (4) For example, use the following equation as the inspection observation signal g
A similar effect can be obtained.

ここで、デコーダの出力値をすべて１にするためｋは、
制御入力の値をＯＫしなければならないととに注意を要
する。Here, in order to set all the output values of the decoder to 1, k is
Care must be taken that the value of the control input must be OK.

上記の式（４）、（５）はいずれも信号線の短絡故障が
（１３） ワイヤードＡＮＤとして機能する場合の検査用観測信号
ｇである。これに対して、短絡故障がワイヤーＦＯＲと
して機能する場合で、第４図のデコーダを用いるときｋ
は、例えば、式（６）を、又第６図のデコーダを用いる
ときｋは式（７）をｇとすれば良い。The above equations (4) and (5) are both test observation signals g when the signal line short-circuit fault functions as (13) wired AND. On the other hand, when the short-circuit fault functions as a wire FOR and the decoder of FIG. 4 is used, k
For example, when using the decoder shown in FIG. 6, k can be replaced by equation (6), and g can be replaced by equation (7).

尚、デコーダの構成と短絡故障のタイプに関する検査用
観測信号ｇｌｃついては、前記特願昭５７−０３６１６
７号明細書「論理集積回路」に示されている。又、上記
では２ビツトデコ一ド方式の場合について述べたが、１
ビツトデコ一ド方式の場合についても同様に考えること
ができる。Regarding the inspection observation signal GLC regarding the structure of the decoder and the type of short-circuit failure, please refer to the above-mentioned patent application No. 57-03616.
No. 7 Specification "Logic Integrated Circuit". In addition, although the case of the 2-bit decoding method was described above, 1
The same can be said of the bit decoding method.

以上、詳細に説明したように本発明の論理集積回路は、
簡単な検査用論理を付加するととｋより信号線の論理縮
退故障、フィードバック・ループを生じない信号線間の
短絡故障及び論理アレイ部（１４） 分のクロスポイント故障の検査を短時間で簡単に実行す
ることができ、この結果論理Ｌ８Ｉ／ＶＬＳＩの検査コ
ストの低減及び信頼性の向上にその効果は大なるものが
ある。As explained above in detail, the logic integrated circuit of the present invention has the following features:
By adding simple testing logic, you can quickly and easily test for logical stuck-at faults in signal lines, short-circuit faults between signal lines that do not cause feedback loops, and cross-point faults in the logic array section (14). As a result, the test cost of logic L8I/VLSI can be reduced and reliability can be improved significantly.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来の検査容易な論理集積回路の具体的な一実
施例を示す回路図、第２図は第１図のデコーダ１１の具
体的な一実施例を示す回路図、第３図は本発明の論理集
積′回路の具体的な一実施例を示す回路図、第４図は第
３図のデコーダ４１の１ 具体的な一実施例を示す回路図、第５図は本発明の論理
集積回路の具体的なもう一つの実施例を示す回路図、第
６図は第３図のデコーダ４１の具体的なもう一つの実施
例を示す回路図である。 図に於いて、１１〜１４・・・デコーダ、１１６〜１１
９・・・デコード線、２・・・論理積アレイ、２ａ、２
ｂ・・・部分７レイ、２１〜２７・・・□積項線、２１
１・・・ＡＮＤ機能をもつデバイス、３・・・論理和ア
レイ、３１．３２・・・出力線、３１１・・・ＯＲ機能
をもつデバイス、１１０．１１１・・・インバータ、１
１２〜１１５・・・ＯＲゲート、４１〜４６・・・デコ
ーダ、４１６〜４１９・・・デコード線、２ｃ・・・部
分アレイ、４１０．４１１・・・インバータ、４１２〜
４１５・・・ＯＲゲート、６１０．６１１・・・インバ
ータ、６１２〜６１５　・ＮＡＮＤゲート、Ｘ、ＮＸ、
　”’外部入力信号、Ｃ１〜Ｃ４、Ｃ０・・・制御入力
信号、１１１．１、、、１□、１１ｍ・・・検査用入力
信号、ｆｌ、ｆｔ・・・通常の出力信号、ｇ・・・検査
用観測信号、をそれぞれ表す。FIG. 1 is a circuit diagram showing a specific embodiment of a conventional logic integrated circuit that is easy to test, FIG. 2 is a circuit diagram showing a specific embodiment of the decoder 11 shown in FIG. 1, and FIG. 4 is a circuit diagram showing a specific embodiment of the logic integrated circuit of the present invention, and FIG. 4 is a circuit diagram showing a specific embodiment of the decoder 41 of FIG. FIG. 6 is a circuit diagram showing another specific embodiment of the integrated circuit. FIG. 6 is a circuit diagram showing another specific embodiment of the decoder 41 of FIG. In the figure, 11-14...decoder, 116-11
9... Decode line, 2... AND array, 2a, 2
b...Part 7 Ray, 21-27...□Product term line, 21
1... Device with AND function, 3... OR array, 31.32... Output line, 311... Device with OR function, 110.111... Inverter, 1
12-115... OR gate, 41-46... Decoder, 416-419... Decode line, 2c... Partial array, 410.411... Inverter, 412-
415...OR gate, 610.611...Inverter, 612-615 ・NAND gate, X, NX,
``'External input signal, C1 to C4, C0...Control input signal, 111.1,,,1□,11m...Inspection input signal, fl, ft...Normal output signal, g...・Represents each observation signal for inspection.

Claims (1)

【特許請求の範囲】[Claims] デコード機能を制御する手段を備えた外部入力信号のデ
コーダ群と、該デコーダ群の出力信号群の任意の論理積
が生成できる積項線群をもつプログラム可能な論理積ア
レイと、該論理積アレイの出力信号群の任意の論理和が
生成できる出力線群をもつプログラム可能な論理和アレ
イとから成る論理７レイにおいて、前記デコーダ群の一
部及びそれに係わる前記論理積７レイの一部を用いて前
記積項線群のうち定められた各積項線に互いに排他的関
係をもつ検査用論理を付加し、更に前記積項線群のうち
一つの積項線を用いて通常の論理とは無関係に決めるこ
とのできる検査用観測信号を生成し、該信号を観測する
ことによりシンドローム・テストを容易にしたことを特
徴とする論理集積回路。a programmable AND array having a group of product term lines capable of generating an arbitrary AND of a group of output signals of the external input signal having means for controlling a decoding function; A programmable OR array having a group of output lines capable of generating an arbitrary OR of output signal groups of Then, a test logic having an exclusive relationship with each other is added to each determined product term line in the product term line group, and further, one product term line from the product term line group is used to calculate the normal logic. A logic integrated circuit characterized in that a syndrome test is facilitated by generating a test observation signal that can be determined independently and observing the signal.