JPS62277517A - Displacement converter - Google Patents
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- Measurement Of Length, Angles, Or The Like Using Electric Or Magnetic Means (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
Abstract
Description
【発明の詳細な説明】
３、発明の詳細な説明
〈産業上の利用分野〉
本発明は、差圧あるいは圧力などによる変位を静電容量
を介して電気信号に変換する変位変換装置に係り、特に
その分解能を向上させた変位変換装置に関する。[Detailed Description of the Invention] 3. Detailed Description of the Invention (Field of Industrial Application) The present invention relates to a displacement conversion device that converts displacement due to differential pressure or pressure into an electrical signal via capacitance. In particular, the present invention relates to a displacement converter with improved resolution.
〈従来の技術〉
第１３図に特開昭５７−２６７１１号「容量式変位変換
装置」に開示されている従来の変位変換装置を示し、こ
れについて説明する。<Prior Art> FIG. 13 shows a conventional displacement converter disclosed in Japanese Patent Application Laid-Open No. 57-26711 "Capacitive Displacement Converter", and this will be explained.
Ｃｘは圧力などによる変位を受けてその容量値が変化す
る静電容量である。静電容量Ｃｘの一端はインバータＧ
、の入力端に接続されると共に分布容量Ｃｓを介して共
通電位点ＣＯＭに接続されている。インバータＧ、の入
出力端の間には双方向定電流回路ＣＣが接続されその出
力端はインバータＧ！を介して静電容量Ｃｘの他端に接
続されている。ここでインバータＧ、、Ｇ、は増幅手段
を形成しインバータＧ、の出力から静電容量Ｃｘヘイン
パータＧ、の入力端の電圧と同相の電圧を帰還する。ま
た双方向定電流回路ＣＣはインバータＧ１の入力端の電
圧とは逆相で帰還する帰還手段を構成する。Cx is a capacitance whose capacitance value changes in response to displacement due to pressure or the like. One end of the capacitance Cx is the inverter G
, and is also connected to the common potential point COM via the distributed capacitance Cs. A bidirectional constant current circuit CC is connected between the input and output terminals of inverter G, and its output terminal is connected to inverter G! It is connected to the other end of the capacitor Cx via the capacitor Cx. Here, the inverters G, , G form an amplifying means and feed back a voltage in phase with the voltage at the input end of the capacitance Cx inverter G from the output of the inverter G. Further, the bidirectional constant current circuit CC constitutes a feedback means that feeds back the voltage at the input terminal of the inverter G1 in an opposite phase.
次に、第１３図に示す変位変換装置の動作について第１
４図に示す波形図を用いて説明する。Next, we will discuss the operation of the displacement converter shown in FIG.
This will be explained using the waveform diagram shown in FIG.
インバータＧ、の出力がハイレベル“Ｈ″″で電圧＋Ｅ
が生じたとき（第１図（イ））は、その立上りにより静
電容量Ｃｘと分布容量Ｃｓの直列回路が急速に充電され
分布容量ＣＳの端子電圧が急激に一定電圧に達するので
第１４図〔口〕に示すようにほぼ垂直に立上る。また、
このときインバータＧ、の出力はローレベル″′Ｌ″で
共通電位点ＣＯＭのゼロ電位となるので、分布容量Ｃ５
の充電電荷は双方向定電流回路ＣＣとインバータＧ、の
出力インピーダンスを介して一定電流ｉで直ちに放電を
開始し第１４図（ロ）に示すようにインバータＧ、の入
力端の電圧は直線的に低下する。インバータＧ、のスレ
ッショルド電圧Ｖ−ｒＨまで低下するとインバータＧ１
の出力がハイレベル” Ｈ”の＋Ｅに反転しく第１４図
バ）これによってインバータＧ、の出力はローレベル”
Ｌ“になるので、分布容量Ｃｓの残留電荷が静電容量Ｃ
ｘを介して急速に放電し、インバータＧ１の入力端の電
圧が垂直に低下した後、インバータＧ１の出力端のハイ
レベル”Ｈ“により双方向定電流回路ＣＣによる定電流
ｉにより分布容量Ｃｓが充電されてインバータＧ、の入
力端の電圧が直線的に上昇する（第１４図（ハ））。ス
レショルド電圧■ア８に達するとインバータＧ１の出力
がローレベル”Ｌ″′に反転しこれによってインバータ
Ｇ、の出力はハイレベル”Ｈ′″になるので、再びイン
バータＧ、からの充電が行なわれ、この動作が繰り返さ
れる。The output of inverter G is at a high level “H” and the voltage is +E.
When this occurs (Fig. 1 (a)), the series circuit of capacitance Cx and distributed capacitance Cs is rapidly charged due to its rise, and the terminal voltage of distributed capacitance CS rapidly reaches a constant voltage, so as shown in Fig. 14. As shown in [mouth], it stands up almost vertically. Also,
At this time, the output of the inverter G is at the low level "'L" and the zero potential of the common potential point COM, so the distributed capacitance C5
The charged charge immediately starts discharging at a constant current i through the bidirectional constant current circuit CC and the output impedance of the inverter G, and as shown in Figure 14 (b), the voltage at the input terminal of the inverter G is linear. decreases to When the voltage of inverter G1 drops to the threshold voltage V-rH of inverter G1,
The output of inverter G is inverted to high level "H" +E (Fig. 14). As a result, the output of inverter G becomes low level.
Since the residual charge of the distributed capacitance Cs becomes the capacitance C
After the voltage at the input terminal of inverter G1 drops vertically due to rapid discharging through When charged, the voltage at the input terminal of inverter G increases linearly (FIG. 14(c)). When the threshold voltage A8 is reached, the output of inverter G1 is inverted to low level "L"', and as a result, the output of inverter G becomes high level "H'", so that charging from inverter G is performed again. , this operation is repeated.
ここで、スレショルド電圧ＶＴ８を基準とする分布容量
Ｃｓの両端の変化電圧ｅ、。は、次式で示される。Here, the voltage e changes across the distributed capacitance Cs with respect to the threshold voltage VT8. is expressed by the following equation.
また、変化電圧ｅ、。がスレショルド電圧ｖｒＨまで減
少するのに必要とする時間ｔｈｅは、次式で与えられる
。Also, the changing voltage e,. The time the required for VrH to decrease to the threshold voltage vrH is given by the following equation.
ｉ ｔ ＋ｓ＝ ｅ ＋＊ （ＣＩ＋ Ｃｓ）
（２）（１） 、 （２）式を用いて、
となる。なお、充放電が反復されるうちに分布容量Ｃｓ
にはスレッショルドに応じた電荷が基準電位として定め
られこれを中心として充放電が行われるため、充電側の
変化電圧ｅＩ６と放？Ｉ！１１１１の変化電圧ｅ、。と
は等しくなり、この変化電圧ｅ、。分の充電を双方向定
電流回路ＣＣによる定電流ｉによって行なうことにより
時間ｔｅａとｔ、。は等しくなり次式が成立する。i t +s= e +* (CI+Cs)
(2) Using equations (1) and (2), it becomes. Note that as charging and discharging are repeated, the distributed capacitance Cs
Since a charge corresponding to the threshold is determined as a reference potential and charging/discharging is performed around this, the changing voltage eI6 on the charging side and the discharge? I! 1111 changing voltage e,. is equal to this change voltage e,. By charging for the time period tea and t, by using the constant current i from the bidirectional constant current circuit CC. are equal, and the following formula holds.
ｊ ｒ＊＝ ｔ ｓ＊＝ 、 Ｃｘ
（４）従って、周期ｉ＋１．ｊ！。は静電容量
Ｃｘに比例し、静電容量Ｃｘは対向する電極の変位によ
り変化する。j r*= t s*= , Cx
(4) Therefore, period i+1. j! . is proportional to the capacitance Cx, and the capacitance Cx changes depending on the displacement of the opposing electrodes.
〈発明が解決しようとする問題点〉
この様な従来の変位変換装置は、出力のパルス信号の周
期ｔ ＋ｍ （ｔ ｚｓ）が所定幅の変位に対して所定
幅の静電容量Ｃｘが変化するように動作する。<Problems to be Solved by the Invention> In such a conventional displacement conversion device, the period t + m (t zs) of the output pulse signal changes the capacitance Cx in a predetermined width for a displacement in a predetermined width. It works like this.
従って、変位の変動幅が小さい場合には静電容量Ｃｘの
変動幅も小さく、このため分解能が小さくなり精度の低
下を招く問題点がある。Therefore, when the variation width of the displacement is small, the variation range of the capacitance Cx is also small, which causes a problem that the resolution becomes small and the accuracy decreases.
く問題点を解決するための手段〉
この発明は、以上の問題点を解決するために検出すべき
変位に応じて変化する静電容量と、この静電容量の一端
が入力端に接続された増幅手段と、この増幅手段の出力
端からその入力端に反転電流を供給する負帰還手段と、
増幅手段の入力とは逆位相で静電容量の他端を駆動する
駆動手段と、増幅手段の入力端と一端が接続され他端が
増幅手段の入力と同相の電圧で駆動される静電容量より
大きな容量値をもつ固定容量と、増幅手段の出力に関連
したパルス信号を用いて所定の演算を実行し変位に対応
した出力を出すマイクロコンピュータ手段とを具備する
ことを主要な構成としたものである。Means for Solving the Problems> In order to solve the above problems, the present invention provides a capacitance that changes according to the displacement to be detected, and a capacitance that has one end connected to an input terminal. an amplifying means; negative feedback means for supplying an inverted current from an output end of the amplifying means to an input end thereof;
A driving means that drives the other end of the capacitor in an opposite phase to the input of the amplifying means, and a capacitor whose one end is connected to the input end of the amplifying means and whose other end is driven with a voltage in phase with the input of the amplifying means. The main configuration is a fixed capacitor having a larger capacitance value and a microcomputer means that performs a predetermined calculation using a pulse signal related to the output of the amplifying means and outputs an output corresponding to the displacement. It is.
く作 用〉
この様な本発明の主要な構成により、静電容量の一部が
所定値だけ減じられた形で変位に対応したパルス幅をも
つパルス信号が出力されるので、分解能が拡大し精度が
向上する。According to the main structure of the present invention, a pulse signal having a pulse width corresponding to the displacement is output with a part of the capacitance reduced by a predetermined value, so that the resolution is expanded. Improves accuracy.
〈実施例〉 以下、本発明の実施例について図面に基づき説明する。<Example> Embodiments of the present invention will be described below with reference to the drawings.
第１図は本発明の一実施例を示すブロック図である。尚
、従来の技術と同一の機能を有する部分には同一の符号
を付し適宜にその説明を省略する。FIG. 1 is a block diagram showing one embodiment of the present invention. Note that parts having the same functions as those in the prior art are designated by the same reference numerals, and their explanations will be omitted as appropriate.
静電容量Ｃｘの一端はインバータＧ、の入力端に接続さ
れると共に分布容量Ｃｓを介して共通電位点ＣＯＭに接
続されている。インバータＧ、の入出力端間には双方向
定電流回路ＣＣが接続され負帰ａ路を形成している。ま
た、静電容量Ｃｘの他端はインバータＧ、の出力端から
アンドゲートＧ３の入力の一端とその出力端を介して接
続され、アンドゲートＧ、の他端は端子ＴＬ、を介して
印加される制御信号Ｃ５によりその開閉が制御される。One end of the capacitance Cx is connected to the input end of the inverter G, and is also connected to the common potential point COM via the distributed capacitance Cs. A bidirectional constant current circuit CC is connected between the input and output terminals of the inverter G, forming a negative return path a. Further, the other end of the capacitance Cx is connected from the output end of the inverter G to one end of the input of the AND gate G3 via its output end, and the other end of the AND gate G is applied via the terminal TL. Its opening/closing is controlled by a control signal C5.
更に、固定容量Ｃ１とインバータＧ４の直列回路がイン
バータＧ、の入出力端の間に接続されている。出力のパ
ルス信号はインバータＧ、の出力端から端子ＴＬ、を介
して取り出される。なお、各インバータＧ、、Ｇ４およ
びアンドゲートＧ、は電源電圧中Ｅで付勢されている。Further, a series circuit of a fixed capacitor C1 and an inverter G4 is connected between the input and output terminals of the inverter G. The output pulse signal is taken out from the output end of the inverter G via the terminal TL. Note that each inverter G, , G4 and AND gate G are energized with a power supply voltage E.
次に、以上の如く構成された第１図に示す容量／時間変
換部ＣＴＶ、について第２図、第３図を用いてその動作
を説明する。Next, the operation of the capacitance/time converter CTV shown in FIG. 1 and configured as described above will be explained with reference to FIGS. 2 and 3.
先ず、制御信号Ｃ８が第３図〔イ〕に示すようなハイレ
ベル”Ｈ”で＋Ｅの状態について説明する。First, a state in which the control signal C8 is at a high level "H" and +E as shown in FIG. 3(a) will be described.
この場合はアンドゲートＧ、は単なるバッファゲートと
して機能する。In this case, AND gate G functions simply as a buffer gate.
インバータＧ、の出力端がハイレベル” Ｈ”の周期Ｔ
ｘの状態（第３図ＱＱ）ではインバータＧ、の入力端は
第２図？）に示す接続となっている。この状態では、双
方向定電流回路ＣＣの他端は＋Ｅの電圧が印加されてい
るのでこれにより各容量が充電されインバータＧ１の入
力端の電圧が一定割合で上昇しそのスレッショルド電圧
ＶＴＮを越える（第３図〔口〕）とインバータＧ１の出
力幅の電圧がローレベル” Ｌ ”に反転し第２図〔口
〕の状態となる。Period T when the output terminal of inverter G is at high level "H"
In the state of x (QQ in Fig. 3), the input terminal of inverter G is as shown in Fig. 2? ) is the connection shown. In this state, since the voltage +E is applied to the other end of the bidirectional constant current circuit CC, each capacitor is charged by this, and the voltage at the input end of the inverter G1 rises at a constant rate, exceeding its threshold voltage VTN ( The voltage of the output width of the inverter G1 is inverted to the low level "L", resulting in the state shown in FIG. 2.
第２図の（イ）から〔口〕に反転する直前の各容量の充
ｉｔ荷は第２図Ｇ（’）から（ＣＰ＋ ＣＩ＋ ［：ｓ
） ＶＴＨＣ！Ｅであり、反転した直後の各容量の充電
電荷はこのときのインバータＧ、の入力端の電圧を■１
とすれば第２図〔口〕から（ＣＰ＋ ＣＩ＋ Ｃｓ）
Ｖ ”−ＣＦ Ｅとなる。The charge of each capacity immediately before reversing from (a) to [mouth] in Fig. 2 is from G (') in Fig. 2 to (CP+ CI+ [:s
) VTHC! E, and the charged charge of each capacitor immediately after inversion is the voltage at the input terminal of inverter G at this time.■1
Then, from Figure 2 [mouth] (CP+ CI+ Cs)
V”-CF E.
反転の直前と直後における電荷の総量は変化しないので
、次式が成立する。Since the total amount of charge immediately before and after the inversion does not change, the following equation holds true.
（ＣＦ ＋ Ｃｘ ＋ Ｃ５） ＶＴ）ｌ −Ｃ！
Ｅ＝ （ＣＦ＋ＣＩ＋Ｃ５） Ｖ” −Ｃｐ Ｅ第２項
がスレッショルド電圧■Ｔ、から上昇した変化電圧ｅｌ
’であり、この変化電圧ｅ１°がスレッショルド電圧■
□８ まで双方向定電流回路ＣＣの定電流ｉによって減
少させられる時間である周期Ｔｘ’は次式で与えられる
。(CF + Cx + C5) VT)l -C!
E= (CF+CI+C5) V” -Cp The second term of E is the change voltage el that has increased from the threshold voltage ■T.
', and this changing voltage e1° is the threshold voltage ■
The period Tx', which is the time reduced by the constant current i of the bidirectional constant current circuit CC to □8, is given by the following equation.
ｉ Ｔｘ’ ＝ ｅ ＋’ （ＣＰ＋ Ｃｘ＋
（：ｓ） （６）従
って、（５）式の第２項のｅｌ’と（６）式から、
ＣＦ −Ｃｘ
ＴＩ＝ 、 Ｅ （
７）を得る。インバータＧ、のスレッショルド電圧ＶＴ
Ｈにその入力端の電圧が達するとインバータＧ１の出力
端はハイレベル°゛Ｈ°゛に反転し第２図〔イ〕の状態
となる。ただし、第２図〔口〕の■“の代りに■□Ｈ１
第２図（イ）のＶヨの代りにインバータＧ１の入力幅の
電圧■−を惹き換えたものになる。従って、この場合の
反転の直前と直後における電荷の関係は
（Ｃｐ ＋ Ｃｘ＋ Ｃ５）Ｖｗ１４−ｃ、 Ｅ ＝
（Ｃ，＋ ＣＩ＋ Ｃ３）Ｖ−ＣｘＥとなる。第２項が
スレッショルド電圧Ｖア、から下降した変化電圧ｅ、で
あり、この変化電圧ｅｌがスレッショルド電圧ＶＴＨま
で双方向定電流回路ＣＣの定電流ｉによって増大させら
れる時間である周期Ｔｘは次式で与えられる。i Tx' = e +' (CP+ Cx+
(:s) (6) Therefore, from el' of the second term of equation (5) and equation (6),
CF −Cx TI= , E (
7) is obtained. Threshold voltage VT of inverter G
When the voltage at the input terminal reaches H, the output terminal of the inverter G1 is inverted to the high level °H°, resulting in the state shown in FIG. 2 (A). However, instead of ■□H1 in Figure 2 [mouth]
In place of VY in FIG. 2(A), the voltage ■- of the input width of the inverter G1 is replaced. Therefore, the relationship between the charges immediately before and after the inversion in this case is (Cp + Cx+ C5)Vw14-c, E =
(C, + CI + C3) V-CxE. The second term is the changing voltage e, which drops from the threshold voltage Va, and the period Tx, which is the time during which this changing voltage el is increased to the threshold voltage VTH by the constant current i of the bidirectional constant current circuit CC, is calculated by the following formula. is given by
ｔ Ｔ！＝ ｅ ｌ（Ｃ，＋Ｃｘ＋Ｃｚ）
（９）従って、（８）式の第２項のｅ、と
（９）式からＴｔ＝ ” ＋、 ” Ｅ
Ｑ＊を得る。（７）、００式から周
期ＴｘとＴｘ’ とは等しく、いずれも静電容量Ｃｘと
固定容量ＣＰ との差に対応した周期をもつパルス信
号が端子ＴＬ、に得られる。この場合にはＣｐ ＞ Ｃ
ｘの関係を満していないと発振が継続されない、ここで
（４）式とαΦ式とを比較すると、（４）式では静電容
量Ｃｘに対応した周期ｔ１１をもつＪ！振が繰り返され
るがＱｒｈ式では固定容量ＣＦ と静電容量Ｃｘとの
差に対応した周期Ｔｘをもつ発振となり（４）式の場合
に比べて可変分の割合を大きくすることが出来、分解能
が向上する。T T! = e l(C, +Cx+Cz)
(9) Therefore, from e of the second term of equation (8) and equation (9), Tt= ” +, ” E
Obtain Q*. From equation (7) and 00, the periods Tx and Tx' are equal, and a pulse signal having a period corresponding to the difference between the capacitance Cx and the fixed capacitance CP is obtained at the terminal TL. In this case Cp > C
Oscillation will not continue unless the relationship of Although oscillations are repeated, in the Qrh equation, the oscillation has a period Tx corresponding to the difference between the fixed capacitance CF and the electrostatic capacitance Cx, and the ratio of variable components can be increased compared to the case of equation (4), resulting in improved resolution. improves.
以上は定電流ｉ、電源電圧Ｅが一定であり固定容量Ｃ１
が既知であればそのまま成立するが、制御信号Ｃ３をロ
ーレベル“Ｌ′″のゼロの状態へ切換える操作を加える
ことにより、これ等が必ずしも一定あるいは既知でなく
ても分解能を向上させることができる。次にこの点につ
き説明する。In the above, constant current i, power supply voltage E are constant, and fixed capacitance C1
If these are known, this holds true as is, but by adding an operation to switch the control signal C3 to the zero state of low level "L'", the resolution can be improved even if these are not necessarily constant or known. . Next, this point will be explained.
この場合には静電容＠ Ｃｘの他端はインバータＧ、の
出力端のレベル変化に関係なくローレベル″Ｌ“に固定
された状態でインバータＧ４と固定客ｆｋＣ，との直列
回路を介して発振を繰り返す。In this case, the other end of the capacitance @ Cx is fixed at a low level "L" regardless of the level change at the output end of the inverter G, and oscillates through the series circuit of the inverter G4 and the fixed customer fkC. repeat.
従って第２図において静電容量Ｃｘの他端を共通電位点
ＣＯＭに接続した状態として制御信号Ｃ５がハイレベル
の状態と同様な計算をすると周期ＴＰｌ＃ ＴＰＩ’
（第３図（ハ））は次の様になる。Therefore, if the other end of the capacitance Cx is connected to the common potential point COM in FIG. 2, and the same calculation as when the control signal C5 is at a high level is performed, the period TPl# TPI'
(Figure 3 (c)) is as follows.
従って、Ｑｌ、０１）式より、
ｉが一定のときは、ＣＩ＝ （Ｔ ＋ −Ｔり
θのとして制御信号Ｃ５を操作することにより端子Ｔ
Ｌ、に現われるパルス信号の周期Ｔｐｌ、Ｔｘを用いて
未知の静電容量Ｃｘを求めることができる。Therefore, from the formula Ql, 01), when i is constant, CI= (T + −T r
By operating the control signal C5 as θ, the terminal T
The unknown capacitance Cx can be determined using the period Tpl, Tx of the pulse signal appearing at L.
第４図は静電容量として互いに差動的に容量が変化する
差動容量の場合の実施例を示すブロック図である。FIG. 4 is a block diagram showing an embodiment in which the capacitance is a differential capacitance in which the capacitance changes differentially with respect to each other.
インバータＧ、とＧ、とが直列に接続されて増幅器を形
成し、この入出力端の間にインバータＧ、。Inverters G and G are connected in series to form an amplifier, and an inverter G is connected between the input and output terminals.
Ｇ、および固定容量ＣＦ の直列回路が正帰還接続さ
れている。また、インバータＧ、の出力端とインバータ
Ｇ、の入力端の間にはインバータＧ ｓ 、 Ｇ ｓお
よび双方向定電流回路ＣＣの直列回路がインバータＧ、
と共に負帰還接続されている。A series circuit of G and a fixed capacitor CF is connected in positive feedback. Moreover, a series circuit of inverters G s , G s and a bidirectional constant current circuit CC is connected between the output terminal of inverter G and the input terminal of inverter G.
Connected with negative feedback.
更に、移動電極ＭＤに対向した固定電極ＦＤ、。Further, a fixed electrode FD facing the moving electrode MD.
ＦＤ、で形成された差動容量Ｃ，１，ＣＬ の各他端
はインバータＧ、の出力端とそれぞれアンドゲートＧ
ＩＩＩ Ｇ １１を介して接続されている。インバータ
Ｇ、の出力端はカウンタＣＴ、の入力＠ＣＬに接続され
そのｎビットの出力端ＱｎはアンドゲートＧ 、、、
Ｇ、、の入力端とインバータＧ１１を介しであるいは直
接に接続されている。The other ends of the differential capacitors C,1,CL formed by FD, are connected to the output end of the inverter G, and the AND gate G, respectively.
Connected via IIIG11. The output terminal of inverter G is connected to the input @CL of counter CT, and its n-bit output terminal Qn is connected to AND gate G,...
It is connected to the input terminal of G, , via an inverter G11 or directly.
ＤＬはラッチでありそのデータ端子りには制御信号Ｃ３
が印加されそのクロック端子Ｃに印加されたカウンタの
出力の立上りに対応した制御信号Ｃ５のレベルを出力端
子Ｑを介してアンドゲートＧ 、、、 Ｇ、、の入力端
に印加する。DL is a latch, and the control signal C3 is connected to its data terminal.
is applied, and the level of the control signal C5 corresponding to the rising edge of the output of the counter applied to the clock terminal C is applied via the output terminal Q to the input terminals of the AND gates G, .
次に、以上の如く構成された容量／時間変換部ＣＴＶ、
の動作について第５図に示す波形図を用いて説明する。Next, the capacitance/time converter CTV configured as above,
The operation will be explained using the waveform diagram shown in FIG.
先ず、制御信号Ｃ５が第５図（イ）に示すようなハイレ
ベル“Ｈ”で＋Ｅの状態にある場合について説明する。First, the case where the control signal C5 is at a high level "H" and in the +E state as shown in FIG. 5(a) will be described.
この場合はラッチＤＬの出力はハイレベルの状態にある
。In this case, the output of latch DL is at a high level.
カウンタＣＴ、の出力がハイレベル゛’Ｈ” （、第５
図（ハ））の周期ＴＬ の状！！（第５図Ｃ−Ｊ）で
はアンドゲートＧ、の出力端はローレベル”Ｌ”に維持
されており、固定電極ＦＤ、はゼロ電位に保持されてい
る。従って、この場合は第１図において分布容量Ｃｓに
並列に差動容量Ｃ，ｌ が接続され静電容＠ Ｃｘの
代りに差動容量ＣＬ が接続された関係と機能的には同
等になるので、（７）式とＱｔｊ１式を導いたのと同じ
様にして次式を得る。The output of the counter CT is at a high level ``H'' (5th
The state of the period TL in figure (c))! ! (FIGS. 5C-J), the output terminal of the AND gate G is maintained at a low level "L", and the fixed electrode FD is maintained at zero potential. Therefore, in this case, the relationship is functionally equivalent to the relationship in Figure 1 where differential capacitance C,l is connected in parallel to distributed capacitance Cs and differential capacitance CL is connected instead of capacitance @Cx. The following formula is obtained in the same way as formula (7) and Qtj1 formula were derived.
ただし、第４図に示す場合は第１図に示す場合に対して
カウンタＣＴ、のｎビットをカウントする間はアントゲ
−）Ｇ、、、Ｇ、、により差動容量ＣＬ側が選択されて
発振を繰り返しているので（２）式においてｎ＠されて
いる。However, in the case shown in Fig. 4, while counting the n bits of the counter CT, the differential capacitor CL side is selected by the ant game) G, , G, and oscillates, unlike the case shown in Fig. 1. Since it is repeated, n@ is used in equation (2).
インバータＧＩ（Ｇｉ）の出力レベルがｎ回反転すると
カウンタＣＴ、の出力がローレベル″Ｌ′に反転（第５
図（１′１））Ｌ周期下、４ の状態となる。この状
態ではアンドゲートＧ、の出力がローレベルになりゼロ
電位に固定される。従って、この場合はｗ４１図におい
て分布容量Ｃｓに並列に差動容量ＣＬ が接続され静電
容量Ｃｘの代りに差動容量Ｃｓ が接続された関係と機
能的には同等になるので０４）式を導いたのと同様にし
て次式を得る。When the output level of inverter GI (Gi) is inverted n times, the output of counter CT is inverted to low level "L' (fifth
Figure (1'1)) Under the L period, the state is 4. In this state, the output of the AND gate G becomes low level and fixed at zero potential. Therefore, in this case, the relationship is functionally equivalent to the relationship in which differential capacitance CL is connected in parallel to distributed capacitance Cs and differential capacitance Cs is connected in place of electrostatic capacitance Cx in diagram w41, so equation 04) can be used. In the same way as we derived, we obtain the following equation.
以上の状態を繰り返す。従って、固定容量ＣＦと差動容
＊ｃ”−あるいはＣＨとの差に対応した周期ＴＬ 、
”ｒ、 をもつ発振となるので、差動容量東 。Repeat the above situation. Therefore, the period TL corresponding to the difference between the fixed capacitance CF and the differential capacitance *c''- or CH,
Since oscillation occurs with ``r,'', the differential capacitance is
ＣＨの可変分の割合が大きくなる周波数のパルス信号を
端子ＴＬ、より得ることができ分解能の高い容量／時間
変換部ＣＴＶ、どなる。The capacitance/time conversion unit CTV, which has a high resolution and can obtain a pulse signal of a frequency in which the proportion of the variable portion of CH increases from the terminal TL, roars.
しかし、定電流ｉ、電源電圧Ｅが経時変化などを持ち一
定でなく、あるいは固定容量が既知でない場合には、更
に次の手段を講することにより精度向上を図ることがで
きる。However, if the constant current i and the power supply voltage E change over time and are not constant, or if the fixed capacitance is not known, the accuracy can be further improved by taking the following measures.
この場合には制御信号Ｃ５を第５図〔イ〕に示すように
ローレベル” Ｌ ”に反転させる。このときにはカウ
ンタＣＴ、の出力の立上りのタイミング（第５図（ハ）
）によりラッチＤＬの出力がローレベル”Ｌ”に反転す
る。この状態ではアンドゲートＧ、。。In this case, the control signal C5 is inverted to a low level "L" as shown in FIG. 5 (a). At this time, the timing of the rise of the output of the counter CT (Fig. 5 (c))
), the output of the latch DL is inverted to low level "L". In this state, and gate G,. .
Ｇ Ｉ ＋の出力はともにローレベル−Ｌ−に固定され
ゼロ電位となる。従って、この場合は第１図において分
布容量Ｃｓに並列に差動容量ＣＬ、Ｃ１，ｌ が接続
されたのと等価となり、第Ｏ１）式を導いたのと同じよ
うにして次式が得られる。Both outputs of G I + are fixed at low level -L- and have zero potential. Therefore, in this case, it is equivalent to connecting the differential capacitance CL, C1, l in parallel to the distributed capacitance Cs in Figure 1, and the following equation can be obtained in the same way as formula O1) was derived. .
Ｔ Ｆ２ ＝ ４ Ｅ ０６
）従って、Ｑ４）、（１つ、 （＋６）式から、として
制御信号Ｃ５を操作することにより端子ＴＬ、に現われ
るパルス信号の周期ＴＦ、、Ｔ、。T F2 = 4 E 06
) Therefore, Q4), (1) From equation (+6), the period TF,,T, of the pulse signal appearing at the terminal TL by operating the control signal C5 as.
ＴＨを用いて未知の差動容量ＣＬ、Ｃ，を求めることが
できる。The unknown differential capacitance CL, C, can be found using TH.
なお、双方向定電流回路ＣＣの両端に浮遊容量Ｃｉが存
在する場合および発振経路に全体として遅れＴｄがある
場合には、周期ＴＬ’ 、Ｔ、 ’ 、ＴＰ２’はとな
るが、これ等の式を用いると
ＣＬ ＝ ’ （Ｔｐｉ’ ＴＬ’）
＠Ｅ
Ｃい＝ ■（Ｔ、 ｚ’−ｒＭ’）
■）となり、浮遊容量Ｃｉと遅れＴｄが除去される。Note that when there is a stray capacitance Ci at both ends of the bidirectional constant current circuit CC and when there is a delay Td in the oscillation path as a whole, the periods TL', T, ', and TP2' are as follows. Using the formula, CL = '(Tpi'TL')
@E C= ■(T, z'-rM')
(2), and the stray capacitance Ci and delay Td are removed.
特に、差動容量ＣＬ 、 ＣＨが小さくなると発振経
路の遅れに伴う誤差が発生しやすくなるが、この場合に
も＠）、 ＠）式によれば誤差要因とはならない。In particular, as the differential capacitances CL and CH become smaller, errors due to delays in the oscillation path tend to occur, but according to the formulas @) and @), this does not become a cause of errors.
第６図は容量／時間変換部ＣｖＴ＋、ｃｖＴ、からのパ
ルス信号が入力され信号処理をするマイクロコンピュー
タ部の構成を示すブロック図である。FIG. 6 is a block diagram showing the configuration of a microcomputer section which receives pulse signals from the capacitance/time conversion sections CvT+ and cvT and processes the signals.
容量／時間変換部としてＣＶＴ、を用いる場合を例とし
て説明する。An example in which a CVT is used as the capacity/time converter will be described.
１０は容量／時間変換部ＣＶＴ、からのパルス信号が入
力されて信号処理をして出力するマイクロコンピュータ
部である。Ｉ１は時間信号をデジタル値に変換するタイ
マカウンタであ。１２はＲＡｌｖｆ （ランダムアクセ
スメモリ）、Ｉ３はＲＯＭ （リードオンリーメモリ）
でありこれ等のアドレスＮ定はＣＰＵ （プロセッサ）
１４からパス１５、ラッチレコーダ１６を介してなされ
る。タイマカウンタ１１からの出力データはデータバス
１７を介してＲＡ Ｍ ＋２に格納される。ＲＯＭ＋３
には所定の演算プログラムおよび初期データが格納され
ており、ＣＰＵ目の制御のもとにＲＯＭ＋３に格納され
た演算子１１０に従って演算され、その結果はＲＡＭ＋
２に格納される。Reference numeral 10 denotes a microcomputer section to which a pulse signal from the capacitance/time conversion section CVT is input, processes the signal, and outputs the signal. I1 is a timer counter that converts a time signal into a digital value. 12 is RAlvf (random access memory), I3 is ROM (read only memory)
and these addresses N constant are CPU (processor)
14 through a path 15 and a latch recorder 16. Output data from timer counter 11 is stored in RAM +2 via data bus 17. ROM+3
A predetermined calculation program and initial data are stored in , and calculations are performed according to the operator 110 stored in ROM+3 under the control of the CPU, and the results are stored in RAM+
2.
１８はコントロールバスであり、ＣＰ Ｕ １４により
タイマカウンタ１１、ＲＡＭＩ２、ＲＯＭ Ｎ（７）動
作歪制御すると共に容量／時間変換部ＣＴＶ、へ制御信
号Ｃ３を出力する。Reference numeral 18 denotes a control bus, which controls the operation distortion of the timer counter 11, RAMI 2, and ROM N (7) by the CPU 14, and outputs a control signal C3 to the capacitance/time converter CTV.
最終の演算結果はタイマカウンタ口によりデユティ信号
に変換され、デユティ信号はデユティ／アナログ変換器
２０でアナログ信号に変換されて出力＠２１に出力され
る。The final calculation result is converted into a duty signal by the timer counter port, and the duty signal is converted into an analog signal by the duty/analog converter 20 and outputted to the output @21.
次に、第６図に示すマイクロコンピュータ部での信号処
理について第７図に示すフローチャート図を用いて説明
する。Next, the signal processing in the microcomputer section shown in FIG. 6 will be explained using the flowchart shown in FIG.
先ず、ステップ■で初期データとして周期Ｔ、８がＲＯ
Ｍ＋３からＲＡＭ＋２に設定される。次に、移動電極Ｍ
Ｄのバネ定数Ｋ、固定容量ＣＦ、定電流ｉ、カウンタＣ
Ｔ、のビット数ｎ、を漏電圧Ｅ、差圧ΔＰがゼロのとき
の各差動容量ＣＬ、 Ｃ）Ｉ のｍ ＣｏなどがＲＯ
Ｍ ＋３からＲＡ Ｍ ＋２に設定される（ステップ■
）。ステップ■では、容量／時間変換部ＣＶＴ、からそ
の出力のパルス信号の周期ＴＬｊＴＭ が読込まれる
。次に、ＲＯＭ＋３に内蔵された演算プログラムにより
Ｃ７）、Ｃ８）式あるいは＠、＠）式の演算が実行され
差動容量ＣＬ、 Ｃ，が算出される（ステップ■）。First, in step ■, period T, 8 is RO as initial data.
It is set from M+3 to RAM+2. Next, the moving electrode M
Spring constant K of D, fixed capacitance CF, constant current i, counter C
The number of bits n of T, is the leakage voltage E, and each differential capacitance CL when the differential pressure ΔP is zero, C) m Co of I, etc. is RO
M +3 to RAM +2 is set (step ■
). In step (2), the period TLjTM of the output pulse signal is read from the capacitance/time converter CVT. Next, the arithmetic program stored in the ROM+3 executes the calculations of formulas C7), C8) or @, @) to calculate the differential capacitances CL, C, (step 2).
ステップ■での演算は次のようになされる。差動容量Ｃ
Ｌ、Ｃ１，ｌ は各々次式で示される。The calculation in step (2) is performed as follows. Differential capacitance C
L, C1, l are each shown by the following formula.
これ等の式から、差圧ΔＰは
と表わせる。従って、ステップ■で得たＣ２Ｃを用いて
ＲＯＭＮに内蔵された（５）式に示す演算プログラムに
より、差圧ΔＰが演算される。演算結果は、タイマカウ
ンタ１９、デユティ／アナログ変換器２０を介して出力
端２１に出力される。From these equations, the differential pressure ΔP can be expressed as follows. Therefore, the differential pressure ΔP is calculated using the C2C obtained in step (2) by the calculation program shown in equation (5) built into the ROMN. The calculation result is outputted to an output terminal 21 via a timer counter 19 and a duty/analog converter 20.
周期ｒｐ １は短時間では変化しないので周期ＴＬ、Ｔ
、 の読み込みの１７５〜１／１０サイクルで周期Ｔ
Ｆ、を読込んで良いのでステップ■でこの補正周期の判
断を行ない、補正周期に達しないときはステップ■に戻
り、補正周期に達するとステップ■に移行し制御信号Ｃ
８を操作して周期Ｔ、２を読込み、以後この周期ＴＩ：
、を用いてＣ７） 、Ｃ８） 、＠。Since the period rp 1 does not change in a short time, the periods TL and T
, period T in 175 to 1/10 cycles of reading
Since it is OK to read F, the correction period is determined in step ■. If the correction period has not been reached, the process returns to step ■. When the correction period has been reached, the process moves to step ■ and the control signal C is
8 to read the period T, 2, and from now on this period TI:
, using C7), C8), @.
（５）の各演算が実行される。Each operation in (5) is executed.
第８図は容量／時間変換部の第３の実施例を示すブロッ
ク図である。この容量／時間変換部ＣＴＶ、は移動電Ｉ
ＭＤの位相とカウンタＣＴ、 。FIG. 8 is a block diagram showing a third embodiment of the capacity/time converter. This capacitance/time converter CTV is a mobile electric
MD phase and counter CT.
の入力＠ＣＬの入力位相とが興なる場合を示している。The case where the input phase of the input @CL is different is shown.
この場合は、カウンタＣＴ、の入力端ＣＬとインバータ
Ｇ、との間にインバータＧ＋Ｚを挿入してカウンタＣＴ
、の入力位相を反転している。このようにしたときはカ
ウンタＣＴ、の出力端とラッチＤＬのクロック端子Ｃと
の間にインバータＧ １４を挿入し、かつ第４図に示す
アンドゲートＧ１゜、Ｇ、、の代りにオアゲートＧｌ、
ｌ、Ｇ、を挿入しても第４図に示す場合と同様に動作す
る。In this case, an inverter G+Z is inserted between the input terminal CL of the counter CT and the inverter G, and the counter CT
, the input phase of , is inverted. When this is done, an inverter G14 is inserted between the output terminal of the counter CT and the clock terminal C of the latch DL, and an OR gate G1, instead of the AND gate G1, G, shown in FIG.
Even if I and G are inserted, the operation is similar to that shown in FIG.
第９図は容量／時間変換部の第４の実施例を示すブロッ
ク図である。この容量／時間変換部ＣＴＶ４は基準容量
Ｃ１＝を２ｍ類使用し分解能を２段で切換えるようにし
たものである。FIG. 9 is a block diagram showing a fourth embodiment of the capacity/time converter. This capacitance/time converter CTV4 uses a reference capacitance C1= of 2 m, and is configured to switch the resolution in two steps.
インバータＧ、の出力端とインバータＧ、の入力端との
間にはナントゲートＧｌ？と固定容量ＣＦ−Ｉとの直列
回路、ナントゲートＧ、と固定容量Ｃ，Ｆ ２との直列
回路が各々接続され、これ等のナントゲートＧ 、、、
Ｇ、、はマイクロコンピュータ部１０のコントロール
バスロを介して与えられる切替信号ＳＳ、により、Ｇ
Ｉ？は直接にＧ、はインバータＧｌ。A Nant gate Gl? is connected between the output terminal of inverter G and the input terminal of inverter G. A series circuit of a Nant gate G and a fixed capacitor CF-I, a series circuit of a fixed capacitor C and F2 are connected, respectively, and these Nant gates G,...
G, , is set by the switching signal SS given via the control bus of the microcomputer section 10.
I? is the direct G, and is the inverter Gl.
を介して制御される。これに伴ないカウンタＣＴ。controlled via. Along with this, counter CT.
の出力ＡｉＱｎ、Ｑｍは切替信号ＳＳ、によりスイッチ
ＳＷ、を介して同時に切替えられる。The outputs AiQn and Qm of are simultaneously switched via the switch SW by the switching signal SS.
第１０図は容量／時間変換部の第５の実施例を示すブロ
ック図である。この容ｌ／時間変換部ＣＴＶ、は移動電
極ＭＤの位相とカウンタＣＴ。FIG. 10 is a block diagram showing a fifth embodiment of the capacity/time converter. This capacity/time converter CTV converts the phase of the moving electrode MD and the counter CT.
の入力端ＣＬの入力位相が異なる場合に固定容量ＣＦ
を励振する電源電圧を十Ｅ、、＋Ｅ、の２８ｉｌ類でス
イッチＳＷ、を介して切替え固定容量Ｃ，を１個とした
ものである。スイッチＳＷ２とカウンタＣＴ、の出力端
を切替えるスイッチＳＷ、は切替信号ＳＳ、により切替
える。When the input phases of the input terminals CL of the fixed capacitance CF are different,
The power supply voltage to excite the circuit is changed to 28 ils of 10E, . The switch SW2 and the switch SW which switches the output ends of the counter CT are switched by a switching signal SS.
第１１図は容量／時間変換部の第６の実施例を示すヂロ
ック図である。この容量／時間変換部ＣＴＶ、は移動電
極ＭＤの位相とカウンタＣＴ。FIG. 11 is a diagram showing a sixth embodiment of the capacity/time converter. This capacitance/time converter CTV converts the phase of the moving electrode MD and the counter CT.
の入力端ＣＬの入力位相が同相の場合に固定容量Ｃトを
励ｒ電源電圧の低圧側を十Ｅｓ、４０の２種類でスイッ
チＳＷ、を介して切替え固定容量ＣＦ を１藺とした
ものである。スイッチＳＷ、とカウンタＣＴ、の出力端
を切替えるスイッチＳＷ１は切替信号ＳＳ１により切替
える。When the input phase of the input terminal CL is in the same phase, the fixed capacitor C is excited. be. A switch SW1 for switching the output terminals of the switch SW and the counter CT is switched by a switching signal SS1.
第１２図は容量／時間変換部の第７の実施例を示すブロ
ック図である。この容量／時間変換部ＣＴＶ、は移動電
極ＭＤの位相とカウンタＣＴ、の入力端ＣＬの入力位相
が興なる場合において固定容量をＣＦ ｌ〜ＣＰ３の３
ｇＩ類とし、インバータＧ。FIG. 12 is a block diagram showing a seventh embodiment of the capacity/time converter. This capacitance/time conversion unit CTV converts the fixed capacitance into 3 of CF l to CP3 when the phase of the moving electrode MD and the input phase of the input terminal CL of the counter CT differ.
Inverter G is classified as gI class.
の出力幅とインバータＧ１の入力端との間にノアゲート
Ｇ、。と固定容量ＣＦＩとの直列回路、ノアゲートＧ、
、と固定容量Ｃ４，との直列回路、ノアゲートＧ！１と
固定容量ＣＰ、との直列回路をそれぞれ接続し、これ等
のノアゲートを切替信号ＳＳ２で３段切替としたもので
ある。NOR gate G, between the output width of and the input end of inverter G1. Series circuit with fixed capacitance CFI, NOR gate G,
, and a fixed capacitor C4, a series circuit, a NOR gate G! 1 and a fixed capacitor CP are connected in series, and these NOR gates are switched in three stages using a switching signal SS2.
〈発明の効果〉
以上、実施例とともに具体的に説明したように第１発明
によれば従来に比べて分解能を向上させることができる
のでより精度の向上を図ることができ、更に第２発明に
よれば第１発明による効果に加えて双方向定電流回路の
電流値の経時変化、その両端に生ずる浮遊容量、発振経
路の時間遅れ１１ＩＩＲ電圧の変動などを全て除去する
ことができる。<Effects of the Invention> As specifically explained above in conjunction with the embodiments, according to the first invention, the resolution can be improved compared to the conventional method, so that accuracy can be further improved. Accordingly, in addition to the effects of the first invention, it is possible to eliminate all changes over time in the current value of the bidirectional constant current circuit, stray capacitance generated at both ends thereof, and fluctuations in the time delay 11IIR voltage of the oscillation path.
特にセンサ自体が小形になり差動容量自体が小さくなっ
て来ると発振経路の時間遅れに起因する誤差が大きくな
って来るがこの場合には更に有効な効果を発揮する。In particular, as the sensor itself becomes smaller and the differential capacitance itself becomes smaller, errors due to time delays in the oscillation path become larger, and in this case, even more effective effects are exhibited.
第１図は本発明の容ｆｆｉ／時間変換部に係る一実施例
を示すブロック図、第２図は第２図は第１図に示す回路
の動作を説明するための接続図、第３図は第１図に示す
実施例の各部の波形を示す波形図、第４図は本発明の容
量／時間変換部に係る第２実施例を示すブロック図、第
５図は第４図に示す実施例の各部の波形を示す波形図、
第６図は本発明の全体構成を示すブロック図、第７図は
第６図に示す実施例の信号処理の手順を示すフローチャ
ート図、第８図〜第１２図は本発明の容量／時間変換部
に係る第３〜第７実施例を示すブロック図、第１３図は
従来の変位変換装置を示すブロック図、第１４図は第１
３図に示す変位変換装置の各部の波形を示す波形図であ
る。
Ｃｘ・・・静電容量、Ｃｓ・・・分布容量、ＣＬｊＣＨ
・・・差動容量、ＣＣ・・・双方向定電流回路、ＣＦ
・・・固定容量、Ｃ５・・・制御信号、ＣＴ 、・・
・カウンタ、ＤＬ・・・ラッチ、ＣＴＶＩ〜ＣＴＶＩ・
・・容量／時間変換部、１０・・・マイクロコンピュー
タ部、１１２口・・・タイマカウンタ、１７・・・デー
タバス、■・・・コントロールパス、２０・・・デユテ
ィ／アナログ変換器。
第 １ 図
第 ２ 図
（イ） （ロ）′″
１１
１寸 口 〜
！！１−ノ 〜ノ
第１４ ’ＭFIG. 1 is a block diagram showing an embodiment of the capacity ffi/time converter of the present invention, FIG. 2 is a connection diagram for explaining the operation of the circuit shown in FIG. 1, and FIG. 1 is a waveform diagram showing waveforms of each part of the embodiment shown in FIG. 1, FIG. 4 is a block diagram showing a second embodiment related to the capacity/time converter of the present invention, and FIG. 5 is a waveform diagram showing the waveform of each part of the embodiment shown in FIG. 4. A waveform diagram showing the waveforms of each part of the example,
FIG. 6 is a block diagram showing the overall configuration of the present invention, FIG. 7 is a flowchart showing the signal processing procedure of the embodiment shown in FIG. 6, and FIGS. 8 to 12 are capacity/time conversion of the present invention. FIG. 13 is a block diagram showing a conventional displacement converting device, and FIG. 14 is a block diagram showing the third to seventh embodiments related to the
FIG. 4 is a waveform chart showing waveforms of each part of the displacement converter shown in FIG. 3; Cx...Capacitance, Cs...Distributed capacitance, CLjCH
...differential capacitance, CC...bidirectional constant current circuit, CF
... fixed capacitance, C5 ... control signal, CT, ...
・Counter, DL...Latch, CTVI~CTVI・
...Capacity/time converter, 10...Microcomputer section, 112 ports...Timer counter, 17...Data bus, ■...Control path, 20...Duty/analog converter. Figure 1 Figure 2 (a) (b)′″
11 1 inch mouth ~! ! 1-No ~No 14th 'M
Claims (2)
の静電容量の一端が入力端に接続された増幅手段と、こ
の増幅手段の出力端からその入力端に反転電流を供給す
る負帰還手段と、前記増幅手段の入力とは逆位相で前記
静電容量の他端を駆動する第１駆動手段と、前記増幅手
段の入力端と一端が接続され他端が前記増幅手段の入力
と同相の電圧で駆動される前記静電容量より大きな容量
値をもつ固定容量と、前記増幅手段の出力に関連したパ
ルス信号を用いて所定の演算を実行し前記変位に対応し
た出力を出す第１マイクロコンピュータ手段とを具備す
ることを特徴とする変位変換装置。(1) A capacitance that changes according to the displacement to be detected, an amplification means with one end of this capacitance connected to an input end, and an inverted current supplied from the output end of this amplification means to its input end. negative feedback means; first driving means for driving the other end of the capacitance in phase opposite to the input of the amplifying means; one end of which is connected to the input end of the amplifying means, and the other end of which is connected to the input of the amplifying means; A fixed capacitor having a capacitance value larger than the capacitor driven by a voltage in phase with the capacitor and a pulse signal related to the output of the amplifying means to perform a predetermined calculation and output an output corresponding to the displacement. 1. A displacement converting device comprising: 1 microcomputer means.
の静電容量の一端が入力端に接続された増幅手段と、こ
の増幅手段の出力端からその入力端に反転電流を供給す
る負帰還手段と、制御信号によって前記増幅手段の入力
とは逆位相で前記静電容量の他端を駆動しあるいは所定
電位に固定する第２駆動手段と、前記増幅手段の入力端
と一端が接続され他端が前記増幅手段の入力と同相の電
圧で駆動される前記静電容量より大きな容量値をもつ固
定容量と、前記制御信号を所定の手順に基づいて出力す
ると共に前記増幅手段の出力に関連したパルス信号を用
いて所定の演算を実行し前記変位に対応した出力を出す
第２マイクロコンピュータ手段とを有することを特徴と
する変位変換装置。(2) A capacitance that changes according to the displacement to be detected, an amplification means with one end of this capacitance connected to an input end, and an inverted current supplied from the output end of this amplification means to its input end. Negative feedback means, second driving means for driving the other end of the capacitance or fixing it at a predetermined potential with a control signal in phase with the input of the amplifying means, and one end connected to the input end of the amplifying means. a fixed capacitor having a capacitance larger than the capacitance, the other end of which is driven by a voltage in phase with the input of the amplifying means; and second microcomputer means for performing predetermined calculations using related pulse signals and outputting an output corresponding to the displacement.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12173486A JPS62277517A (en) | 1986-05-27 | 1986-05-27 | Displacement converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12173486A JPS62277517A (en) | 1986-05-27 | 1986-05-27 | Displacement converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62277517A true JPS62277517A (en) | 1987-12-02 |
| JPH0460531B2 JPH0460531B2 (en) | 1992-09-28 |
Family
ID=14818560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12173486A Granted JPS62277517A (en) | 1986-05-27 | 1986-05-27 | Displacement converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62277517A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4423907A1 (en) * | 1994-07-11 | 1996-01-18 | Ifm Electronic Gmbh | Capacitive sensor esp. pressure sensor with measurement capacitor |
| JP2003505675A (en) * | 1999-07-15 | 2003-02-12 | オートモーティブ システムズ ラボラトリー インコーポレーテッド | Proximity sensor |
-
1986
- 1986-05-27 JP JP12173486A patent/JPS62277517A/en active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4423907A1 (en) * | 1994-07-11 | 1996-01-18 | Ifm Electronic Gmbh | Capacitive sensor esp. pressure sensor with measurement capacitor |
| DE4423907C2 (en) * | 1994-07-11 | 2000-05-18 | Ifm Electronic Gmbh | Capacitive sensor |
| JP2003505675A (en) * | 1999-07-15 | 2003-02-12 | オートモーティブ システムズ ラボラトリー インコーポレーテッド | Proximity sensor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0460531B2 (en) | 1992-09-28 |
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