JPS6128205A - Frequency comparison circuit - Google Patents
Frequency comparison circuitInfo
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- JPS6128205A JPS6128205A JP14992684A JP14992684A JPS6128205A JP S6128205 A JPS6128205 A JP S6128205A JP 14992684 A JP14992684 A JP 14992684A JP 14992684 A JP14992684 A JP 14992684A JP S6128205 A JPS6128205 A JP S6128205A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、周波数比較回路に関し、主として入力電圧
に応じて出力周波数の変化する所謂可変周波数発振器(
V CO: Vol tage Controlle
dOscillator、モータに結合されたパルス・
ジェネレータ等を含む)の周波数を他の周波数に追随さ
せる所謂周波数制御系に使用される周波数比較回路の改
良に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a frequency comparison circuit, and mainly relates to a so-called variable frequency oscillator (variable frequency oscillator) whose output frequency changes according to an input voltage.
VCO: Voltage Control
dOscillator, a pulse generator coupled to a motor.
This invention relates to an improvement in a frequency comparison circuit used in a so-called frequency control system that causes the frequency of a generator (including a generator, etc.) to follow other frequencies.
〔従来技術) 第1図は従来方式による周波数比較回路の一例である。[Conventional technology] FIG. 1 shows an example of a conventional frequency comparison circuit.
図において、1は入力信号への周波数fAに対し、VC
−a−fA+b (a、bは定数)なる電圧の信号Cを
出力する@1のF/Vコンバータ(Frequency
to Voltage Converter) 、2
は入力信号Bの周波数fBに対し、VD=c −f B
+d (c、dは定数)なる電圧の信号りを出力する第
2のF/■コンバータ、3はVC−VD(7)演算を行
う差動増巾器である。そしてその出力信号Eは周波数f
AとfBとの差として
VB=a−fA−c −fB+b−d −+1)な
る電圧となる。In the figure, 1 is VC for the frequency fA to the input signal.
-a-fA+b (a, b are constants) @1 F/V converter (Frequency
to Voltage Converter), 2
is for the frequency fB of input signal B, VD=c −f B
A second F/■ converter outputs a voltage signal of +d (c and d are constants), and 3 is a differential amplifier that performs VC-VD (7) calculation. And its output signal E has a frequency f
The difference between A and fB is a voltage VB=a-fA-c-fB+b-d-+1).
第2図は第1図の周波数比較回路を用いて周波数制御系
を構成した例であり、4は第1図に示した周波数比較回
路、5は該周波数比較回路4の出力Eを増IJする増巾
器、6は増巾器5の出力信号F(電圧値VF)を電圧制
御入力とするVCOであり、その出力周波数fBば
f13=e−vF+g (e、g :定数)−+21
となる。FIG. 2 shows an example of a frequency control system configured using the frequency comparison circuit shown in FIG. 1, where 4 is the frequency comparison circuit shown in FIG. The amplifier 6 is a VCO that takes the output signal F (voltage value VF) of the amplifier 5 as a voltage control input, and its output frequency fB is f13=e−vF+g (e, g: constant)−+21
becomes.
第2図の系は増巾器5の増巾率が十分大きい場合にはV
E〜0 (V)が安定点となる負帰還系となっている。In the system of FIG. 2, when the amplification rate of the amplifier 5 is sufficiently large, V
This is a negative feedback system with a stable point at E~0 (V).
このため(1)式よりVCO6の発振周波数fBは
CC
となる。ここでfA−fBとする場合にばa / cの
1からのずれ及び(b−d)/cが本回路の誤差となる
。Therefore, from equation (1), the oscillation frequency fB of the VCO 6 becomes CC. Here, when fA-fB is used, the deviation of a/c from 1 and (b-d)/c become errors in this circuit.
また第1図に示した回路は一般にはハードウェア量が大
きくなりやすい。Further, the circuit shown in FIG. 1 generally tends to require a large amount of hardware.
本発明は上記のような従来方式の欠点を解消するために
なされたもので、第1.第2の周波数を有する第1.第
2の2値信号に同期して第1.第2のコンデンサを充電
し、この第1.第2のコンデンサに蓄積された電荷を第
3のコンデンサに転送してその差をとることにより、i
tI差、ハードウェア量がともに小さく、しかも回路構
成がIC化に適した周波数比較回路を提供することを目
的としている。The present invention has been made in order to eliminate the drawbacks of the conventional method as described above. a first frequency having a second frequency; The first signal is synchronized with the second binary signal. The second capacitor is charged and this first capacitor is charged. By transferring the charge stored in the second capacitor to the third capacitor and taking the difference, i
It is an object of the present invention to provide a frequency comparison circuit which has a small tI difference and a small amount of hardware, and whose circuit configuration is suitable for IC implementation.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第3図は本発明の一実施例による周波数比較回路を示す
。図において、20は第1の充放電手段であり、10は
第1のコンデンサ、14は第1の周波数を有する第1の
2値信号Bに同期してその接片14aが接点14bある
いは14cに接触される第1のスイッチである。そして
上記第1の充放電手段20は第1のコンデンサ10の電
圧を上記信号Bに同期して上昇させるものとなっている
。FIG. 3 shows a frequency comparison circuit according to one embodiment of the present invention. In the figure, 20 is a first charging/discharging means, 10 is a first capacitor, and 14 is a contact piece 14a that connects to a contact point 14b or 14c in synchronization with a first binary signal B having a first frequency. This is the first switch that is touched. The first charging/discharging means 20 increases the voltage of the first capacitor 10 in synchronization with the signal B.
ここでスイッチ14の接点14b、14cば+IV、演
算増演算増巾11度20
続されている。Here, the contacts 14b and 14c of the switch 14 are connected to +IV, and the arithmetic operation increase width is 11 degrees.
また30は第2の充放電手段であり、11は第2のコン
デンサ、15は第2の周波数を有する第2の2値信号A
に同期してその接片15aが接点15bあるいは15c
に接触される第2のスイッチである。そして上記第2の
充放電手段30は第2のコンデンサ11の電圧を上記信
号Aに同期して下降させるものとなっている.ここでス
イッチ】5の接点15b,15Cは一1v,演算増巾器
12の反転入力端子にそれぞれ接続されている。Further, 30 is a second charging/discharging means, 11 is a second capacitor, and 15 is a second binary signal A having a second frequency.
The contact piece 15a becomes the contact point 15b or 15c in synchronization with
This is the second switch that is touched. The second charging/discharging means 30 lowers the voltage of the second capacitor 11 in synchronization with the signal A. Here, contacts 15b and 15C of the switch 5 are connected to the -1V and inverting input terminals of the operational amplifier 12, respectively.
また13は上記画先放電手段20.30によりコンデン
サ10.11の電荷が転送され両電荷の差をとる第3の
コンデンサである。Reference numeral 13 designates a third capacitor to which the charge of the capacitor 10.11 is transferred by the image tip discharge means 20.30 and the difference between the two charges is taken.
次に動作について説明する。Next, the operation will be explained.
静電容量C1の第1のコンデンサ10は第1の周波数を
有する2値信号Bに同期してスイッチ14により+1■
が印加され、静電容量C2の第2のコンデンサ11には
第2の周波数を有する2値信号Aに同期してスイッチ1
5により一1vが印加される。各コンデンサに充電され
た電荷c1。A first capacitor 10 having a capacitance C1 is connected to +1■ by a switch 14 in synchronization with a binary signal B having a first frequency.
is applied to the second capacitor 11 having the capacitance C2, and the switch 1 is switched in synchronization with the binary signal A having the second frequency.
5, -1v is applied. Charge c1 charged in each capacitor.
−C2は信号B及びAに同期してスイッチ14。-C2 is switch 14 in synchronization with signals B and A;
15により演算増巾器12に接続された静電容量C3の
第3のコンデンサ13に転送される.従って信号Eの電
圧VBは信’i4Bのパルスが入力される毎にcl/C
3 (V)上昇し、信号へのパルスが入力される毎にC
2/C3 (V)下降する.よってVEは
・・・(4)
となる。15 to the third capacitor 13 of capacitance C3 connected to the operational amplifier 12. Therefore, the voltage VB of signal E changes by cl/C every time a pulse of signal 'i4B is input.
3 (V) rises and C every time a pulse to the signal is input.
2/C3 (V) Descend. Therefore, VE is...(4).
VEを一定とするためには
CI・fB=C2・fA ・・・(5)
とならねばならない。ここで、fB>(C2/CI)f
Aの場合はVEは演算項中器J2の出力可能な最大電圧
まで上昇し、rB< (C2/CI)fAの場合には出
力可能な最小電圧まで下降する。To keep VE constant, CI・fB=C2・fA...(5)
It must be. Here, fB>(C2/CI)f
In the case of A, VE rises to the maximum voltage that can be outputted by the operator intermediate unit J2, and falls to the minimum voltage that can be outputted in the case of rB<(C2/CI)fA.
ここで第3図に示した周波数比較回路を用いて第2図に
示した周波数制御系を構成すると、fB= (C2/C
I)fAが安定状態となる。Here, if the frequency control system shown in Fig. 2 is configured using the frequency comparison circuit shown in Fig. 3, then fB = (C2/C
I) fA becomes stable.
ここで、fB=fAとする場合にはC2/CIが誤差と
なる。(4)式から分かるように、第3図に示した回路
の特性は3つのコンデンサ10,11゜13の容量の比
に依存しており、容量そのものには依存していない。従
ってこれらコンデンサの容量は小さくすることができ、
モノリシックIC上に構成することができる。また、誤
差についても第1及び第2のコンデンサ10. 11ヲ
同−I Cチップ上に構成すれば、それらの容量比C2
/C1は充分精度良く造ることができる。Here, when fB=fA, C2/CI becomes an error. As can be seen from equation (4), the characteristics of the circuit shown in FIG. 3 depend on the ratio of the capacitances of the three capacitors 10, 11.degree. 13, and do not depend on the capacitances themselves. Therefore, the capacitance of these capacitors can be reduced,
It can be constructed on a monolithic IC. Also, regarding the error, the first and second capacitors 10. If 11 is configured on the same IC chip, their capacitance ratio C2
/C1 can be manufactured with sufficient precision.
また回路規模の大きいF/Vコンバータを用いていない
ので、ハードウェア量が小さくて済む。Furthermore, since an F/V converter with a large circuit scale is not used, the amount of hardware can be small.
なお上記実施例においては、制御対象として電子回路の
1つであるVCOを制御する周波数制御系について示し
たが、この制御対象としてモータ及びこれに連動するパ
ルス・ジェネレータ等の電気1機械要素であっても上記
実施例と同様の効果が得られるものである。In the above embodiment, the frequency control system that controls the VCO, which is one of the electronic circuits, is shown as the control target, but the control target may be an electrical or mechanical element such as a motor and a pulse generator linked to the motor. However, the same effect as the above embodiment can be obtained.
また」二記実施例においては、fA−fRとする場合を
示したが、(5)式、及びその他からC2/C1、及び
第1及び第2のコンデンサ10.11に印加する電圧に
より2つの信号A、 Bの周波数比を任意のものとする
ことができる。In addition, in the second embodiment, the case where fA-fR is shown, but from equation (5) and others, two The frequency ratio of signals A and B can be set to any desired value.
ここで、本発明の他の実施例について説明する。Another embodiment of the present invention will now be described.
第3図における+IVをV1,−IVをV2とすると(
5)式は次のようになる。If +IV in Fig. 3 is V1 and -IV is V2 (
5) The formula is as follows.
■1・C1・fB−−V2・C2・fA ・・・(6
)ここで
Vl−V2+2−Vi+1 ・(71と
すると、(6)式は
となる。即ち、第3図においてコンデンサー0゜11に
印加される電圧V1,V2を外部電圧(第3の信号)V
lにより制御を行い、これを用いて第2図に示した周波
数制御系を構成すると、VCO6は(8)式による周波
数の信号Bを出力する。従って(8)式より−1<Vi
<1において【Bは外部電圧Vtにより自由に制御でき
る。■1・C1・fB--V2・C2・fA ... (6
) Here, if Vl-V2+2-Vi+1 ・(71), then equation (6) becomes.In other words, in Fig. 3, the voltages V1 and V2 applied to the capacitor 0°11 are the external voltage (third signal) V
When the frequency control system shown in FIG. 2 is constructed using this, the VCO 6 outputs a signal B having a frequency according to equation (8). Therefore, from equation (8), -1<Vi
<1, [B can be freely controlled by external voltage Vt.
また第3図に示した周波数比較回路においてC1#C2
とするとfAl−tfBとなる。ここで信号Eは正確に
は2・ (C1/C3)(Vpp)の方形波が重畳され
た波形となっている。上記方形波の立ち上りは信号Aに
、立ち下りは信号Bに同期している。即ち、方形波のデ
ユーティは信号AとBとの位相差に比例し、従って方形
波の平均電圧も位相差に比例する。その結果、第3図に
示した回路は位相比較器としても働く。このため第3図
の回路を第2図の制御系に適用した場合、該制御系を位
相同期系として動作させることもできる。Also, in the frequency comparison circuit shown in Fig. 3, C1#C2
Then, it becomes fAl-tfB. Here, the signal E has a waveform in which a square wave of 2·(C1/C3)(Vpp) is superimposed, to be exact. The rising edge of the square wave is synchronized with signal A, and the falling edge is synchronized with signal B. That is, the duty of the square wave is proportional to the phase difference between signals A and B, and therefore the average voltage of the square wave is also proportional to the phase difference. As a result, the circuit shown in FIG. 3 also acts as a phase comparator. Therefore, when the circuit of FIG. 3 is applied to the control system of FIG. 2, the control system can also be operated as a phase synchronization system.
なお、第3図から判るように本発明はコンデンサに電圧
を印加しこれに蓄積された電荷を他のコンデンサに移動
させる所謂S CF (5w1tchedCapaci
tor Filter)の考え方をベースとするもので
ある。As can be seen from FIG. 3, the present invention applies a voltage to a capacitor and transfers the charge accumulated in the capacitor to another capacitor.
It is based on the idea of ``tor filter''.
即ち、第3図の周波数比較回路において、スイッチ14
.15の接点14b、15bにそれぞれアナログ信号を
印加するようにしたものがSCFである。そしてこのS
CFでは回路をIC化するうえで浮遊容量が問題となり
、これに関しては周知の如く種々め改良がなされている
が、例えば、コンデンサ10.11のアース側にそれぞ
れスイッチ14.15と同期して動作するスイッチを設
置0
け、各スイッチの2つの接点をそれぞれアナログ信号源
のアース、演算増中器12のアースに接続することによ
り、上記コンデンサ10.11とアナログ信号源のアー
ス間の配線による浮遊容量が演算項11器周りの容量と
切離され、これにより上記浮遊容量の問題を解消するこ
とができる。That is, in the frequency comparison circuit of FIG.
.. An SCF is one in which an analog signal is applied to each of the 15 contacts 14b and 15b. And this S
In CF, stray capacitance becomes a problem when converting the circuit into an IC, and various improvements have been made in this regard, as is well known. By connecting the two contacts of each switch to the ground of the analog signal source and the ground of the arithmetic multiplier 12, stray wires caused by the wiring between the capacitors 10 and 11 and the ground of the analog signal source can be eliminated. The capacitance is separated from the capacitance around the operational term 11, thereby solving the problem of stray capacitance.
以上のように、本発明によれば、第1.第2の2値信号
に同期して第1.第2のコンデンサを充電し、この充電
電圧を第3のコンデンサに転送してその差をとる構成と
することにより、誤差、ハードウェア量がともに小さく
、しかもIC化に適した周波数比較回路を得ることがで
きる効果がある。As described above, according to the present invention, the first. The first signal is synchronized with the second binary signal. By charging the second capacitor, transferring this charged voltage to the third capacitor, and taking the difference, a frequency comparison circuit with small errors and small amount of hardware and suitable for IC implementation can be obtained. There is an effect that can be done.
第1図は従来方式による周波数比較回路のブロック図、
第2図は周波数制御系のブロック図、第3図は本発明の
一実施例による周波数比較回路のブロック図である。
10.11.13・・・第1.第2.第3のコンデンサ
、12・・・演算増中器、14.15・・・第1.第2
のスイッチ、20.30・・・第1.第2の充放電手段
。Figure 1 is a block diagram of a conventional frequency comparison circuit.
FIG. 2 is a block diagram of a frequency control system, and FIG. 3 is a block diagram of a frequency comparison circuit according to an embodiment of the present invention. 10.11.13... 1st. Second. 3rd capacitor, 12... Arithmetic intensifier, 14.15... 1st. Second
switch, 20.30...1st. Second charging/discharging means.
Claims (3)
値信号の周波数を比較する回路であって、第1のコンデ
ンサの電圧を上記第1の2値信号に同期して上昇させる
第1の充放電手段と、第2のコンデンサの電圧を上記第
2の2値信号に同期して下降させる第2の充放電手段と
、上記第1,第2のコンデンサの電荷が転送され両電荷
の差をとる第3のコンデンサとを備えたことを特徴とす
る周波数比較回路。(1) first and second two having first and second frequencies, respectively;
The circuit compares the frequencies of value signals, and includes a first charging/discharging means that increases the voltage of a first capacitor in synchronization with the first binary signal, and a circuit that increases the voltage of a second capacitor by increasing the voltage of the second capacitor in synchronization with the first binary signal. and a third capacitor to which the charges of the first and second capacitors are transferred and the difference between the two charges is taken. Frequency comparison circuit.
容量を有し、上記第1,第2の充放電手段は該第1,第
2のコンデンサに電圧V1,V2を印加するものであり
、該第1,第2の各コンデンサにそれぞれ蓄積されたC
1・(V1−V1’),C2・(V2−V2’)(但し
V1>V1’,V2’>V2)の電荷が上記第3のコン
デンサに転送されるものであることを特徴とする特許請
求の範囲第1項記載の周波数比較回路。(2) The first and second capacitors have capacitances of C1 and C2, and the first and second charging/discharging means apply voltages V1 and V2 to the first and second capacitors. The C accumulated in each of the first and second capacitors is
A patent characterized in that charges of 1.(V1-V1'), C2.(V2-V2') (where V1>V1', V2'>V2) are transferred to the third capacitor. A frequency comparison circuit according to claim 1.
’=V1’<V1なる関係を有し、該電圧V1,V2,
V1’の少なくとも1つが第3の信号によりその電圧値
が変化するものであることを特徴とする特許請求の範囲
第2項記載の周波数比較回路。(3) The above voltages V1, V1, V2, V2' are V2<V2
'=V1'<V1, and the voltages V1, V2,
3. The frequency comparison circuit according to claim 2, wherein the voltage value of at least one of V1' is changed by the third signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14992684A JPS6128205A (en) | 1984-07-17 | 1984-07-17 | Frequency comparison circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14992684A JPS6128205A (en) | 1984-07-17 | 1984-07-17 | Frequency comparison circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6128205A true JPS6128205A (en) | 1986-02-07 |
Family
ID=15485592
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14992684A Pending JPS6128205A (en) | 1984-07-17 | 1984-07-17 | Frequency comparison circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6128205A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009049735A (en) * | 2007-08-21 | 2009-03-05 | Oki Electric Ind Co Ltd | Pll oscillation circuit |
-
1984
- 1984-07-17 JP JP14992684A patent/JPS6128205A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009049735A (en) * | 2007-08-21 | 2009-03-05 | Oki Electric Ind Co Ltd | Pll oscillation circuit |
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