JPS62269410A - Scanning synchronizing signal generating circuit - Google Patents
Scanning synchronizing signal generating circuitInfo
- Publication number
- JPS62269410A JPS62269410A JP61112081A JP11208186A JPS62269410A JP S62269410 A JPS62269410 A JP S62269410A JP 61112081 A JP61112081 A JP 61112081A JP 11208186 A JP11208186 A JP 11208186A JP S62269410 A JPS62269410 A JP S62269410A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- scan
- scanning
- original
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 13
- 230000003111 delayed effect Effects 0.000 claims description 43
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 39
- 230000010355 oscillation Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 101001103039 Homo sapiens Inactive tyrosine-protein kinase transmembrane receptor ROR1 Proteins 0.000 description 1
- 101001103036 Homo sapiens Nuclear receptor ROR-alpha Proteins 0.000 description 1
- 102100039614 Nuclear receptor ROR-alpha Human genes 0.000 description 1
- 101100391171 Schizosaccharomyces pombe (strain 972 / ATCC 24843) for3 gene Proteins 0.000 description 1
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 1
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000010897 surface acoustic wave method Methods 0.000 description 1
Landscapes
- Facsimile Transmission Control (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、レーザービームプリンタ、リーダー、レーザ
ーファクシミリ等の画像処理装置に用いられる走査同期
信号発生回路の改良に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an improvement in a scanning synchronization signal generation circuit used in image processing devices such as laser beam printers, readers, and laser facsimiles.
（従来技術及び発明が解決しようとする問題点）従来か
ら、レーザービームプリンタ等の画像処理装置では、走
査同期信号を発生させるための走査同期信号発生回路が
組込まれており、この走査同期信号発生回路の走査同期
信号に同期させ、レーザー発振器から供給されるレーザ
ー発振信号に変調をかけることにより画像記録を行なう
ようようにしているが、各主走査において、その走査同
期信号の発生タイミングがずれると画素の形成位置が少
しずつずれて全体としての画像が忠実でなくなる。した
がって、かかる画像処理装置において、高品質の画像を
得るためには、走査同期信号の発生タイミングの精度の
向上が要求される。(Prior Art and Problems to be Solved by the Invention) Conventionally, image processing devices such as laser beam printers have incorporated a scan synchronization signal generation circuit for generating a scan synchronization signal. Image recording is performed by synchronizing with the scan synchronization signal of the circuit and modulating the laser oscillation signal supplied from the laser oscillator, but if the timing of the generation of the scan synchronization signal shifts during each main scan, The formation positions of pixels shift little by little, and the image as a whole becomes less faithful. Therefore, in order to obtain high-quality images in such an image processing apparatus, it is required to improve the accuracy of the generation timing of the scan synchronization signal.
そこで、たとえば、米国特許第３，８１２，３７１号明
細書に開示されているように、走査同期信号の発生タイ
ミング決定用の走査開始信号を発生する走査開始信号発
生回路を設けて、レーザービームのビーム径の変化、ビ
ーム強度の変動にかかわらず精度よく走査開始信号を発
生させるようにしている。Therefore, for example, as disclosed in U.S. Pat. No. 3,812,371, a scan start signal generation circuit is provided to generate a scan start signal for determining the generation timing of the scan synchronization signal, and The scanning start signal is generated with high precision regardless of changes in beam diameter or beam intensity.
そして、従来の画像処理装置においては、その走査開始
信号に基づいて走査同期信号を発生させているが、走査
同期信号との同期タイミングがずれると少くとも当該走
査同期信号の一周期分の走査同期誤差が生じるために、
走査同期信号の生成源として発振周波数の高い原信号発
振器を使用し、走査開始信号の発生タイミングに基づい
て原信号の分周を開始して、走査同期誤差の少ない走査
同期信号を得るようにしている。しかし、たとえば、走
査同期信号を２０Ｍｚとし、走査同期誤差をその１／１
０の周期に設定するためには、２００Ｍｚ以上の発振周
波数を発振する原信号発振器を用いる必要があり、その
ため、原信号の増幅、波形処理が困難となり、走査同期
信号発生回路の回路構成が複雑となる欠点を有している
。また、特開昭５６−１６２６７３号公報に記載されて
いるレーザープリンタの同期装置のように、走査開始信
号と基準クロックとの位相差を電圧値に変換して、その
電圧値により、一定の位相で順次遅延された基準クロッ
ク信号のうち、走査開始信号に最も位相の合ったものを
選択する同期装置においては、上述の分周による走査同
期信号発生回路に比べて、がなり同期精度を向上させる
ことができるが、同期精度が位相差を電圧値に変換する
さいの直線性と安定性に大きく依存するという欠点があ
る。In conventional image processing devices, a scan synchronization signal is generated based on the scan start signal, but if the synchronization timing with the scan synchronization signal deviates, the scan synchronization signal will be synchronized for at least one period of the scan synchronization signal. Due to the error,
An original signal oscillator with a high oscillation frequency is used as the generation source of the scan synchronization signal, and frequency division of the original signal is started based on the generation timing of the scan start signal to obtain a scan synchronization signal with less scan synchronization error. There is. However, for example, if the scanning synchronization signal is 20Mz, the scanning synchronization error is 1/1 of that.
In order to set the period to 0, it is necessary to use an original signal oscillator that oscillates at an oscillation frequency of 200 Mz or more, which makes amplification of the original signal and waveform processing difficult, and the circuit configuration of the scanning synchronization signal generation circuit becomes complicated. It has the following drawbacks. Also, like the laser printer synchronizer described in Japanese Patent Application Laid-Open No. 56-162673, the phase difference between the scan start signal and the reference clock is converted into a voltage value, and the voltage value is used to maintain a constant phase. In a synchronizer that selects the one that is most in phase with the scan start signal from among the reference clock signals sequentially delayed by However, the drawback is that the synchronization accuracy is highly dependent on the linearity and stability of converting the phase difference into a voltage value.
（発明の目的）
本発明は上記の事情を考慮してなされたもので、その目
的は、走査同期信号の原信号の発振周波数を高く設定し
なくとも、原信号の発振周波数を高くしたと同等な同期
精度が得られるばかりでなく、安定性のよい走査同期信
号発生回路を提供することにある。(Objective of the Invention) The present invention has been made in consideration of the above circumstances, and its purpose is to achieve the same effect as increasing the oscillation frequency of the original signal of the scanning synchronization signal without setting the oscillation frequency of the original signal high. The object of the present invention is to provide a scanning synchronization signal generating circuit which not only provides high synchronization accuracy but also has good stability.
（問題点を解決するための手段）
本発明に係る走査同期信号発生回路の特徴は、走査同期
信号の生成源としての原信号を発生する原信号発生回路
と、走査開始信号を発生する走査開始信号発生回路と、
その原信号発生回路に接続され、その原信号をこの原信
号の一周期の期間よりも短い時間遅延させて複数の遅延
原信号を生成する遅延回路と、その複数の遅延原信号が
入力され、この複数個の遅延原信号のうちその走査開始
信号と同期またはほぼ同期した遅延原信号を選択してそ
の走査同期信号として出力する選択回路とからなり、そ
の選択回路は、その走査開始信号が一４＝
生起したときにその遅延原信号の状態を所定期間保持す
るためにその遅延原信号に対応して設けられた複数のフ
リップフロップと、このブリップフロップに保持された
その遅延原信号の状態から、いずれの遅延原信号がその
走査開始信号と同期またはほぼ同期しているかを判定す
る優先度選択回路を有するところにある。(Means for Solving the Problems) The scanning synchronization signal generation circuit according to the present invention is characterized by an original signal generation circuit that generates an original signal as a generation source of a scan synchronization signal, and a scan start circuit that generates a scan start signal. a signal generation circuit;
a delay circuit connected to the original signal generation circuit and configured to generate a plurality of delayed original signals by delaying the original signal for a time shorter than one period of the original signal; and the plurality of delayed original signals are inputted; It consists of a selection circuit that selects a delayed original signal that is synchronized or almost synchronized with the scanning start signal from among the plurality of delayed original signals and outputs it as the scanning synchronization signal. 4= A plurality of flip-flops are provided corresponding to the delayed original signal in order to hold the state of the delayed original signal for a predetermined period when it occurs, and the state of the delayed original signal held in these flip-flops. , and includes a priority selection circuit for determining which delayed original signal is in synchronization or nearly synchronization with the scan start signal.
（作用）
本発明に係る走査同期信号発生回路によれば、走査開始
信号発生回路がその走査同期信号の発生タイミング決定
用の走査開始信号を発生すると、走査同期信号の生成源
としての原信号を発生させる原信号発生回路に接続され
かつその原信号をこの原信号の一周期の期間よりも短い
時間遅延させて位相がずれた複数個の遅延原信号を生成
する遅延原信号生成回路から出力される複数個の遅延原
信号のうち、その走査開始信号発生回路の走査開始信号
と同期またはほぼ同期している遅延原信号が選択回路に
よって走査同期信号として選択される。(Function) According to the scan synchronization signal generation circuit according to the present invention, when the scan start signal generation circuit generates the scan start signal for determining the generation timing of the scan synchronization signal, the original signal as the generation source of the scan synchronization signal is generated. output from a delayed original signal generation circuit that is connected to an original signal generation circuit to be generated and that generates a plurality of delayed original signals whose phases are shifted by delaying the original signal for a time shorter than one period of the original signal. Among the plurality of delayed original signals, a delayed original signal that is synchronized or almost synchronized with the scan start signal of the scan start signal generation circuit is selected by the selection circuit as the scan synchronization signal.
（実施例）
以下に、本発明に係る走査同期信号発生回路の実施例を
図面を参照しつつ説明する。(Example) Hereinafter, an example of a scanning synchronization signal generation circuit according to the present invention will be described with reference to the drawings.
第１図は、本発明に係る走査同期信号発生回路のブロッ
ク回路を示すものである。この第１図において、原信号
発生回路］−には、たとえば、水晶発振器が使用されて
おり、その発振周波数は２０Ｍｚである。この原信号発
生回路１は、走査同期信号の生成源としての原信号を発
生するものである。FIG. 1 shows a block circuit of a scanning synchronization signal generation circuit according to the present invention. In FIG. 1, for example, a crystal oscillator is used in the original signal generating circuit, and its oscillation frequency is 20 Mz. This original signal generation circuit 1 generates an original signal as a generation source of a scanning synchronization signal.
この原信号は矩形波パルスが望ましく、その−周期はそ
の発振周波数が２０Ｍｚであるので５０ｎｓであり、ま
た、デユーティサイクルは５０％とする。その原信号発
生回路１−はバッファ増幅器２を介して遅延回路３に接
続されている。バッファ増幅器２は、遅延回路３と原信
号発生回路１とのインピーダンス整合を図って負荷とし
ての遅延回路３の変動の影響を除去する機能を有してい
る。This original signal is preferably a rectangular wave pulse, its period is 50 ns since its oscillation frequency is 20 Mz, and its duty cycle is 50%. The original signal generating circuit 1- is connected to a delay circuit 3 via a buffer amplifier 2. The buffer amplifier 2 has a function of matching the impedance between the delay circuit 3 and the original signal generation circuit 1 to eliminate the influence of fluctuations in the delay circuit 3 as a load.
遅延回路３は、ここでは、第２図に示すように、複数個
の遅延線４によって構成され、この遅延線４には分布定
数型のタップ付きのものが使用されており、その特性抵
抗Ｒ１〜Ｒ３はそれぞれ３００オームである。この遅延
回路３は原信号をこの原信号の一周期の期間よりも短い
時間遅延させて位相のずれた複数個の遅延原信号を生成
する機能を有している。ここでは、この遅延回路３は、
第３図に示すように原信号を５ｎｓずつ遅延させるもの
となっている。遅延回路３は選択回路５に接続されてい
る。この選択回路５は、第２図に示すように、位相（タ
イミング）検出に好適なりフリップフロップＦ／Ｆ１〜
Ｆ／Ｆ□。とエクスクル−シブオア回路ＥＯＲユ〜ＩＥ
ＯＲ□。とアント回路ＡＮＤ１〜ＡＮＤ□。とオア回路
６とによって構成されている。As shown in FIG. 2, the delay circuit 3 here is constituted by a plurality of delay lines 4, and the delay line 4 is of a distributed constant type with taps, and its characteristic resistance R1 ~R3 are each 300 ohms. The delay circuit 3 has a function of delaying the original signal for a time shorter than one period of the original signal to generate a plurality of delayed original signals with shifted phases. Here, this delay circuit 3 is
As shown in FIG. 3, the original signal is delayed by 5 ns. The delay circuit 3 is connected to the selection circuit 5. As shown in FIG. 2, this selection circuit 5 is suitable for phase (timing) detection and includes flip-flops F/F1 to
F/F□. and exclusive OR circuit EOR~IE
OR□. and the ant circuit AND1~AND□. and an OR circuit 6.
選択回路５は、複数個の遅延原信号のうち走査開始信号
発生回路７から発生された走査開始信号ＳＯ８の発生タ
イミングに最も近い発生タイミングの遅延原信号を選択
して走査同期信号５ＹＮＣとして出力する機能を有して
いる。各ＤフリップフロップＦ／Ｆ１〜Ｆ／Ｆ１ｏの入
力端子り、、−Ｄｌｏは、信号線ｓ□〜８１．１１を介
してそれぞれ各遅延線４に接続され、入力端子り、〜Ｄ
１ｏには、第３図に符号ｆ１〜ｆ １ｏで示＝７−
す遅延原信号が入力されるものである。なお、ｆｌは遅
延時間「０」の遅延原信号である。エクスクル−シブオ
ア回路ＥＯＲ，〜ＥＯＲ，。は、Ｘ入力端子とＹ入力端
子とを有しており、そのエクスクル−シブオア回路ＥＯ
Ｒ，〜ＥＯＲ０゜の動作は、下記に示す真理値表に従う
。The selection circuit 5 selects the delayed original signal whose generation timing is closest to the generation timing of the scan start signal SO8 generated from the scan start signal generation circuit 7 from among the plurality of delayed original signals, and outputs it as the scan synchronization signal 5YNC. It has a function. The input terminals of each D flip-flop F/F1 to F/F1o are connected to each delay line 4 via signal lines s□ to 81.11, respectively, and the input terminals to and to Dlo of each D flip-flop F/F1 to F/F1o are
Delayed original signals indicated by symbols f1 to f1o in FIG. 3 are input to 1o. Note that fl is a delayed original signal with a delay time of "0". Exclusive OR circuit EOR, ~EOR,. has an X input terminal and a Y input terminal, and its exclusive OR circuit EO
The operation of R, to EOR0° follows the truth table shown below.
それぞれのエクスクル−シブオア回路ＩＥＯＲ，のＸ入
力端子には、ＤフリップフロップＦ／Ｆ、の出力端子Ｑ
、の出力が供給され、エクスクル−シブオア回路ＥＯＲ
，のＹ入力端子には、ＤフリップフロップＦ／Ｆｔ、＋
の出力端子Ｑ Ｌ Ｉ １の出力が供給されている（こ
こで１．、＝１．２．・・・、１０゜ただし、エクスク
ル−シブオア回路ＥＯＲ□。のＹ入力端子には、Ｄフリ
ップフロップＦ／Ｆ１の出力端子Ｑ、の出力が供給され
る）。アンド回路Ａ、〜Ａ １ｏは３入力端子と１＝８
＝
出力端子とを有しており、それぞれアンド回路ＡＬには
遅延原信号ｆＬと、ＤフリップフロップＦ／Ｆ、の出力
端子ＱＬの出力と、エクスクル−シブオア回路ＦＯＲ，
の出力とが入力されている（ここで、し＝１．２．・・
・、１０）。アンド回路Ａ１〜Ａ １［１の出力は、オ
ア回路６に入力される。アンド回路Ａ□〜Ａ、。The X input terminal of each exclusive OR circuit IEOR is connected to the output terminal Q of the D flip-flop F/F.
, and the exclusive OR circuit EOR
, are connected to the Y input terminals of D flip-flops F/Ft, +
The output of the output terminal Q L I 1 is supplied (here 1., = 1.2..., 10 degrees. However, the Y input terminal of the exclusive OR circuit EOR□ is connected to a D flip-flop (The output of the output terminal Q of F/F1 is supplied.) AND circuit A, ~A 1o has 3 input terminals and 1=8
= output terminal, and the AND circuit AL receives the delayed original signal fL, the output of the output terminal QL of the D flip-flop F/F, and the exclusive OR circuit FOR,
The output of is input (here, shi = 1.2...
・, 10). The outputs of the AND circuits A1 to A1[1 are input to the OR circuit 6. AND circuit A□~A,.
とエクスクル−シブオア回路ＥＯＲ，〜ＥＯＲ１゜は優
先度選択回路を構成している。and exclusive OR circuits EOR, -EOR1° constitute a priority selection circuit.
ＤフリップフロップＦ ／ Ｆ 、〜Ｆ／Ｆ１ｏは、そ
の入力端子Ｄ Ｌ （ｔ ＝ １ 、２．・・・、ｌＯ
）への入力がｒｌＪレベルのときにクロック入力端子Ｃ
Ｋへの入力が「０」レベルからｒｌＪレベルに立ち上が
るとその出力端子Ｑ、（、＝１゜２、・・・、ｌＯ）の
出力が「０」レベルからｒｌＪレベルとなり、その入力
端子Ｄｔ （ｔ ＝ １．２．・・、１０）への入力が
「０」レベルのときにクロック入力端子ＣＫへの入力が
「１」レベルから「０」レベルに立ち下がるとその出力
端子Ｑ、 （、＝ １．２．・・・、１０）の出力が「
０」レベルとなるが、そのリセット端子Ｒへの入力が「
０」レベルから「１」レベルに立ち上がると、その入力
端子ＤＬへの入力、クロック入力端子ＣＫへの入力のい
かんにかかわらず、その出力端子Ｑ、の出力は「０」レ
ベルとなる。The D flip-flop F/F, ~F/F1o has its input terminal D L (t = 1, 2..., lO
) when the input to clock input terminal C is at rlJ level.
When the input to K rises from the "0" level to the rlJ level, the output of its output terminal Q, (, = 1°2, ..., lO) goes from the "0" level to the rlJ level, and its input terminal Dt ( When the input to the clock input terminal CK falls from the "1" level to the "0" level when the input to the clock input terminal CK is at the "0" level, the output terminal Q, (, = 1.2...., 10) output is "
0” level, but the input to the reset terminal R is “0” level.
When the voltage rises from the ``0'' level to the ``1'' level, the output of the output terminal Q becomes the ``0'' level, regardless of whether the input is input to the input terminal DL or the clock input terminal CK.
各ＤフリッププロップＦ／Ｆ、〜Ｆ／Ｆ、、のクロック
入力端子ＣＫはそれぞれフリップフロップＦ／Ｆの出力
端子Ｑに直接接続され、各ＤフリップフロップＦ／Ｆ工
〜Ｆ／Ｆ、。のりセット端子Ｒはインバータ回路８を介
してそれぞれフリップフロップＦ／Ｆの出力端子Ｑに接
続されている。このフリップフロップＦ／Ｆは、モノス
テーブルマルチバイブレータＵｖと共に、走査期間指定
信号を生成する走査期間指定信号生成回路９として機能
を有するもので、この走査期間指定信号生成回路９には
、第１２図に示すように、走査開始信号発生回路７が接
続されている。The clock input terminal CK of each D flip-flop F/F, ~F/F, , is directly connected to the output terminal Q of each flip-flop F/F, and each D flip-flop F/F ~F/F, . The glue set terminals R are each connected to an output terminal Q of a flip-flop F/F via an inverter circuit 8. This flip-flop F/F, together with the monostable multivibrator Uv, has a function as a scanning period designation signal generation circuit 9 that generates a scanning period designation signal. As shown in FIG. 2, a scan start signal generation circuit 7 is connected.
この走査開始信号発生回路７は、米国特許第３．８］、
２，３７１号明細書に開示されているものと同様な回路
で構成され、走査同期信号５ＹＮＣの発生タイミング決
定用の走査開始信号５Ｏ３（Ｓｔａｒｔ ｏｆ ５ｃａ
ｎ）を発生させるものであり、走査開始信号ＳＯ５のパ
ルス幅は、０．８μＳである。走査期間指定信号発生回
路９は、第３図に示すようにその走査開始信号ＳＯＳの
立上りに基づいて走査期間指定信号Ｋを出力するもので
あり、その走査期間指定信号にのパルス幅は、ここでは
、３２０μＳである。This scan start signal generation circuit 7 is described in U.S. Patent No. 3.8],
It is constructed of a circuit similar to that disclosed in the specification of No. 2,371, and receives a scan start signal 5O3 (Start of 5ca) for determining the generation timing of the scan synchronization signal 5YNC.
The scan start signal SO5 has a pulse width of 0.8 μS. As shown in FIG. 3, the scanning period designation signal generation circuit 9 outputs the scanning period designation signal K based on the rise of the scan start signal SOS, and the pulse width of the scanning period designation signal is as follows. In this case, it is 320 μS.
次に、本発明に係る走査同期信号発生回路の作用を第３
図を参照しつつ説明する。Next, the operation of the scanning synchronization signal generation circuit according to the present invention will be explained in the third section.
This will be explained with reference to the figures.
ここでは、走査開始信号ＳＯ８の発生タイミングに最も
近い遅延原信けが「、であるとして説明することにし、
その時間差が２．５ｎｓであるとする。今、時刻ｔ１に
おいて、走査開始信号ＳＯ８が立ち」二がったとすると
、フリップフロップＦ／Ｆの出力端子Ｑの出力が、ｒＯ
Ｊレベルから「１」レベルとなり、時刻ｔ１においては
、遅延原信号ｆ１、ｆ７、ｆｌｌ−ｆ、。が既に「１」
となっているから、ＤフリップフロップＦ／Ｆ１、Ｆ／
Ｆ２、Ｆ／Ｆ、、〜Ｆ／Ｆ、。の出力端子Ｑ１、出力端
子Ｑ７、出力端子Ｑ！１〜出力端子Ｑ□。の出力は「１
」となる。他のＤフリップフロップＦ／Ｆ３〜Ｆ／Ｆ７
の出力端子Ｑ３〜出力端子Ｑ７の出力は、「０」のまま
である。エクスクル−シブオア回路ＥＯＲよ〜ＥＯＲ，
。は、そのＸ入力端子とＹ入力端子とのいずれか一方へ
の入力が「１」で他方への入力が「０」であるときにの
みその出力が「１」レベルとなるものであるから、この
例の場合には、エクスクル−シブオア回路ＥＯＲ，、Ｅ
ＯＲ７の出力のみが、「１」となり、他のエクスクル−
シブオア回路ＦＯＲ，、ＦＯＲ３〜ＦＯＲ，、ＥＯＲ，
〜ＲＯＲ１，の出力は「０」のままである。このとき、
ＤフリップフロップＦ／Ｆ７の出力端子Ｑ７の出力は「
０」であるから、アンド回路Ａ７のゲートは閉じており
、遅延原信号ｆ７はオアゲート６に供給されない。しか
し、ＤフリップフロップＦ／Ｆ 、の出力端子Ｑ２の出
力がｒｌＪであり、アンド回路Ａ、が開いているので、
遅延原信号ｆ、のみが走査同期信号５ＹＮＣとしてオア
回Ｎ６から出力される。Here, the explanation will be made assuming that the delayed source signal closest to the generation timing of the scan start signal SO8 is .
Assume that the time difference is 2.5 ns. Now, if the scanning start signal SO8 rises and falls at time t1, the output of the output terminal Q of the flip-flop F/F becomes rO
The level changes from the J level to the "1" level, and at time t1, the delayed original signals f1, f7, fll-f,. is already "1"
Therefore, the D flip-flop F/F1, F/
F2, F/F,, ~F/F,. Output terminal Q1, output terminal Q7, output terminal Q! 1~Output terminal Q□. The output is “1
”. Other D flip-flops F/F3 to F/F7
The outputs of the output terminals Q3 to Q7 remain at "0". Exclusive OR circuit EOR~EOR,
. is such that its output becomes ``1'' level only when the input to either the X input terminal or the Y input terminal is ``1'' and the input to the other is ``0''. In this example, exclusive OR circuits EOR, , E
Only the output of OR7 becomes "1", and the other excl.
Shivor circuit FOR,, FOR3~FOR,, EOR,
The output of ~ROR1 remains "0". At this time,
The output of the output terminal Q7 of the D flip-flop F/F7 is "
0'', the gate of the AND circuit A7 is closed, and the delayed original signal f7 is not supplied to the OR gate 6. However, since the output of the output terminal Q2 of the D flip-flop F/F is rlJ and the AND circuit A is open,
Only the delayed original signal f is output from the OR circuit N6 as the scanning synchronization signal 5YNC.
この遅延原信号ｆ、は、フリップフロップＦ／Ｆの出力
端子Ｑの出力が立ちさがる時刻ｔ２まで継続する。この
フリップフロップＦ／Ｆの出力端子Ｑの出力が立ちさが
ると、ＤフリップフロップＦ／Ｆ、〜Ｆ／Ｆ□。のりセ
ット端子Ｒに、インバータ８を介してフリップフロップ
Ｆ／Ｆの出力端子Ｑの反転出力が供給され、各Ｄフリッ
プフロップＦ／Ｆ１、Ｆ／Ｆ２、−１２＝
Ｆ／Ｆ８〜Ｆ／Ｆ、。かりセットされる。これによって
、各ＤフリップフロップＦ／Ｆ１．Ｆ／Ｆ、、Ｆ／Ｆｌ
ｌ−Ｆ／Ｆ□。This delayed original signal f continues until time t2 when the output of the output terminal Q of the flip-flop F/F falls. When the output of the output terminal Q of this flip-flop F/F falls, the D flip-flop F/F, ~F/F□. The inverted output of the output terminal Q of the flip-flop F/F is supplied to the glue set terminal R via the inverter 8, and each D flip-flop F/F1, F/F2, -12=F/F8 to F/F, . The value is set. As a result, each D flip-flop F/F1. F/F,,F/Fl
l-F/F□.
の出力端子Ｑ１、出力端子Ｑ７、出力端子ＱＩｌ〜出力
端子Ｑ ｉ ｏの出力が「１」から「０」となる。従っ
て、アンド回路Ａ２から遅延原信号ｆ、の出力が停止１
−、される。このようにして、１回のレーザービームプ
リンタの主走査が終了し、この主走査が副走査毎に行わ
れる。ここで、走査同期信号５ＹＮＣの走査開始初期の
パルス幅は、４７．５ｎｓとになるが、以後は、５０ｎ
ｓのパルス幅となる。また、走査終了直前のパルス幅は
、５０ｎｓよりも小さい範囲で変動することになるが、
この主の走査同期信号発生回路では、有効なビデオ信桂
の期間外であり、画質に影響はない。The outputs of output terminal Q1, output terminal Q7, and output terminal QIl to output terminal Qio change from "1" to "0". Therefore, the output of the delayed original signal f from the AND circuit A2 is stopped 1
−, to be done. In this way, one main scan of the laser beam printer is completed, and this main scan is performed every sub-scan. Here, the pulse width of the scan synchronization signal 5YNC at the initial stage of scanning is 47.5ns, but after that, the pulse width is 50ns.
The pulse width is s. Also, the pulse width just before the end of scanning will vary within a range smaller than 50 ns,
In this main scan synchronization signal generation circuit, the period is outside the valid video communication period, and the image quality is not affected.
以上説明したように、この実施例では、走査開始時の同
期精度を、５ｎｓの範囲内に押さえることができ、２０
０Ｍｚの原信号発振器を用いたと同等な同期精度を得る
ことができる。As explained above, in this embodiment, the synchronization accuracy at the start of scanning can be kept within the range of 5 ns, and 20 ns.
It is possible to obtain synchronization accuracy equivalent to using a 0Mz original signal oscillator.
以上、実施例においては、遅延回路を分布定数型遅延線
によって構成したが、これに限らず、たとえば、表面弾
性波素子、磁歪遅延線を用いて構成することもできる。In the embodiments described above, the delay circuit is configured using a distributed constant delay line, but it is not limited thereto, and may also be configured using, for example, a surface acoustic wave element or a magnetostrictive delay line.
（発明の効果）
本発明に係る走査同期信号発生回路は、以上説明したよ
うに、走査同期信号の生成源としての原信号を発生する
原信号発生回路と、走査開始信号を発生する走査開始信
号発生回路と、その原信号発生回路に接続され、その原
信号をこの原信号の一周期の期間よりも短い時間で遅延
させて複数の遅延原信号を生成する遅延回路と、その複
数の遅延原信号が入力され、この複数個の遅延原信号の
うちその走査開始信号と同期またはほぼ同期した遅延原
信号を選択してその走査同期信号として出力する選択回
路とからなり、その選択回路は、その走査開始信号が生
起したときにその遅延原信号の状態を所定期間保持する
ためにその遅延原信号に対応して設けられた複数のフリ
ップフロップと、このフリップフロップに保持されたそ
の遅延原信号の状態から、いずれの遅延原信号がその走
査開始信号と同期またはほぼ同期しているかを判定する
優先度選択回路を有するので、原信号の発振周波数を走
査開始信号の周波数よりも高く設定しなくとも、原信号
の発振周波数を高く設定したと同等の同期精度を得るこ
とができ、また、走査開始信号として選択されるべき遅
延原信号は、電圧値に変換することなく、時間で直接関
係づけられているので、安定性がきわめて良いという効
果を奏し、したがって、回路構成を複雑にすることなく
かつ信号処理が容易であるという効果を奏することにな
る。(Effects of the Invention) As explained above, the scan synchronization signal generation circuit according to the present invention includes an original signal generation circuit that generates an original signal as a generation source of a scan synchronization signal, and a scan start signal that generates a scan start signal. a generation circuit, a delay circuit connected to the original signal generation circuit and configured to generate a plurality of delayed original signals by delaying the original signal by a period shorter than one cycle of the original signal; A selection circuit receives a signal and selects a delayed original signal that is synchronized or almost synchronized with the scanning start signal from among the plurality of delayed original signals and outputs it as the scanning synchronization signal. A plurality of flip-flops are provided corresponding to the delayed original signal in order to hold the state of the delayed original signal for a predetermined period when the scanning start signal occurs, and the delayed original signal held in the flip-flops. Since it has a priority selection circuit that determines which delayed original signal is synchronized or almost synchronized with the scan start signal based on the state, the oscillation frequency of the original signal does not need to be set higher than the frequency of the scan start signal. , it is possible to obtain the same synchronization accuracy as when the oscillation frequency of the original signal is set high, and the delayed original signal to be selected as the scan start signal can be directly related in time without converting it to a voltage value. Therefore, the stability is extremely good, and therefore the circuit configuration is not complicated and the signal processing is easy.
第１図は、本発明に係る走査同期信号発生回路のブロッ
ク回路図、第２図は本発明に係る走査同期信号発生回路
の詳細構成図、第３図は本発明に係る走査同期信号発生
回路の作用を説明するためのタイミングチャートである
。
１・・・原信号発生回路
３・・・遅延回路
４・・・遅延線
５・・・選択回路
７・・・走査開始信号発生回路
９・・・走査期間指定信号発生回路
ＳＯＳ・・・走査開始信号
ｆ１〜ｆユ。・・・遅延原信号
５ＹＮＣ・・・走査同期信号
Ｃ）FIG. 1 is a block circuit diagram of a scan synchronization signal generation circuit according to the present invention, FIG. 2 is a detailed configuration diagram of the scan synchronization signal generation circuit according to the present invention, and FIG. 3 is a scan synchronization signal generation circuit according to the present invention. FIG. 2 is a timing chart for explaining the effect of FIG. 1... Original signal generation circuit 3... Delay circuit 4... Delay line 5... Selection circuit 7... Scan start signal generation circuit 9... Scanning period designation signal generation circuit SOS... Scanning Start signals f1 to fyu. ... Delayed original signal 5YNC ... Scanning synchronization signal C)
Claims (3)
原信号発生回路と、 走査開始信号を発生する走査開始信号発生回路と、 前記原信号発生回路に接続され、前記原信号を該原信号
の一周期の期間よりも短い時間遅延させて複数の遅延原
信号を生成する遅延回路と、前記複数の遅延原信号が入
力され、該複数個の遅延原信号のうち前記走査開始信号
と同期またはほぼ同期した遅延原信号を選択して前記走
査同期信号として出力する選択回路とからなり、 前記選択回路は、前記走査開始信号が生起したときに前
記遅延原信号の状態を所定期間保持するために前記遅延
原信号に対応して設けられた複数のフリップフロップと
、該フリップフロップに保持された前記遅延原信号の状
態から、いずれの遅延原信号が前記走査開始信号と同期
またはほぼ同期しているかを判定する優先度選択回路を
有することを特徴とする走査同期信号発生回路。(1) An original signal generation circuit that generates an original signal as a generation source of a scan synchronization signal; a scan start signal generation circuit that generates a scan start signal; a delay circuit that generates a plurality of delayed original signals by delaying the signal for a period shorter than one period of the signal; and a delay circuit that receives the plurality of delayed original signals and synchronizes with the scanning start signal among the plurality of delayed original signals. or a selection circuit that selects a substantially synchronized delayed original signal and outputs it as the scanning synchronization signal, and the selection circuit maintains the state of the delayed original signal for a predetermined period when the scanning start signal occurs. From the plurality of flip-flops provided corresponding to the delayed original signal and the state of the delayed original signal held in the flip-flop, which delayed original signal is synchronous or almost synchronous with the scanning start signal? 1. A scan synchronization signal generation circuit, comprising a priority selection circuit for determining whether a signal is present.
れていることを特徴とする特許請求の範囲第１項に記載
の走査同期信号発生回路。(2) The scan synchronization signal generation circuit according to claim 1, wherein the delay circuit is formed of a plurality of delay lines.
定信号発生回路に基づいて制御され、該走査期間に渡っ
て前記走査同期信号を出力することを特徴とする特許請
求の範囲第１項に記載の走査同期信号発生回路。(3) The selection circuit is controlled based on a scan period designation signal generation circuit that designates a scan period, and outputs the scan synchronization signal over the scan period. The scanning synchronization signal generation circuit described in .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112081A JPH07123218B2 (en) | 1986-05-16 | 1986-05-16 | Scan sync signal generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112081A JPH07123218B2 (en) | 1986-05-16 | 1986-05-16 | Scan sync signal generator |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8326316A Division JPH09200491A (en) | 1996-12-06 | 1996-12-06 | Scan synchronizing signal generating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62269410A true JPS62269410A (en) | 1987-11-21 |
| JPH07123218B2 JPH07123218B2 (en) | 1995-12-25 |
Family
ID=14577606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61112081A Expired - Lifetime JPH07123218B2 (en) | 1986-05-16 | 1986-05-16 | Scan sync signal generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07123218B2 (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6467029A (en) * | 1987-08-07 | 1989-03-13 | Rca Licensing Corp | Phase matching circuit |
| JPH01126012A (en) * | 1987-11-11 | 1989-05-18 | Nec Corp | Oscillation output control circuit |
| JPH05110388A (en) * | 1990-11-26 | 1993-04-30 | Mitsubishi Electric Corp | Synchronizing clock generating circuit, delay pulse generating circuit using the same cl0ck generating circuit and latch circuit used for the said pulse generating circuit |
| JPH05218820A (en) * | 1991-09-20 | 1993-08-27 | Internatl Business Mach Corp <Ibm> | Semiconductor chip circuit |
| JPH077224U (en) * | 1993-06-18 | 1995-01-31 | 株式会社アドバンテスト | Pulse width control circuit |
| CN1318853C (en) * | 2002-09-24 | 2007-05-30 | 安捷伦科技有限公司 | Method and system for supply-and-demand plan planning |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563123A (en) * | 1978-11-04 | 1980-05-13 | Sony Corp | Phase control circuit |
-
1986
- 1986-05-16 JP JP61112081A patent/JPH07123218B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563123A (en) * | 1978-11-04 | 1980-05-13 | Sony Corp | Phase control circuit |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6467029A (en) * | 1987-08-07 | 1989-03-13 | Rca Licensing Corp | Phase matching circuit |
| JPH01126012A (en) * | 1987-11-11 | 1989-05-18 | Nec Corp | Oscillation output control circuit |
| JPH05110388A (en) * | 1990-11-26 | 1993-04-30 | Mitsubishi Electric Corp | Synchronizing clock generating circuit, delay pulse generating circuit using the same cl0ck generating circuit and latch circuit used for the said pulse generating circuit |
| JPH05218820A (en) * | 1991-09-20 | 1993-08-27 | Internatl Business Mach Corp <Ibm> | Semiconductor chip circuit |
| JPH077224U (en) * | 1993-06-18 | 1995-01-31 | 株式会社アドバンテスト | Pulse width control circuit |
| CN1318853C (en) * | 2002-09-24 | 2007-05-30 | 安捷伦科技有限公司 | Method and system for supply-and-demand plan planning |
| US9103887B2 (en) | 2002-09-24 | 2015-08-11 | Advantest Corporation | Method and apparatus for adjusting transitions in a bit stream |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07123218B2 (en) | 1995-12-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4796095A (en) | Method of generating image scanning clock signals in optical scanning apparatus | |
| JPS6026344B2 (en) | Clock signal generation method | |
| JPS62269410A (en) | Scanning synchronizing signal generating circuit | |
| JPS6341466B2 (en) | ||
| US4912564A (en) | Clock signal generation apparatus | |
| JPH09200491A (en) | Scan synchronizing signal generating circuit | |
| JP2513629B2 (en) | Image processing device | |
| JP2586712B2 (en) | Asynchronous signal selection circuit | |
| JPH10226104A (en) | Video clock synchronous circuit | |
| JP3280724B2 (en) | Image interface circuit | |
| JP2929837B2 (en) | Signal synchronization circuit | |
| JPH0358565A (en) | Picture reader | |
| JPH04316268A (en) | Scanning beam synchronization controller | |
| JPH05344292A (en) | Optical scan device | |
| JPH08237104A (en) | Bit phase detection circuit and bit phase synchronization circuit | |
| JPH04316269A (en) | Scanning beam synchronization controller | |
| JPH01190173A (en) | Synchronizing circuit for optical scanner | |
| JPS60163577A (en) | Insertion system of horizontal synchronizing signal | |
| JP2827517B2 (en) | Phase locked loop | |
| JPH1062703A (en) | Light beam recorder | |
| KR930003966B1 (en) | Oscillation frequency converting circuit | |
| JPH039316A (en) | Scan synchronizing device | |
| JPH091861A (en) | Recorder | |
| JPS6338123B2 (en) | ||
| JPS6380672A (en) | Generation method for picture scanning clock in optical scanner |