JPS62268164A - Nonvolatile transistor memory element and manufacture thereof - Google Patents
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- Non-Volatile Memory (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体基板の主面上に形成した第１絶縁膜
と、この第１絶縁膜上に形成した浮遊ゲートと、この浮
遊ゲート上に形成した第２絶縁膜と、この第２絶縁膜上
に形成したゲートとを有する不揮発性トランジスタメモ
リ素子、特に浮遊ゲート形不揮発性ＭＯ９ＦＥＴ （ｍ
ｅＬａｌ−ｏｘｉｄｅ ｓｅｓ＋１ｃｏｎｄｕｃｔｏｒ
ｆｉｅｌｄ−ｅｌｅｃｔ ｔｒａｎｓｉｓｔｏｒ）メ
モリ素子およびその製造方法に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention provides a first insulating film formed on the main surface of a semiconductor substrate, a floating gate formed on the first insulating film, and a first insulating film formed on the first insulating film, and a first insulating film formed on the main surface of a semiconductor substrate. A nonvolatile transistor memory element, particularly a floating gate type nonvolatile MO9FET (m
eLal-oxide ses+1 conductor
The present invention relates to a field-elect transistor (field-elect transistor) memory device and a method of manufacturing the same.
従来の不揮発性トランジスタメモリ素子、例えば浮遊ゲ
ート形不揮発性ＭＯ９ＦＥＴメモリ素子の製造方法の一
例を製造工程順に説明する。An example of a method for manufacturing a conventional nonvolatile transistor memory element, for example, a floating gate type nonvolatile MO9FET memory element, will be explained in the order of manufacturing steps.
（１）窒化膜をマスクとしてシリコン基板（半導体基板
）ｌ上に素子分離のためのフィールド酸化膜２を形成す
る工程
（２）約５００λの第１ゲート酸化シリコン膜（第１絶
縁膜）３を形成する工程（第２図（ｉ）参照）
（３）約３ｓｏｏＡの第１ゲート多結晶シリコン膜（浮
遊ゲート）４を気相成長させる工程（４）前記第１ゲー
ト多結晶シリコン膜４を写真製版によりパターン形成す
る工程（第２図（１１）参照）
（５）酸化雰囲気中で、第１ゲート多結晶シリコン膜４
念熱酸化して、約５００にの第２ゲート酸化シリコン膜
５を形成する工程
（６）約３５００人の第２ゲート多結晶シリコンＩｌｌ
６を形成する工程
（７）メモリトランジスタのソースΦドレイン間隔を決
める自己整合エツチング工程
すなわち、レジストをマスクにして、第２ゲート多結晶
シリコン膜６、第２ゲート酸化シリコン膜５、第１ゲー
ト多結晶シリコン膜４、第１ゲート酸化シリコン膜３を
順次エツチングする工程
以上、（１）〜（７）の工程により、メモリトランジス
タが形成される（第３図（ｉｉｉ）−（ａ）〜第３図（
ｉ ｉ １）−（ｃ）参照）
（８）前記第２ゲート多結晶シリコン膜６をマスクとし
てシリコン基板１にシリコン基板１と反対導電形不純物
を注入し、ソース・ドレインとなる拡散層７を形成する
工程
（３）スムースコート膜８を形成する工程（ｌＯ）コン
タクト孔９を開けてアルミ配線１０をパターニングする
工程（第２図（ｉマ）−（ａ）、（ｉマ）−（ｂ）参照
）
以上の工程により浮遊ゲート形不揮発性ＭＯ９ＦＥＴメ
モリ素子の要部が形成される。(1) Forming a field oxide film 2 for element isolation on a silicon substrate (semiconductor substrate) l using a nitride film as a mask (2) Forming a first gate silicon oxide film (first insulating film) 3 with a thickness of about 500λ Step of forming (see FIG. 2(i)) (3) Step of vapor phase growth of the first gate polycrystalline silicon film (floating gate) 4 of approximately 3 sooA (4) Photograph of the first gate polycrystalline silicon film 4 Step of forming a pattern by plate making (see FIG. 2 (11)) (5) In an oxidizing atmosphere, the first gate polycrystalline silicon film 4 is
Step (6) of forming about 500 second gate polycrystalline silicon films 5 by thermal oxidation (6) about 3500 second gate polycrystalline silicon films
(7) Self-aligned etching step for determining the source/drain spacing of the memory transistor, that is, using the resist as a mask, the second gate polycrystalline silicon film 6, the second gate silicon oxide film 5, and the first gate polycrystalline silicon film 6 are formed. A memory transistor is formed through the steps (1) to (7) of sequentially etching the crystalline silicon film 4 and the first gate silicon oxide film 3 (FIGS. 3(iii)-(a) to 3). figure(
i i 1)-(c)) (8) Using the second gate polycrystalline silicon film 6 as a mask, impurities of the opposite conductivity type to the silicon substrate 1 are implanted into the silicon substrate 1 to form the diffusion layer 7 that will become the source and drain. Forming step (3) Step of forming smooth coat film 8 (lO) Step of forming contact hole 9 and patterning aluminum wiring 10 (Fig. 2 (i-ma)-(a), (i-ma)-(b) )) Through the above steps, the main part of the floating gate nonvolatile MO9FET memory element is formed.
上記の工程により形成された浮遊ゲート形不揮発性ＭＯ
Ｓ ＦＥＴメモリ素子は、ドレイン領域およびゲートに
正電圧を印加すると、チャンネル部分に７バランシエ降
伏が起き、このときに発生するホットエレクトロンの一
部がシリコン基板１−第１ゲート酸化シリコン膜３の界
面のエネルギー障壁を越えて第１ゲート酸化シリコン膜
３の伝導帯に注入され、さらに、第１ゲート多結晶シリ
コン膜（浮遊ゲート）４の正電界により、浮遊ゲート４
に移動され、この浮遊ゲート４に蓄えられる。Floating gate type non-volatile MO formed by the above process
In the S FET memory element, when a positive voltage is applied to the drain region and gate, a seven-balancier breakdown occurs in the channel region, and a portion of the hot electrons generated at this time are transferred to the interface between the silicon substrate 1 and the first gate silicon oxide film 3. is injected into the conduction band of the first gate silicon oxide film 3 over the energy barrier of
and stored in this floating gate 4.
メモリトランジスタの書き込みの深さは、浮遊ゲート４
の電位を高くするほど深くなる。浮遊ゲート４の電位は
第１ゲート酸化シリコン膜３および第２ゲート酸化シリ
コン膜５がキャパシタとなっているため、第２ゲート酸
化シリコン膜５の膜厚に関係し、第２ゲート酸化シリコ
ン膜５の膜厚を薄くするほど高くすることができる。The writing depth of the memory transistor is floating gate 4
The higher the potential, the deeper it becomes. The potential of the floating gate 4 is related to the thickness of the second gate silicon oxide film 5 because the first gate silicon oxide film 3 and the second gate silicon oxide film 5 act as a capacitor. The thinner the film thickness, the higher it can be.
従来の浮遊ゲート形不揮発性ＭＯＳ ＦＥＴメモリ素子
は、第１ゲート多結晶シリコン膜（浮遊ゲート）４を熱
酸化して、第１ゲート多結晶シリコン膜４の主面部およ
び側面部に、膜厚的５００λの第２ゲート酸化シリコン
膜５を形成する構成にしたから、ゲート破壊耐圧は約３
０Ｖ、メモリトランジスタの書き込み後のしきい値電圧
はｅＶが限界で、これ以上ゲート破壊耐圧およびしきい
値電圧を上げることができないという問題点があった。In a conventional floating gate type nonvolatile MOS FET memory element, a first gate polycrystalline silicon film (floating gate) 4 is thermally oxidized to increase the film thickness on the main surface and side surfaces of the first gate polycrystalline silicon film 4. Since the second gate silicon oxide film 5 is formed with a thickness of 500λ, the gate breakdown voltage is approximately 3.
0V, the threshold voltage of the memory transistor after writing is limited to eV, and there is a problem in that the gate breakdown voltage and the threshold voltage cannot be increased any further.
ゲート破壊耐圧を上げるには、第１ゲート多結晶シリコ
ン膜（浮遊ゲート）４側面部における第２ゲート酸化シ
リコン膜５の膜厚を厚くする方法があるが、この第２ゲ
ート酸化シリコン膜５を従来の製造方法により形成した
場合、その膜厚は第１ゲート多結晶シリコン膜４の側面
部と主面部とにおいて同じ厚さになるため、主面部にお
いて膜厚が厚くなった分だけ、書き込み後のしきい値電
圧が低くなるという問題点があった。One way to increase the gate breakdown voltage is to increase the thickness of the second gate silicon oxide film 5 on the side surfaces of the first gate polycrystalline silicon film (floating gate). When formed using the conventional manufacturing method, the film thickness is the same on the side surfaces and the main surface of the first gate polycrystalline silicon film 4, so the thickness after writing is the same as the film thickness on the main surface. There was a problem that the threshold voltage of
この発明は、ゲート破壊耐圧およびしきい値電圧を上げ
ることを目的としており、半導体基板の主面上に形成し
た第１絶縁膜と、この第１絶縁膜上に形成した浮遊ゲー
トと、この浮遊ゲート上に形成した第２絶縁膜と、この
第２絶縁膜上に形成したゲートとを有する浮遊ゲート彫
工揮発性ＭＯ９ＦＥＴメモリ素子において、前記第２絶
縁膜はその膜厚を浮遊ゲートの主面部で書き込み後のし
きい値電圧に応じて厚くシ、側面部でゲート破壊耐圧に
応じて厚くするようにしている。The purpose of this invention is to increase gate breakdown voltage and threshold voltage, and includes a first insulating film formed on the main surface of a semiconductor substrate, a floating gate formed on this first insulating film, and a In a floating gate carved volatile MO9FET memory element having a second insulating film formed on the gate and a gate formed on the second insulating film, the second insulating film has a thickness that is equal to or smaller than the main surface of the floating gate. The thickness is made thicker depending on the threshold voltage after writing, and the thickness is made thicker on the side portions depending on the gate breakdown voltage.
この浮遊ゲート形不揮発性ＭＯ５ＦＥＴメモリ素子は、
次のイ〜への工程を備えた製造方法により製造される。This floating gate non-volatile MO5FET memory element is
It is manufactured by a manufacturing method that includes the following steps.
イ、半導体基板上に第１絶縁膜を形成する工程口、前記
第１絶縁膜上に浮遊ゲートを形成する工程
ハ、前記浮遊ゲート上に第２絶縁膜を形成する工程
二、前記第２絶縁膜を異方性エツチングして浮遊ゲート
の主面部を露出させる工程
ホ、主として露出した浮遊ゲートの主面部に再び第２絶
縁膜を形成する工程
へ、この第２絶縁膜上にゲートを形成する工程〔作用〕
この発明に係る第２絶縁膜は、浮遊ゲート上に形成した
第２絶縁膜を異方性エツチングして浮遊ゲートの主面を
露出させ、再び、主に、浮遊ゲートの主面部に第２絶縁
膜を形成する方法により。B. A step of forming a first insulating film on a semiconductor substrate; C. A step of forming a floating gate on the first insulating film; C. A step of forming a second insulating film on the floating gate. Step E: Anisotropically etching the film to expose the main surface of the floating gate; Step E: Forming a second insulating film again mainly on the exposed main surface of the floating gate. Forming a gate on this second insulating film. Process [Function] The second insulating film according to the present invention is produced by anisotropically etching the second insulating film formed on the floating gate to expose the main surface of the floating gate, and again mainly etching the main surface of the floating gate. By a method of forming a second insulating film.
第２絶縁膜の膜厚を浮遊ゲートの主面部で書き込み後の
しきい値電圧に応じて厚くし、側面部でゲート破壊耐圧
に応じて厚くしたから、ゲート破壊耐圧およびしきい値
電圧を高くすることができる。The thickness of the second insulating film is increased on the main surface of the floating gate according to the threshold voltage after writing, and on the side surfaces according to the gate breakdown voltage, increasing the gate breakdown voltage and threshold voltage. can do.
第１図はこの発明の一実施例を示す０図において、１〜
４．６．８は第２図と同一まはた相当部分を示す、５ａ
は前記第１ゲート多結晶シリコン１１５Ｊ４の側面部を
覆うように形成したＣｖＤ酸化シリコン膜で、ゲート破
壊耐圧に応じた膜厚を有する。５ｂは前記第１ゲート多
結晶シリコンＷ１４の主面部を覆うように形成した第２
ゲート酸化シリコン膜で、書き込み後のしきい値電圧に
応じた膜厚を有する。前記ＣｖＤ酸化シリコン膜５ａと
第２ゲート酸化シリコン膜５ｂとにより第２絶縁膜を構
成している。FIG. 1 shows an embodiment of the present invention.
4.6.8 shows the same or equivalent part as in Figure 2, 5a
is a CvD silicon oxide film formed to cover the side surface of the first gate polycrystalline silicon 115J4, and has a film thickness depending on the gate breakdown voltage. 5b is a second gate formed to cover the main surface of the first gate polycrystalline silicon W14.
The gate silicon oxide film has a thickness depending on the threshold voltage after writing. The CvD silicon oxide film 5a and the second gate silicon oxide film 5b constitute a second insulating film.
次に、浮遊ゲート形不揮発性ＭＯ３ＦＥＴメモリ素子の
製造方法を製造工程順に説明する。Next, a method for manufacturing a floating gate type nonvolatile MO3FET memory element will be explained in the order of manufacturing steps.
まず、従来と同様の次の（ａ）〜（ｄ）の工程を行なう
。First, the following steps (a) to (d) are performed as in the conventional method.
（ａ）シリコン基板ｌ上にフィールド酸化膜２を形成す
る工程（第２（ｉ）参照）
（ｂ）第１ゲート酸化シリコン膜３を形成する工程
（Ｃ）この第１ゲート酸化シリコン膜３上に第１ゲート
多結晶シリコン膜４を形成する工程（第２図（ｉｉ）参
照）
（ｄ）この第１ゲート多結晶シリコン膜４をパターニン
グする工程
ついで、次の（ｅ）〜（ｇ）の工程を行なう。(a) Step of forming field oxide film 2 on silicon substrate l (see 2nd (i)) (b) Step of forming first gate silicon oxide film 3 (C) On this first gate silicon oxide film 3 Step of forming a first gate polycrystalline silicon film 4 (see FIG. 2 (ii)) (d) Step of patterning this first gate polycrystalline silicon film 4 Then, the following steps (e) to (g) are performed. Perform the process.
（ｅ） ８５０°Ｃのシラン／亜酸化窒素雰囲気中で、
気相成長法により、約４００ＯＡのＣＶＤ ｍ化シリコ
ン膜５ａを形成する工程（第１図（ｉ）参照）（ｆ）こ
のＣｖＯ酸化シリコン膜５ａを異方性エツチングする工
程（第１図（ｉｉ）参照）このエツチングは、ＲＩＥ装
置において、フレオンガスと水素ガス（４０％）を用い
、４パスカルの圧力で実施する。 ＣＶＤ酸化シリコン
膜５ａと第１ゲート多結晶シリコン膜４のエツチングの
選択比は約９対１である。この異方性エツチングにより
、ＣｖＤ酸化シリコン膜５ａを、第１ゲート多結晶シリ
コン膜４の側面部を除き、はぼ完全にエツチングして第
１ゲート多結晶シリコン膜４の主面部を露出させる。異
方性エツチング後の第１ゲート多結晶シリコン膜４の側
面部におけるＣＶＤ酸化シリコン膜５ａの膜厚は約４０
００！である。(e) in a silane/nitrous oxide atmosphere at 850°C;
Step of forming a CVD silicon oxide film 5a of about 400 OA by vapor phase growth (see FIG. 1(i)) (f) Step of anisotropically etching this CvO silicon oxide film 5a (see FIG. 1(ii) )) This etching is carried out in an RIE apparatus using Freon gas and hydrogen gas (40%) at a pressure of 4 Pascals. The etching selection ratio between the CVD silicon oxide film 5a and the first gate polycrystalline silicon film 4 is about 9:1. By this anisotropic etching, the CvD silicon oxide film 5a is almost completely etched except for the side surfaces of the first gate polycrystalline silicon film 4, and the main surface of the first gate polycrystalline silicon film 4 is exposed. The thickness of the CVD silicon oxide film 5a on the side surface of the first gate polycrystalline silicon film 4 after anisotropic etching is approximately 40 mm.
00! It is.
（ｇ）第１ゲート多結晶シリコン膜４の主面部に膜厚的
５０ＯＡの第２ゲート酸化シリコン膜５ａを形成する工
程
その後、従来と同様の工程を経て、浮遊ゲート形不揮発
性ＭＯＳ ＦＥＴメモリ素子の要部を形成する。(g) Step of forming a second gate silicon oxide film 5a with a film thickness of 50 OA on the main surface of the first gate polycrystalline silicon film 4. After that, the floating gate type nonvolatile MOS FET memory element is formed through the same steps as the conventional method. form the main part of
この実施例の浮遊ゲート形不揮発性ＭＯ９ＦＥＴメモリ
素子は、上記（ｅ）〜（ｇ）の工程により、第１ゲート
多結晶シリコンＷＡ４の側面部におけるＣｖＤ酸化シリ
コン膜５ａの膜厚を約４０００ Ｋ、主面部おける第２
ゲート酸化シリコン膜５ｂの膜厚を約５００λ形成する
構成にしたから、ゲート破壊耐圧を５０Ｖ、書き込み後
のしきい値電圧を８ｖにすることができる。In the floating gate non-volatile MO9FET memory element of this example, the thickness of the CvD silicon oxide film 5a on the side surface of the first gate polycrystalline silicon WA4 is increased to approximately 4000K by the steps (e) to (g) above. The second part on the main surface
Since the gate silicon oxide film 5b is formed to have a thickness of approximately 500λ, the gate breakdown voltage can be set to 50V, and the threshold voltage after writing can be set to 8V.
この発明は、前記第２絶縁膜の浮遊ゲート主面部におけ
る膜厚を書き込み後のしきい値電圧に応じて厚くし、側
面部の膜厚をゲート破壊耐圧に応じて厚くしたので、書
き込み後のし−きい値電圧およびゲート破壊耐圧をより
高くすることができるという効果がある。In this invention, the thickness of the second insulating film at the main surface of the floating gate is increased in accordance with the threshold voltage after writing, and the thickness of the side surface thereof is increased in accordance with the gate breakdown voltage. This has the effect of increasing the threshold voltage and gate breakdown voltage.
第１図はこの発明の一実施例の要部を示す図で、第１図
（ｉ）〜（ｉＶ）は浮遊ゲート形不揮発性ＭＯＳ ＦＥ
Ｔメモリ素子をそれぞれ製造工程順に示す断面図である
。第２図（ｉ）〜（ｉＶ）はそれぞれ浮遊ゲート形不揮
発性ＭＯＳ ＦＥＴメモリ素子の従来例を製造工程順に
示す図で、第２図（ｉｉｉ）−（ａ）はメモリトランジ
スタの平面図、第２図（ｉｉｉ）−（ｂ）は第２図（ｉ
ｉｉ）−（ａ）のｂ−ｂ ｉｌ要部断面図、第２図（ｉ
ｉｉ）−（ｃ）は第２図（ｉｉｉ）−（ａ）のＣ−Ｃ線
断面図、第２図（ｉＶ）−（ａ）は第２ゲート多結晶シ
リコン膜上のスムースコート膜を形成した時の断面図、
第２図（ｉＶ）−（ｂ）は第２図（ｉｖ）−（ａ）のｂ
−ｂ線断面図である。
図において、ｌ・・・半導体基板、３第１ゲート酸化シ
リコン膜、４・・・第１ゲート多結晶シリコン膜、５ａ
・・・ＣＶＤ ｍ化シリコン膜、５ｂ・・・第２ゲート
酸化シリコン膜である。
なお１図中、同一符号は同一または相当部分を示す。
代理人 大 岩 増 雄
第１図
（ｉ）
１：シリコン基板
２；第１ケ“−１−酸イＬシリコ′／膜３：第１ＦＴ“
−ド薮化シリコシ膜
４：第１”７“−）−ｌｙｙ紹晶シリコシ膜５ａ ：Ｃ
ＶＤｆｋｉＬ＞”） コ、／ 嗅５ｂ、第２ケ゛−ト醜
化ルリコ′−膜
６ ：第２グ゛−ト汐、嚇晶シソコ、／閥８ニスムース
〕−ト嗅
第１図
（ｉｉｉ）
（１ｖ）
Ｄす
第２図
（１ｖ）−（ａ ）
（ｉｖ）−（ｂ）
手続補正書（自・名）
昭和６２年７ ＾７ 日
１、事件の表示 特願昭 ６１−１１３００２号２
・発明の名称 不揮発性トランジスタメモリ未了−
およびその製造方法
３、補正をする者
事件との関係 特許出願人
住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者 志 岐
守 哉
４、代理人
住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象
明細書の特許請求の範囲および発明の詳細な説明の各欄
。図面ｖＪ１図（ｉ）。
６、補正の内容
（＋）明細書の特許請求の範囲の欄を別紙のとおり訂正
する。
（２）明細書の第４頁第９行の「第３図（ｉ ｉｉ）
−（ａ）〜第３図（ｉ ｉ ｉ） −（ｃ）参照」を「
第２図（ｉ ｉ ｉ） −（ａ）〜第２図（ｉ ＋ ｉ
） −（ｃ）参照」と訂正する。
（３）同書の第７頁第７行ないし第９行の「浮遊ゲート
の主面部・・・・・・・・・・・・Ｊ”Ｊ くするよう
にしている。」を「浮遊ゲートの主面上の１漠厚に比し
て浮遊ゲート長手方向端面上のそれを厚くしている。」
と訂正する。
（４）同書の第８頁第８行ないし第１０行の「浮遊ゲー
トの主面部・・・・・・−・・・・・厚くしたから、」
をｒ浮遊ゲートの主面上の膜厚に比して浮遊ゲート長手
方向端面上のそれを厚くしたから、」と訂正する。
（５）同書の第１１頁第１１行ないし第１４行の「浮遊
ゲート主面部・・・・・・・・・・・・厚くしたので、
」をｒ浮遊ゲートの主面上のＢ厚に比して浮遊ゲート長
手方向端面上のそれを厚くシたので、」と訂正する。
（６）図面第１図（ｉ）を別紙のとおり訂正する。
７、添付書類の目録
（１）補正後の特許請求の範囲を記載した書面１通
（２）補正後の図面、第１図（ｉ） １通以上
特許請求の範囲
（１）半導体基板の上の主面上に形成した第１絶縁膜と
、この第１絶縁膜上に形成した浮遊ゲートと、この浮遊
ゲート上に形成した第２絶縁ｊ模と、この第２絶縁膜上
に形成したゲートとを存する不揮発性トランジスタメモ
リ素子において、前記第２絶縁膜は前記浮遊ゲートの主
面上の膜厚に比して浮遊ゲート長手方向端面上のそれを
厚くしたことを特徴とする不揮発性トランジスタメモリ
素子。
（２）前記第２絶！ｊ膜は酸化シリコン膜であることを
特徴とする特許請求の範囲第１項記載の不揮発性トラン
ジスタメモリ素子。
イ、半導体基板上に第１絶！ｊ ＩＩＱを形成する工程
口、前記第１絶ｉ膜上に浮遊ゲートを形成する工程
ハ、前記浮遊ゲート上に第２絶縁膜を形成する工程
二、前記″ｆ、２絶縁膜を異方性エツチングして浮遊ゲ
ートの主面部を露出させる工程
本、主として露出した浮遊ゲートの主面部に再び第２絶
縁膜を形成する工程
へ、この第２絶縁膜上にゲートを形成する工程以上の工
程を備えてなる不揮発性トランジスタメモリ素子の製造
方法。FIG. 1 is a diagram showing a main part of an embodiment of the present invention, and FIGS. 1(i) to (iV) show a floating gate type nonvolatile MOS FE.
FIG. 3 is a cross-sectional view showing each T memory element in the order of manufacturing steps. Figures 2 (i) to (iV) are diagrams showing conventional examples of floating gate type nonvolatile MOS FET memory elements in the order of manufacturing steps, respectively, and Figures 2 (iii) to (a) are plan views of the memory transistor, Figures 2(iii)-(b) are similar to Figure 2(i)
ii)-(a) bb il main part sectional view, Figure 2(i)
ii)-(c) is a cross-sectional view taken along line C-C in FIG. 2(iii)-(a), and FIG. 2(iV)-(a) is a smooth coat film formed on the second gate polycrystalline silicon film. Cross-sectional view when
Figure 2(iv)-(b) is b of Figure 2(iv)-(a).
-B sectional view. In the figure, l...semiconductor substrate, 3 first gate silicon oxide film, 4... first gate polycrystalline silicon film, 5a
. . . CVD m-oxide silicon film, 5b . . . second gate oxide silicon film. In addition, in FIG. 1, the same reference numerals indicate the same or corresponding parts. Agent Masuo Oiwa Figure 1 (i) 1: Silicon substrate 2; 1st film 3: 1st FT
- Doubly formed silicone film 4: 1st "7"-) -lyy Shao crystalline silicone film 5a: C
VDfkiL>") Ko, / Smell 5b, 2nd case ugliness luric'-membrane 6: 2nd group Shio, threat crystal sisoko, / group 8 Nismooth] -to olfactory Fig. 1 (iii) (1v ) D Figure 2 (1v)-(a) (iv)-(b) Procedural amendment (self/name) July 7, 1988, 1, Indication of case Patent application No. 113002, 1988 No. 2
・Name of the invention Non-volatile transistor memory incomplete-
and its manufacturing method 3, and its relationship to the amended case Patent applicant address 2-2-3 Marunouchi, Chiyoda-ku, Tokyo Name (601) Mitsubishi Electric Corporation Representative Shiki
Moriya 4, agent address 2-2-3-5 Marunouchi, Chiyoda-ku, Tokyo
, the claims and detailed description of the invention in the specification to be amended. Drawing vJ1 (i). 6. Contents of the amendment (+) The scope of claims column of the specification will be corrected as shown in the attached sheet. (2) "Figure 3 (i ii)" on page 4, line 9 of the specification
- (a) to Figure 3 (i i i) - (c)'' to ``
Figure 2 (i i i) - (a) ~ Figure 2 (i + i
) - see (c)”. (3) In the same book, page 7, lines 7 to 9, ``The main surface of the floating gate......J''J "The thickness on the longitudinal end surface of the floating gate is made thicker than that on the main surface of the floating gate."
I am corrected. (4) On page 8, lines 8 to 10 of the same book, "The main surface of the floating gate...------...because it was made thicker."
This is because the film thickness on the longitudinal end surface of the floating gate is made thicker than the film thickness on the main surface of the floating gate.'' (5) In the same book, page 11, lines 11 to 14, “The main surface of the floating gate......Since it has been made thicker,
``R'' is corrected to ``Because the thickness on the longitudinal end surface of the floating gate is thicker than the thickness B on the main surface of the floating gate.'' (6) Figure 1 (i) of the drawing is corrected as shown in the attached sheet. 7. List of attached documents (1) One document stating the scope of the claims after the amendment (2) Drawings after the amendment, Figure 1 (i) One or more copies of the scope of the claims (1) On the semiconductor substrate a first insulating film formed on the main surface of the first insulating film, a floating gate formed on the first insulating film, a second insulating film formed on the floating gate, and a gate formed on the second insulating film. A non-volatile transistor memory device comprising: a non-volatile transistor memory device, wherein the second insulating film is thicker on the longitudinal end surface of the floating gate than on the main surface of the floating gate; element. (2) Said second absolute! 2. The nonvolatile transistor memory element according to claim 1, wherein the film is a silicon oxide film. A, the first on a semiconductor substrate! j A step for forming IIQ, a step for forming a floating gate on the first insulating film, a step c for forming a second insulating film on the floating gate, a step for forming a second insulating film on the floating gate, From the step of etching to expose the main surface of the floating gate to the step of forming the second insulating film again on the exposed main surface of the floating gate, the process beyond the step of forming the gate on this second insulating film is performed. A method of manufacturing a non-volatile transistor memory device.
Claims (3)
の第１絶縁膜上に形成した浮遊ゲートと、この浮遊ゲー
ト上に形成した第２絶縁膜と、この第２絶縁膜上に形成
したゲートとを有する不揮発性トランジスタメモリ素子
において、前記第２絶縁膜はその膜厚を浮遊ゲートの主
面部で書き込み後のしきい値電圧に応じて厚くし、側面
部でゲート破壊耐圧に応じて厚くしたことを特徴とする
不揮発性トランジスタメモリ素子。(1) A first insulating film formed on the main surface of a semiconductor substrate, a floating gate formed on this first insulating film, a second insulating film formed on this floating gate, and a second insulating film formed on this second insulating film. In the non-volatile transistor memory element having a gate formed in the same manner as described above, the second insulating film has a film thickness that is increased on the main surface of the floating gate according to the threshold voltage after writing, and on the side surfaces that increases the gate breakdown voltage. A non-volatile transistor memory element characterized by being thickened accordingly.
徴とする特許請求の範囲第１項記載の不揮発性トランジ
スタメモリ素子。(2) The nonvolatile transistor memory device according to claim 1, wherein the second insulating film is a silicon oxide film.
第１絶縁膜上に浮遊ゲートを形成する工程 ハ、前記浮遊ゲート上に第２絶縁膜を形成する工程 ニ、前記第２絶縁膜を異方性エッチングして浮遊ゲート
の主面部を露出させる工程 ホ、主として露出した浮遊ゲートの主面部に再び第２絶
縁膜を形成する工程 ヘ、この第２絶縁膜上にゲートを形成する工程以上の工
程を備えてなる不揮発性トランジスタメモリ素子の製造
方法。(3) A. Forming a first insulating film on the semiconductor substrate B. Forming a floating gate on the first insulating film C. Forming a second insulating film on the floating gate D. Step (e) of anisotropically etching the second insulating film to expose the main surface of the floating gate; A method of manufacturing a non-volatile transistor memory element, comprising steps of forming a non-volatile transistor memory element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11300286A JPS62268164A (en) | 1986-05-15 | 1986-05-15 | Nonvolatile transistor memory element and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11300286A JPS62268164A (en) | 1986-05-15 | 1986-05-15 | Nonvolatile transistor memory element and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62268164A true JPS62268164A (en) | 1987-11-20 |
Family
ID=14600978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11300286A Pending JPS62268164A (en) | 1986-05-15 | 1986-05-15 | Nonvolatile transistor memory element and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62268164A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155769A (en) * | 1986-12-04 | 1988-06-28 | テキサス インスツルメンツ インコーポレイテッド | Application of side wall oxide for reducing filament |
-
1986
- 1986-05-15 JP JP11300286A patent/JPS62268164A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155769A (en) * | 1986-12-04 | 1988-06-28 | テキサス インスツルメンツ インコーポレイテッド | Application of side wall oxide for reducing filament |
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